JP3774523B2 - 画像処理装置及びその制御方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は画像処理装置及びその制御方法、詳しくは入力画像データから出力画像データを形成する画像処理装置及びその制御方法に関するものである。
【0002】
【従来の技術】
一般に、複写機等では、スキャナなどで読み取った多値の画像データを、一個のレーザなどの現像露光手段に適した階調変換(例えば誤差拡散処理等)して中間調を表現している。
【0003】
1ライン毎の画像処理の概略を、誤差拡散処理に適用した場合を説明する。図2はこの処理のための、本願発明者等が検討した画像形成装置のブロック構成を示している。
【0004】
画像読み取り部はCCDセンサ202、アナログ信号処理部203等より構成され、レンズ201を介しCCDセンサ202に結像された原稿画像が、CCDセンサ202によりR(Red)、G(Green)、B(Blue)のアナログ電気信号に変換される。変換された画像情報は、アナログ信号処理部203に入力され、R,G,Bの各色毎にサンプル&ホールド、ダークレベルの補正等が実施された後にA/D変換される。その後、デジタル化されたフルカラー信号(各RGB毎に8ビットのデータ)は、画像処理部204に入力される。
【0005】
画像処理部204では、シェーディング補正、色補正、γ補正等の読み取り系で必要な補正処理や、スムージング処理、エッジ強調、その他の処理、加工等が行われ、プリンタ部205に出力される。
【0006】
プリンタ部205は、図示してはいないが、レーザ等からなる露光制御部、画像形成部、転写紙の搬送制御部等により構成され、入力された画像信号により転写紙上に画像を記録する。
【0007】
また、CPU回路部210は、CPU206、ROM207、RAM208等により構成され、画像読み取り部209、画像処理部204、プリンタ部205等を制御し、本装置のシーケンスを統括的に制御する。
【0008】
図3は画像処理部204の構成ブロック図を示している。
【0009】
アナログ信号処理部203より出力されるデジタル画像信号は、シェーディング補正部301に供給される。シェーディング補正部301では、原稿を読み取るセンサのバラツキおよび、原稿照明用ランプの配光特性の補正を行う。補正演算された画像信号は、輝度信号RGBから濃度データYMCに変換するため、階調変換処理部302に供給される。
【0010】
濃度データに変換された画像信号はカラー/モノクロ変換部303に入力され、モノクロデータとして出力される。そして、カラー/モノクロ変換部303から出力されたデータは階調変換処理部304に供給されて擬似中間調表現として誤差拡散処理が行われる。
【0011】
図4は階調変換処理部304の構成ブロック図、図5は誤差集配部における誤差の集配マトリックスの一例である。
【0012】
乱数・誤差加算部401は、カラー/モノクロ変換部303から出力される画像濃度データ(WB−ORG)、乱数発生部403から出力されるRAND32(6ビット)、乱数発生部403から出力されるRN(2ビット)、誤差集配部407から出力されるV−error(8ビット)の各信号を入力し、各信号の和演算を行い、その結果を出力する。ここで出力される上位6ビットの信号をbufh、下位5ビットの信号をbuflとする。
【0013】
乱数・誤差加算部401は、入力された注目画素の値(8ビット=0〜255)に対して、その注目画素の位置に累積した、それまでの誤差値(誤差集配部407からの信号)を足し込む。そして、更に、乱数発生部403から供給されてきた6ビットで示される乱数(−31〜+31、実際には−32まで発生できるか、ここでは−31を下限にしている)を加算する。そして、RN信号2ビットに応じて、演算結果に対して更に演算を施す。ここで、乱数発生部403から出力信号RN(2ビット)の意味は、次の通りである。
【0014】
RN=00B(Bは2進数を示す)の場合には−6を加算(6を減算)、
RN=01Bもしくは10Bの場合には−10を加算、
RN=11Bの場合には0を加算(変化無)する。
【0015】
乱数発生部401は、上記の処理を
こうして、乱数・加算部401での演算結果の11ビット中、下位5ビットは比較部402にbuflとして供給され、上位6ビットは加算部404にbufhとして供給されることになる。ここで、上位6ビットは、注目画素のおおざっぱな濃度を示しており、下位5ビットは細かな濃度を示していることになる。
【0016】
比較部402は入力されたbuflの値(符号付きで−15〜+15の値とした)と乱数発生部403から供給されてきたデータRAND16(4ビット=0〜15の値)との比較を行ない、bufl>RAND16のときに、上位5ビットに対して“1”を加算させるべく、BL信号を“1”になる。一方、bufl≦RAND16の場合には、BL=“0”である。
【0017】
加算部404は、乱数・誤差加算部401から供給されてきた上位6ビット(ここでは−16〜+16の範囲に設定した)に、BL信号(1か0のいずれか)を加算し、その結果を2値化&エラーリミット部405に出力する。
【0018】
2値化&エラーリミット部405は、加算部404、注目画素位置の生のデータ(8ビット)、及び、図示しないカウンタからの値に応じて2値信号ed−out信号を生成し、出力する。
【0019】
ここで、2値化&エラーリミット部405は、処理対象が1ライン目及び最初の2列に限っては、加算部404及びカラー/モノクロ変換部303からの信号が如何なる値であっても、その出力ed−outを“0”にする。1ライン目かどうか、及び最初の2列かどうかは最初の水平同期信号があったかどうか、更には画素クロックを計数するカウンタがあれば容易に判定できる。また、それ以外の状況にカラー/モノクロ変換部303からの信号が“255”である場合には、加算部404からの信号に拘わらずed−outを“1”にする。そして、それ以外の場合には、加算部404からの信号plusに応じてed−outを決定する。
【0020】
具体的には、plusが1〜17の場合には、edout信号を“1”にし、−16〜0の場合にはed−outを“0”にする。いずれの場合にも、発生する誤差(エラー)は上記処理の場合はマイナスの符号を持つことになるので、2値化するときに発生した誤差(−16の場合には−15に丸め込んで、−15〜0の誤差を生成する。発生した誤差は、FIFOメモリ406に格納すると共に、誤差集配部407に供給する。
【0021】
画素集配部407には、2つ分の画素をラッチするラッチが設けられており、図5に示す如く、このラッチからの信号と直前のラインの複数の画素位置を参照して、注目画素の次画素に集配する画素を演算している。
【0022】
なお、乱数発生部403は、直前の画素位置におけるbufhからの値と注目画素位置における濃度値に従って乱数RAND32、RAND16及びRNを生成する。例えば、濃度値が高い部分と低い部分とでは、発生する乱数のレンジを広くしたり、狭くしたりする。
【0023】
このようにして注目画素に対して周辺画素の誤差分を補正し、2値化することができる。そして、上記ed−out信号が画像処理部204から出力され、プリンタ部205に入力され画像形成を行う。
【0024】
【発明が解決しようとする課題】
さて、上記のようにして画像処理を行なうと、適度な乱数による影響を受け、良好な画像を再現することができることが確かめられている。
【0025】
しかしながら、上記処理は、1個の現像露光手段を用いていたため、露光手段の露光速度速度に依存した速度以上の速度は望めない。
【0026】
昨今では、より高速な画像形成に適用することが望まれており、上記構成にした場合には自ずとその限界があることがわかる。そこで、複数の露光手段を使うことが考えられるが、複数の信号を並列処理で、上記階調変換処理しなければならない。つまり、マルチビームレーザ素子を使う時には、信号処理のリアルタイム性が制御上重要であり、上記処理回路をそのまま複数並べるのでは高価になる問題点が残る。特に、誤差拡散処理を乱数を用いて実行するとき、用いる乱数生成回路としては、多数のシフトレジスタを用いる必要があり、それを複数用いることは、回路サイズの増大を招き、また、互いに異なる乱数生成回路を用いると、相互の相関関係が分からなくなる問題がある。
【0027】
【課題を解決するための手段】
本発明はかかる問題点に鑑み成されたものであり、一度に複数ラインの処理を行なうに当たり、その回路規模を少なくして乱数による2値化処理を行なうことが可能な画像処理装置及びその制御方法を提供しようとするものである。
【0028】
この課題を解決するため、本発明の画像処理装置は以下に示す構成を備える。すなわち、
複数ラインからなる入力画像データを2値化する画像処理装置であって、
複数ビットの乱数を発生する発生手段と、
前記発生手段で発生した乱数のうちの予め定められた複数のビット位置の値と当該ビット位置に対応した積算係数とに基づく値を、前記入力画像データを構成する第1のラインの画素値に加算する第1の加算手段と、
前記第1の加算手段における加算と並列して、前記発生手段で発生した乱数のうちの予め定められた複数のビット位置の値と当該ビット位置に対応した積算係数とに基づく値を、前記入力画像データを構成する第2のラインの画素値に加算する第2の加算手段と、
前記第1の加算手段で値が加算された画素値を2値化する第1の2値化手段と、
前記第2の加算手段で値が加算された画素値を2値化する第2の2値化手段とを有し、
前記第1の加算手段において画素値に加算される値が基づく複数のビット位置と当該ビット位置に対応した積算係数との組み合わせは、前記第2の加算手段において画素値に加算される値が基づく複数のビット位置と当該ビット位置に対応した積算係数との組み合わせとは異なることを特徴とする。
【0029】
【発明の実施の形態】
以下、添付図面に従って本発明に係る実施形態を詳細に説明する。
【0030】
なお、実施形態における装置では、基本的な構成は図1及び図2に示す通りであるものとする。但し、カラー/モノクロ変換部303から複数のデータが出力され、それらの複数のデータを処理できるように階調変換処理部304の構成を替えた。そのため、他の部分での信号処理の概略は、説明が重複するので、その説明を省略する。
【0031】
図1に実施形態における階調変換処理部の詳細なブロック図を示す。
【0032】
同図に示した階調変換処理部における乱数加算部801は、n本のラインの画像データ(Video信号−0〜Video信号−n-1:mビット、(M−1)レベル)を入力し、各々に乱数が加算して、VR−0〜VR−n-1を出力する。
【0033】
この乱数加算部801の構成を示すのが図6である。同図において、501,502,504はフリップフロップ、503,506−0〜506−n-1は排他的論理和回路(XOR回路)、509−0〜509−n-1は乗算器、510−0〜501−n-1はAND回路、505は符号データ生成部、508は乱数生成部、507−0〜507−n-1は符号決定部、511−0〜511−n-1は加算器、512はインバータである。
【0034】
まず、主走査方向(X方向)毎に信号を発生するHsyncとVideoクロック(Video CK)がフリップフロップ501,502へそれぞれ入力され、図8に示す様に、排他的論理和503の出力sig1とその反転出力sig1’のタイミングで信号を発生する。sig1は偶数ラインで発生する信号、sig1’は奇数ラインで発生する信号を現している。図8のsig1とsig1’は、図7に示した“+,−,−,+,−,…”の部分で発生する信号に対応している。本実施形態ではこの出力タイミングにより、2次元的に千鳥状に信号を生成する構成となっている。sig1は、フリップフロップ504を介して2分周され、符号データ生成部505と乱数生成部508へタイミング信号として、図8のsig2のタイミングで入力される。これは、図7の○で囲んだ左側の部分で信号を発生することを意味している。つまり、偶数ラインでは、3画素を飛ばして乱数信号を発生する。そして、奇数ラインは、偶数ラインより1画素ずれた位置から3画素飛ばしで乱数信号を発生することを意味している。従って、乱数発生部508では、フリップフロップ504の信号に同期して、3画素飛ばしに各ラインに対して独立の0から31の乱数を生成する。また、乱数発生部508から出力された乱数値は、乗算器509−0〜509−n-1で符号決定部507−0〜507-n-1からの信号と演算が行われる。
【0035】
符号データ生成部505の信号値は、排他的論理和回路506−0〜506−n-1に供給され、フリップフロップ504からの信号と論理演算された後、符号決定部507−0〜507−n-1へ入力される。この符号決定部507−0〜507−n-1では、排他的論理和回路506−0〜506−n-1からの信号が“1”のときは、“−1”を出力し、“0”のときには“1”を出力する構成となっている。
【0036】
以上述べた構成により、乱数加算部801では、符号決定部507−0〜507−n-1と乱数生成部508からの出力信号を509−0〜509−n-1で演算して、偶数ラインはsig1との論理和、奇数ラインはsig1’との論理和をとることにより、図7に示したような、偶数ラインと奇数ラインとで1画素ずらした1画素飛ばしの千鳥状に乱数値を正負もしくは負正の組で発生させることができる。
【0037】
アンド回路510−0〜510−n-1では、文字信号が入力されない時のみ(その論理レベルがlowのときのみ)、換言すれば文字以外の階調性の画像データの場合に、乗算器509−0〜509−n-1から得られる乱数値を503からの信号を出力する。乗算器511−0〜511−n-1は、入力されたVideo信号−0〜Video信号−n-1に対してアンド回路510−0〜510-n-1からの値を加算し、それをVR_0〜VR_n−1として出力する。
【0038】
なお、注目している画像データが文字や線画である場合には、加算器511−0〜511−n-1は加算する値が“0”になるので、結果的に何も処理しないで、出力することになる。また、文字線画か、階調画像かの判定であるが、例えば適当な画素ブロック内の画素値を参照し、その内部に極端に濃度の低い画素と濃い画素のみ、或いはいずれか一方しか存在しない場合には文字線画として判定すれば良い。この技術そのものは、公知であるので、ここでのこれ以上の説明は省略する。
【0039】
乱数発生部508は、図9に示すようなm系列のシフトレジスタ符号系列発生器を用いている。これは、構成するシフトレジスタの段数をNとすると2N−1を周期とする擬似乱数を簡単なハードウェアで容易に発生できる。本構成では、A3原稿を400dpiで処理をしても周期性が現れないようにするために25段の1bitシフトレジスタにより構成した。
【0040】
本乱数発生器は、初期化でp[ii]:(0≦ii≦25)のレジスタに“0”を書込み、p[12]のレジスタのみに“1”を設定する。そして、乱数値を出力する前に、毎回
p[0]=((p[25]^p[24]^p[23]^p[22])&1)
の演算を行い、例えば
乱数−0=p[17]*16+p[18]*8+p[19]*4+p[20]*2+p[21]
乱数−1=p[4]*16+p[5]*8+p[6]*4+p[7]*2+p[8]
:
のように、26個のレジスタの出力から所望とする5つの出力を選択して(但し、同じ順序にはしない)、乱数−0から乱数−n-1までのn個の各ラインに対して独立の0〜31の乱数値を出力する構成としている。
【0041】
図1に戻り説明を続ける。乱数加算部801から出力された信号VR−0〜VR−n-1は、各々ディレイ回路808−0〜808−n-1を経由して、エラー出力部−0〜エラー出力部−n-1に供給される(エラー出力部−1〜エラー出力部−n-1は、エラー出力部−0と同様の構成である)。ディレイ回路は、注目画素に対する周辺画素の誤差拡散部の加算処理を遂行するために、上位ラインのエラー出力部からのエラー(誤差)出力に同期するためにために遅延する(例えば、上位ライン:0ラインならば、その下位ラインは1ラインとなり、上位ラインで発生したエラー(誤差)が下位のラインのエラ−出力部に供給する)。尚、FIFO807に記憶されているエラーデータは0ラインに対する上位ラインのデータとなる。
【0042】
本実施形態においては、ディレイ回路808−0は、FIFO807から出力されるエラー出力−n-1’がエラー出力部−0へ入力されるタイミングよりもVideo clkの4クロック分遅れて、0ラインの乱数加算部の出力がエラー出力部−0に入力されるように構成されており、ディレイ回路808−1〜808−n-1は、各々のラインの乱数加算部からの出力がVideo clkの5クロック分遅れて、各々のラインのエラー出力部に入力されるように、構成されている。
【0043】
そして、エラー出力部−0〜エラー出力部−n-1に入力されたVR信号に対して、その周辺の画素の誤差値と直前の2画素分の誤差値が所定の演算によって注目画素VRデータに足しこまれる。
【0044】
図10は注目画素位置に足し込むための誤差配分マトリックスを示し、図11は誤差加算部802−0の構成を示している。他のエラー出力部も同様の構成をしている。
【0045】
2値化806−0とFIFO807とカラーの補正信号を用いて濃度補正され、誤差加算部802−1〜802−n-1(各々、エラー出力部−0〜エラー出力部−n-1に存在。図示せず)では、各々、2値化806−1〜806−n-1(各々、エラー出力部−0〜エラー出力部−n-1に存在。図示せず)と、上位ラインからのエラー出力を用いて、濃度補正される。
【0046】
図11において、706,712,713,714,715,716,721,726はラッチ回路、707,708,709,710,711,722,723は乗算器、717,718,719,720,724,725,702,705は加算器および減算器、701は定数の“255”を加算する定数加算器、703,704は演算器である。
【0047】
まず、FIFO807と2値化回路806からの信号をラッチ706および721へ入力して集積誤差を求めた後、加算器701からの信号値を減算器702で減算処理を行う。この加算器701からの信号は、負の値をなくすために、入力Video信号に“+255”の演算を行っている。つまり、これにより、Video信号の振幅は、0から510の間になる。ところで、集積誤差を求める乗算器707,708,709,710,711での演算は、図10に示した0,3,4,3,1」の係数を用いている。つまり、図示のマトリックス全体の合計値は“17”になるので、例えば注目画素の直前ラインの同位相の画素位置の集積度合は“4”であるので、その位置で発生した誤差値に4/17を乗算することになる。同様に、乗算器722,723では、図示の如く「4,2」の係数を用いているので、それぞれの画素位置で発生した誤差に対して4/17、2/17を乗算することになる。以上の結果、結果的に加算器725では、注目画素位置に累積した誤差の合計を算出した結果が演算されることになる。この値は、減算器702に供給されることになる。
【0048】
減算器702から出力された信号は、演算器703で定数17で割る演算が行われ、その結果(商:0〜30)を上位5ビットbufHとして出力する。また、定数17で割った余り0〜16を出力するため、演算する以前の値(減算器702からの出力)から、先に求めた上位5ビットに“17”を乗算した結果を減じる。この減算する値を算出しているのが乗算器704と減算器705である。
【0049】
本構成の特徴は、演算部703に於て入力データを予め17で割ると、商bufHが0〜30になる為、加算部805で“bufH−15”の演算をした結果が、絶対値で15(L(16)レベル)になり、255((M−1)レベル割る15((L−1)レベル)=17の演算で求められる17の値に誤差拡散係数の総和をあわせてある。このような構成にすることにより、集積誤差を求める演算部での割り算が省略できるだけでなく、演算部703で入力信号のビット数を減らすことにより、図1に示したFIFO807のメモリ量を減らすことが可能となる。もちろん、Video信号の濃度が保存されるのはいうまでもない。
【0050】
尚、図示はしていないが、誤差加算部802−0へ文字信号が入力された場合、図10に示したような誤差拡散係数を切り換えるような構成となっている。つまり、本実施形態では、文字信号が入力された場合は、誤差拡散係数がほぼどれも同じ値になっており、係数の総和が17になっていることを特徴とする。
【0051】
図1に戻り説明を続ける。エラー出力部−0において(エラー出力部−1〜エラー出力部−n-1についても同様)、誤差加算部802−0から出力された下位5ビットの信号bufL−0は、比較器803−0に入力され、比較部データ発生部804からの信号(0〜16)と比較される。もし、bufL−0の信号値の方が、比較データ発生部804からの信号より大きい場合は、比較器803−0から“1”のBL信号を発生させ、逆に、小さい場合は、“0”のBL信号を発生する構成となっている。尚、比較データ発生部804のハード構成は、図9に示したものと同様である為、ここでは説明を省略する。
【0052】
加算部805−0では、誤差加算部802−0の上位5ビットのbufH信号と比較器803−0のBL信号が加算され、さらに定数15で減算した結果を、2値化部806−0へ出力する。ここで、定数15を減じたのは、誤差加算部802で定数255を加算した為であり、255/17=15演算によって得られた定数15を引いている。また、255/17の17という値は、誤差加算部802−0の内部の図11の演算部703で用いている“÷17”から得られたものである。2値化部806−0では、しきい値0より、大きいか小さいかのみの判断を行っている。例えば、もし、しきい値0より、入力データが大きい場合は“1”を出力して、発生する量子化誤差4ビットをメモリによりそのまま保持する。この時の量子化誤差は“入力データ−15”で演算される。また、しきい値0より、入力データが小さい場合は、0を出力し、同様に発生する量子化誤差4ビットをメモリにそのまま保持する構成となっている。この時の量子化誤差は、“入力データ−0”で演算される。この構成での注目する点は、ビットを減らして演算した誤差値をそのままメモリに保持し、階調変換部の多値信号を扱う冒頭部分の誤差加算部802−0に集積誤差演算をした補正信号値をフィードバックさせることである。
【0053】
以上説明してきたような処理を行った信号値は、Video信号として画像処理部から出力され、プリンタ部から出力される構成となっている。プリンタ部には、入力した2値データの個数分のレーザ発光素子及びその駆動回路を備えれば良いので、ここでの説明は省略する。
【0054】
<第2の実施形態>
次に、図9の乱数発生部の回路で生成する異なった乱数の組み合わせの例について説明する。
【0055】
生成する乱数をSH1,SH2,…SHNとする。
【0056】
いま、
SH1=p[17]*16+p[18]*8+p[19]*4+p[20]*2+p[21]
とすると、SH1以外の乱数も、上記p[17]〜p[21]より生成する
具体的には、p[17]〜p[21]に集積される係数の組み合わせが、お互いに異なるよう構成する。例えば、2個の乱数が必要な2ライン処理の場合には、
SH2=p[17]+p[18]*2+p[19]*8+p[20]*4+p[21]*16
のようにすればよい。その場合、Nは係数の個数の順列組み合わせで決まる最大値となる。
【0057】
<第3の実施形態>
次に、乱数部のシフトレジスタの出力の異なったビット位置のデータで生成する乱数の組み合わせの例について説明する。
【0058】
生成する乱数を、SH1,SH2,…SHNとする。
【0059】
いま、
SH1=p[17]*16+p[18]*8+p[19]*4+p[20]*2+p[21]
とすると、SH1以外の乱数は、上記p[17]〜p[21]以外の組み合わせで生成する。具体的には、
SH2=p[12]+p[13]*2+p[14]*8+p[15]*4+p[16]*16
SH3=p[11]+p[9]*2+p[7]*8+p[6]*4+p[5]*16
のようにすればよい。
【0060】
以上説明したように本実施形態によれば、複数の画像信号をリアルタイムで同時に1個の乱数生成回路を用い、2ライン同時に前記乱数生成回路で生成した乱数を用いた誤差拡散処理を実施できるようにしたもので、コストを下げ、また、回路構成を簡単にする効果が生じる。また乱数同士の相関も、必要に応じて選ぶことのできる効果がある。
【0061】
なお、実施形態では上記の如く複写機に適用した場合を説明したが、ホストコンピュータとイメージスキャナとプリンタで構成されるシステムに適用しても良い。
【0062】
【発明の効果】
以上説明したように本発明によれば、一度に複数ラインの処理を行なうに当たり、その回路規模を少なくして乱数による2値化処理を行なうことが可能になる。
【0063】
【図面の簡単な説明】
【図1】実施形態における階調変換処理部のブロック構成図である。
【図2】画像処理装置の全体ブロック構成図である。
【図3】図2における画像処理部のブロック構成図である。
【図4】1ライン単位の階調画像処理部のブロック構成図である。
【図5】図4における誤差集配部407における誤差集配用の係数分布を示す図である。
【図6】図1における乱数加算部801のブロック構成図である。
【図7】図6における乱数生成部508の乱数発生タイミングを示す図である。
【図8】図6における主要信号のタイミングチャートを示す図である。
【図9】図6における乱数生成部のブロック構成図である。
【図10】図1における誤差集配部407における誤差集配用の係数分布を示す図である。
【図11】図1における誤差加算部802のブロック構成図である。
【符号の説明】
801 乱数加算部
802 誤差加算部
803 比較器
804 比較データ発生部
805 加算部
806 2値化器
807 FIFO
Claims (10)
- 複数ラインからなる入力画像データを2値化する画像処理装置であって、
複数ビットの乱数を発生する発生手段と、
前記発生手段で発生した乱数のうちの予め定められた複数のビット位置の値と当該ビット位置に対応した積算係数とに基づく値を、前記入力画像データを構成する第1のラインの画素値に加算する第1の加算手段と、
前記第1の加算手段における加算と並列して、前記発生手段で発生した乱数のうちの予め定められた複数のビット位置の値と当該ビット位置に対応した積算係数とに基づく値を、前記入力画像データを構成する第2のラインの画素値に加算する第2の加算手段と、
前記第1の加算手段で値が加算された画素値を2値化する第1の2値化手段と、
前記第2の加算手段で値が加算された画素値を2値化する第2の2値化手段とを有し、
前記第1の加算手段において画素値に加算される値が基づく複数のビット位置と当該ビット位置に対応した積算係数との組み合わせは、前記第2の加算手段において画素値に加算される値が基づく複数のビット位置と当該ビット位置に対応した積算係数との組み合わせとは異なることを特徴とする画像処理装置。 - 前記第2の2値化手段における2値化処理は、前記第1の2値化手段における2値化処理より遅延して行われることを特徴する請求項1に記載の画像処理装置。
- 前記第1の2値化手段及び前記第2の2値化手段は、誤差値が加算された各画素値を2値化処理し、
前記第2の2値化手段は、対象となる画素に加算することになる誤差値の全てを前記第1の2値化手段が出力した後に、前記対象となる画素の2値化処理を行うことを特徴とする請求項2に記載の画像処理装置。 - 前記第1の加算手段及び前記第2の加算手段が画素値に加算するための値は、前記発生手段で発生した乱数のうち予め定められた複数のビット位置の値及び当該ビット位置に対応した係数を積和計算して得られた値を、1画素飛ばしに正負反転したものであることを特徴とする請求項1乃至3のいずれか1項に記載の画像処理装置。
- 前記第1の加算手段及び前記第2の加算手段が値を加算する画素は、当該画素が奇数ラインを構成する場合と偶数ラインを構成する場合とで1画素ずつずれていることを特徴とする請求項1乃至4のいずれか1項に記載の画像処理装置。
- 複数ラインからなる入力画像データを2値化する画像処理装置の制御方法であって、
複数ビットの乱数を発生する発生工程と、
前記発生工程で発生した乱数のうちの予め定められた複数のビット位置の値と当該ビット位置に対応した積算係数とに基づく値を、前記入力画像データを構成する第1のラインの画素値に加算する第1の加算工程と、
前記第1の加算工程における加算と並列して、前記発生工程で発生した乱数のうちの予め定められた複数のビット位置の値と当該ビット位置に対応した積算係数とに基づく値を、前記入力画像データを構成する第2のラインの画素値に加算する第2の加算工程と、
前記第1の加算工程で値が加算された画素値を2値化する第1の2値化工程と、
前記第2の加算工程で値が加算された画素値を2値化する第2の2値化工程とを有し、
前記第1の加算工程において画素値に加算される値が基づく複数のビット位置と当該ビット位置に対応した積算係数との組み合わせは、前記第2の加算工程において画素値に加算される値が基づく複数のビット位置と当該ビット位置に対応した積算係数との組み合わせとは異なることを特徴とする画像処理装置の制御方法。 - 前記第2の2値化工程における2値化処理は、前記第1の2値化工程における2値化処理より遅延して行われることを特徴する請求項6に記載の画像処理装置の制御方法。
- 前記第1の2値化工程及び前記第2の2値化工程は、誤差値が加算された各画素値を2値化処理し、
前記第2の2値化工程は、対象となる画素に加算することになる誤差値の全てを前記第1の2値化工程が出力した後に、前記対象となる画素の2値化処理を行うことを特徴とする請求項7に記載の画像処理装置の制御方法。 - 前記第1の加算工程及び前記第2の加算工程が画素値に加算するための値は、前記発生工程で発生した乱数のうち予め定められた複数のビット位置の値及び当該ビット位置に対応した係数を積和計算して得られた値を、1画素飛ばしに正負反転したものであることを特徴とする請求項6乃至8のいずれか1項に記載の画像処理装置の制御方法。
- 前記第1の加算工程及び前記第2の加算工程が値を加算する画素は、当該画素が奇数ラインを構成する場合と偶数ラインを構成する場合とで1画素ずつずれていることを特徴とする請求項6乃至9のいずれか1項に記載の画像処理装置の制御方法。
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