JPWO2019239245A1 - 半導体装置 - Google Patents

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Abstract

低消費電力化が可能で、人間の脳を模倣したデータの記憶が可能な半導体装置を提供する。制御部と、記憶部と、センサ部と、を有する。記憶部は、記憶回路と、切り替え回路と、を有する。記憶回路は、第１トランジスタおよび容量素子を有する。切り替え回路は、第２トランジスタおよび第３トランジスタを有する。第１トランジスタおよび第２トランジスタは、酸化物半導体を有するチャネル形成領域を含む半導体層と、バックゲート電極と、を有する。制御部は、センサ部で得られた信号に応じて、バックゲート電極に与える信号を切り替える機能を有する。

Description

本発明の一態様は、半導体装置に関する。特に本発明の一態様は、人間の脳における情報の記憶を模倣することが可能な半導体装置に関する。
なお本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。
人工知能（ＡＩ：Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）の開発に用いられている、ノイマン型コンピュータであるコンピュータは、計算速度の点で人間を圧倒している。
これに対し人間の脳は、断片的な入力情報と記憶とを比較し、補完することで正しい判断を成すことが可能である。あるいは、広範囲な分野の記憶から連想することで、あるいは創造性や予見性を発揮することで、コンピュータでは難しい問題を解決することができる能力を持っている。
近年、コンピュータの性能向上に伴い、ニューラルネットワークを用いた学習および推論といった大規模な計算が可能となってきている。また、機械学習の分野において、ディープラーニング（深層学習）による手法を用いることで、コンピュータによる認識精度の著しい向上が報告されている（例えば特許文献１を参照）。将棋や囲碁といった創造性や予見性が必要な分野においても、コンピュータでは難しかった問題の解決がなされるようになってきている。
米国特許公開第２０１６／０１１０６４２号明細書
従来の人工知能デバイスの機能は、電力効率の面において、人間の脳に遠く及ばない。ＣＰＵやＧＰＵといったハードウェアでは、ＳＲＡＭやＤＲＡＭといったＳｉトランジスタで構成されるメモリ素子を用いてデータを記憶して演算処理を行う。Ｓｉトランジスタで構成されるメモリ素子は、微細化に伴い、リーク電流が増大するとともに、コンピュータの高性能化のため、回路規模の増大と相まって、消費電力が一層大きくなってしまう。
また従来の人工知能デバイスのメモリ素子は、情報を記憶する機能が画一的である。例えば、ＳＲＡＭやＤＲＡＭといったメモリ素子は０か１といった情報を書き込み／読み出しをするのが大多数である。これに対して人間の脳は、長期記憶や短期記憶といった情報の保存方法、大脳新皮質での記憶や海馬での記憶といった情報の保存場所の移動など、情報の記憶にも多様性がある。
本発明の一態様は、新規な構成の半導体装置を提供することを課題の一とする。また、本発明の一態様は、低消費電力で動作することができる半導体装置を提供することを課題の一とする。また、本発明の一態様は、人間の脳における情報の記憶を模倣することが可能な半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。また、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、制御部と、記憶部と、センサ部と、を有し、記憶部は、記憶回路と、切り替え回路と、を有し、記憶回路は、第１トランジスタおよび容量素子を有し、切り替え回路は、第２トランジスタおよび第３トランジスタを有し、第１トランジスタおよび第２トランジスタは、酸化物半導体を有するチャネル形成領域を含む半導体層を有し、制御部は、センサ部で得られた信号に応じて、第１トランジスタおよび第２トランジスタに与える信号を切り替える機能を有する半導体装置である。
本発明の一態様は、制御部と、記憶部と、センサ部と、を有し、記憶部は、記憶回路と、切り替え回路と、を有し、記憶回路は、第１トランジスタおよび容量素子を有し、切り替え回路は、第２トランジスタおよび第３トランジスタを有し、第１トランジスタおよび第２トランジスタは、酸化物半導体を有するチャネル形成領域を含む半導体層と、バックゲート電極と、を有し、制御部は、センサ部で得られた信号に応じて、バックゲート電極に与える信号を切り替える機能を有する半導体装置である。
本発明の一態様は、制御部と、記憶部と、センサ部と、を有し、記憶部は、記憶回路と、切り替え回路と、を有し、記憶回路は、第１トランジスタおよび容量素子を有し、第１トランジスタのソース又はドレインの一方は、容量素子の一方の電極に電気的に接続され、切り替え回路は、第２トランジスタおよび第３トランジスタを有し、第２トランジスタのソース又はドレインの一方は、第３トランジスタのゲートに電気的に接続され、第１トランジスタおよび第２トランジスタは、酸化物半導体を有するチャネル形成領域を含む半導体層と、バックゲート電極と、を有し、制御部は、センサ部で得られた信号に応じて、バックゲート電極に与える信号を切り替える機能を有する半導体装置である。
本発明の一態様は、制御部と、記憶部と、センサ部と、を有し、記憶部は、記憶回路と、切り替え回路と、を有し、記憶回路は、第１トランジスタおよび容量素子を有し、切り替え回路は、第２トランジスタおよび第３トランジスタを有し、第１トランジスタおよび第２トランジスタは、酸化物半導体を有するチャネル形成領域を含む半導体層と、ゲート電極と、を有し、制御部は、センサ部で得られた信号に応じて、ゲート電極に与える信号を切り替える機能を有する半導体装置である。
本発明の一態様は、制御部と、記憶部と、センサ部と、を有し、記憶部は、記憶回路と、切り替え回路と、を有し、記憶回路は、第１トランジスタおよび容量素子を有し、第１トランジスタのソース又はドレインの一方は、容量素子の一方の電極に電気的に接続され、切り替え回路は、第２トランジスタおよび第３トランジスタを有し、第２トランジスタのソース又はドレインの一方は、第３トランジスタのゲートに電気的に接続され、第１トランジスタおよび第２トランジスタは、酸化物半導体を有するチャネル形成領域を含む半導体層と、ゲート電極と、を有し、制御部は、センサ部で得られた信号に応じて、ゲート電極に与える信号を切り替える機能を有する半導体装置である。
本発明の一態様において、記憶回路は第４トランジスタを有し、第２トランジスタのソース又はドレインの一方は、第４トランジスタのゲートに電気的に接続される半導体装置が好ましい。
本発明の一態様は、新規な構成の半導体装置を提供することができる。また、本発明の一態様は、低消費電力で動作することができる半導体装置を提供するができる。また、本発明の一態様は、人間の脳における情報の記憶を模倣することが可能な半導体装置を提供することを課題の一とする。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成例を示すブロック図。 半導体装置を説明するための概念図。 （Ａ）−（Ｃ）半導体装置の構成例を示す回路図、グラフ、およびフローチャート。 （Ａ）−（Ｃ）半導体装置の構成例を示す回路図、グラフ、およびフローチャート。 （Ａ）−（Ｃ）半導体装置の構成例を示す回路図、グラフ、およびフローチャート。 （Ａ）−（Ｄ）半導体装置の構成例を示す概念図。 （Ａ）、（Ｂ）半導体装置の構成例を示すブロック図。 半導体装置の構成例を示すブロック図。 （Ａ）−（Ｄ）半導体装置の構成例を示す回路図、波形図、グラフ、およびフローチャート。 （Ａ）−（Ｄ）半導体装置の構成例を示す回路図、波形図、グラフ、およびフローチャート。 （Ａ）−（Ｃ）半導体装置の構成例を示す回路図、波形図、およびフローチャート。 半導体装置の構成例を示す波形図。 （Ａ）−（Ｄ）半導体装置の構成例を示す概念図。 （Ａ）、（Ｂ）半導体装置の構成例を示すブロック図。 （Ａ）−（Ｄ）半導体装置の応用例を示す図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す断面図。 （Ａ）−（Ｃ）トランジスタの構造例を示す断面図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は構成例を適宜組み合わせることが可能である。
以下本発明の一態様である半導体装置について説明を行う。本実施の形態では特に人間の脳に近い記憶能力を実現できる半導体装置について説明する。
＜半導体装置の構成例１＞
図１は半導体装置の構成を説明するためのブロック図の一例である。図１に示す半導体装置は、センサ部６０と、制御部５０と、記憶部１０と、を有する。記憶部１０は、一例として、記憶回路２０Ａ，２０Ｂ、切り替え回路３０、および入出力回路４０を有する。
なお図１ではセンサ部６０、制御部５０、および記憶部１０をいずれも１つずつ図示しているが、それぞれ複数有する構成としてもよい。また、記憶回路２０Ａ，２０Ｂ、切り替え回路３０、および入出力回路４０についても、図１に示す構成に限らず、複数有する構成とすることができる。
記憶回路２０Ａは、複数の記憶回路（図１では記憶回路２１Ａ乃至２１Ｄを図示）を有する。記憶回路２１Ａ乃至２１Ｄは、それぞれ複数の記憶素子を有する。記憶回路２１Ａ乃至２１Ｄは、図示を省略するが、複数の記憶素子を駆動するための駆動回路を有する。駆動回路は、制御部５０の制御に応じて、トランジスタのバックゲート電極に印加するバックゲート電圧を切り替え可能な機能を有する。記憶回路２１Ａ乃至２１Ｄは、センサ部６０で得られた信号Ｓｅに応じて、情報の記憶能力を変更可能な機能を有する。なお情報は、データと読み替える場合がある。なお記憶回路において情報は、データに応じた電圧値、あるいは電荷量として記憶される。
例えば記憶回路２１Ａ乃至２１Ｄは、情報の記憶能力をトランジスタに印加するバックゲート電圧に応じて変更可能な記憶素子を有する。例えば記憶回路２１Ａでは長期間の情報の記憶が可能な記憶素子とし、記憶回路２１Ｂでは、短期間の情報の記憶が可能な記憶素子とするよう、制御部５０で制御可能である。
記憶回路２０Ｂは、記憶回路２０Ａと同様に、複数の記憶回路（図１では記憶回路２２Ａ乃至２２Ｄを図示）を有する。記憶回路２２Ａ乃至２２Ｄは、それぞれ複数の記憶素子を有する。記憶回路２２Ａ乃至２２Ｄは、図示を省略するが、複数の記憶素子を駆動するための駆動回路を有する。駆動回路は、制御部５０の制御に応じて、トランジスタのバックゲート電極に印加するバックゲート電圧を切り替え可能な機能を有する。記憶回路２２Ａ乃至２２Ｄは、センサ部６０で得られた信号Ｓｅに応じて、情報の記憶能力を変更可能な機能を有する。
例えば記憶回路２１Ａ乃至２１Ｄは、情報の記憶能力をトランジスタに印加するバックゲート電圧に応じて変更可能な記憶素子を有する。例えば記憶回路２１Ａでは長期間の情報の記憶が可能な記憶素子とし、記憶回路２１Ｂでは、短期間の情報の記憶が可能な記憶素子とするよう、制御部５０で制御可能である。
記憶回路２０Ａおよび２０Ｂに適用可能な記憶回路としては、ＤＯＳＲＡＭあるいはＮＯＳＲＡＭが好ましい。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲＡＭ）」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。また、ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭ、ＮＯＳＲＡＭは、ＯＳトランジスタ（チャネル形成領域に酸化物半導体を有するトランジスタ）のオフ電流が低いことを利用したメモリである。
ＤＯＳＲＡＭは、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭは、外部から送られてくる情報を一時的に格納するメモリである。ＤＯＳＲＡＭは、ＯＳトランジスタを含むメモリセルと、Ｓｉトランジスタ（チャネル形成領域にシリコンを有するトランジスタ）を含む読み出し回路部と、を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、ＤＯＳＲＡＭは、全体の回路面積を小さくすることができる。また、ＤＯＳＲＡＭは、メモリセルアレイを細かく分けて、効率的に配置することができる。
ＮＯＳＲＡＭはＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡＭは、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。また、ＮＯＳＲＡＭは、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。ＮＯＳＲＡＭは多値データを記憶することで、１ビット当たりのメモリセル面積を小さくすることができる。
また、ＮＯＳＲＡＭは、デジタルデータの他にアナログデータを記憶することができる。そのため、記憶回路２０Ａおよび２０Ｂは、アナログメモリとして用いることもできる。ＮＯＳＲＡＭは、アナログデータのまま記憶することができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳＲＡＭは周辺回路の面積を小さくすることができる。
なお本発明の一態様において、ＮＯＳＲＡＭまたはＤＯＳＲＡＭを記憶回路２０Ａ、２０Ｂが有する各回路に適用する構成について説明するが、本発明の一態様はこれらに限定されない。例えば今後の技術革新に伴ってＲｅＲＡＭ、ＭＲＡＭといった不揮発性メモリを用いた際の消費電力が十分小さくなる場合など、場合によっては、記憶回路２０Ａ、２０Ｂが有する各回路に適用する構成としてもよい。
切り替え回路３０は、制御部５０の制御に応じて、記憶回路２０Ａ、２０Ｂ間の電気的な接続を制御可能な機能を有する。例えば記憶回路２１Ａ乃至２１Ｄと記憶回路２２Ａ乃至２２Ｄとの間に流れる電流量を制御する機能を有する。つまり複数の記憶回路間の情報の伝達を切り替え可能な機能を有する。切り替え回路３０は、センサ部６０で得られた信号Ｓｅに応じて、記憶回路２１Ａ乃至２１Ｄと記憶回路２２Ａ乃至２２Ｄとの間を流れる電流量を、トランジスタに印加するバックゲート電圧に応じて変更可能な機能を有する。切り替え回路３０は、再構成可能な回路（再構成回路）という場合がある。
切り替え回路３０は、記憶回路間を流れる電流量を制御する記憶素子、および記憶素子に記憶された情報に応じて電流を流すための半導体素子を有する。切り替え回路３０では、制御部５０が、トランジスタに印加するバックゲート電圧を制御することで記憶素子に記憶された情報を変更可能な機能を有する。なお図１において、記憶回路２０Ａ、２０Ｂ間の矢印を一方方向を指し示すよう図示しているが、情報の流れによっては双方向の矢印として表すことも可能である。
切り替え回路３０は、記憶素子がＯＳトランジスタを有するプログラマブルデバイスである。なお、本明細書および図面において、ＯＳトランジスタを有するプログラマブルデバイスをＯＳ−ＦＰＧＡと呼称する。またＯＳ−ＦＰＧＡの記憶素子で記憶する情報をコンフィギュレーションデータという。
ＯＳ−ＦＰＧＡは、記憶素子がＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ−ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができる。
センサ部６０は、一例としては、生体情報のように、脳波、脈拍、血圧、体温等といった情報を取得するための、脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサである。図１では、ひとつのセンサから信号Ｓｅが出力される様子を図示しているが、複数のセンサで得られた信号が制御部５０に入力される構成としてもよい。
制御部５０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）およびＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の演算回路、およびＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の記憶回路、を有する。制御部５０は、センサ部６０から出力される信号Ｓｅに応じて、電圧ＶＢＧ＿Ａ乃至ＶＢＧ＿Ｃを出力する機能を有する。制御部５０は例えば、人工ニューラルネットワークに基づく演算処理等を用いて入力に応じた出力を行うことができる。
電圧ＶＢＧ＿Ａ乃至ＶＢＧ＿Ｃは、記憶回路２０Ａ、２０Ｂ、切り替え回路３０のそれぞれが有するトランジスタのバックゲート電極に印加する電圧、あるいは当該バックゲートに印加する電圧を切り替え可能な信号である。図１では電圧ＶＢＧ＿Ａが記憶回路２０Ａに出力される様子を図示している。図１では電圧ＶＢＧ＿Ａは一つの値の電圧に限らず、記憶回路２０Ａが有する記憶回路２１Ａ乃至２１Ｄを別々のバックゲート電極に印加する電圧として制御する構成とすることができる。記憶回路２０Ｂおよび切り替え回路３０についても同様に、異なる記憶回路に別々のバックゲート電極に印加する電圧として制御する構成とすることができる。
なお制御部５０がセンサ部６０から出力される信号Ｓｅに応じて電圧ＶＢＧ＿Ａ乃至ＶＢＧ＿Ｃの制御を切り替えることができる。例えば、同じ信号Ｓｅが繰り返し入力される場合と、強度の大きいあるいは小さい信号Ｓｅが入力される場合と、で電圧ＶＢＧ＿Ａ乃至ＶＢＧ＿Ｃの制御を切り替えることができる。
入出力回路４０は、記憶回路２０Ａ、記憶回路２０Ｂおよび切り替え回路３０への情報の入出力を制御するための回路である。入出力回路４０は、記憶部１０の外部に設けられる構成としてもよい。
図２は、ＯＳトランジスタを有する記憶回路および切り替え回路を用いて、人間の脳（Ｂｒａｉｎ）の機能を模倣することを模式的に表した図である。
図２に示すように、本発明の一態様では、人間の脳（Ｂｒａｉｎ）の機能を模倣する構成とするために、酸化物半導体を有するトランジスタ（ＯＳトランジスタともいう）のテクノロジー（ＯＳ ＦＥＴ ｔｅｃｈｏｎｏｌｏｇｙ）を用いる。ＯＳトランジスタのテクノロジーとしては、例えばトランジスタ（ＦＥＴともいう）、当該トランジスタに電気的に接続される容量素子（コンデンサ（ｃｏｎｄｅｎｓｅｒ、Ｃｓともいう））などが挙げられる。また、上記ＦＥＴ、及びＣｓなどを用いて構成されたメモリ（Ｍｅｍｏｒｙ）を一または複数用いることで、演算装置、レジスタ、または周辺回路などを構成することでプロセッサとして機能させることが可能となる。
また、本明細書等において、上記プロセッサを脳型プロセッサ（Ｂｒａｉｎ−ｍｏｒｐｈｉｃ ｐｒｏｃｅｓｓｏｒ、ＢＭ ｐｒｏｃｅｓｓｏｒ、またはＢｒａｉｎ ｐｒｏｃｅｓｓｏｒともいう）として用いることができる。なお、図２に示すＤＯＳＲＡＭ、ＮＯＳＲＡＭ、及びＯＳ−ＦＰＧＡについては、後述する。なおＯＳ−ＦＰＧＡにおけるＯＳメモリ（ＯＳ Ｍｅｍ．ともいう）は、ＯＳトランジスタを有するメモリであり、ＯＳ−ＦＰＧＡのコンフィギュレーションデータ（Ｃｏｎｆｉｇｕｒａｔｉｏｎ ｄａｔａ）を記憶する。
なお図２に示すＮＯＳＲＡＭにおいて、破線で容量素子を図示している。当該容量素子としては、例えば、配線と当該配線と異なる層に形成される配線との間に形成されうる寄生容量を用いることができる。なお、図２に示すＮＯＳＲＡＭの容量素子は、意図的に形成した容量では無いため、破線で図示している。
本発明の一態様の構成では、ＯＳトランジスタを有する記憶回路および切り替え回路を用いる構成とすることで、オフ時にソースとドレイン間を流れるリーク電流（以下、オフ電流）が極めて低いことを利用して、情報（データ）を記憶する。情報の記憶は、保持容量、寄生容量を有するノードにデータに応じた電荷を保持することで実現可能である。
ＯＳトランジスタを用いた記憶回路では、電荷を充電又は放電することによって情報の書き換えが可能となるため、実質的に無制限回のデータの書き込みおよび読み出しが可能である。ＯＳトランジスタを用いた記憶回路は、磁気メモリあるいは抵抗変化型メモリなどのように原子レベルでの構造変化を伴わないため、書き換え耐性に優れている。またＯＳトランジスタを用いた記憶回路は、フラッシュメモリのように繰り返し書き換え動作を行っても電子捕獲中心の増加による不安定性が認められない。
またＯＳトランジスタを用いた記憶回路は、Ｓｉトランジスタを用いた回路上などに自由に配置可能であるため、集積化を容易に行うことができる。またＯＳトランジスタは、Ｓｉトランジスタと同様の製造装置を用いて作製することが可能であるため、低コストで作製可能である。
またＯＳトランジスタは、ゲート電極、ソース電極およびドレイン電極に加えて、バックゲート電極を含むと、４端子の半導体素子とすることができる。ゲート電極またはバックゲート電極に与える電圧に応じて、ソースとドレインとの間を流れる信号の入出力が独立制御可能な電気回路網で構成することができる。そのため、ＬＳＩと同一思想で回路設計を行うことができる。加えてＯＳトランジスタは、高温環境下において、Ｓｉトランジスタよりも優れた電気特性を有する。具体的には、１２５℃以上１５０℃以下といった高温下においてもオン電流とオフ電流の比が大きいため、良好なスイッチング動作を行うことができる。
本実施の形態で開示する半導体装置の構成とすることで、人間の脳における長期記憶の形成およびその過程、短期記憶の形成およびその過程をＯＳトランジスタを有する半導体装置で実現することができる。そのため、従来よりも人間の脳に近い機能でデータを記憶することができる。また、極めて小さい電力でデータの保持を実現することができる。すなわち、人間の脳と同様に極めて低い消費電力で脳型プロセッサを駆動させることが実現できる。
＜ＮＯＳＲＡＭ，ＤＯＳＲＡＭの構成例１＞
記憶回路２１Ａ乃至２１Ｄまたは２２Ａ乃至２２Ｄは、ＯＳトランジスタを有する回路構成である。回路構成および動作の一例について、図３（Ａ）乃至（Ｃ）および図４（Ａ）乃至（Ｃ）を参照して説明する。
図３（Ａ）には、ＤＯＳＲＡＭの回路構成を有する記憶素子の回路図を図示している。図３（Ａ）では、トランジスタＭＴ１、容量素子Ｃ１、ワード線ＷＬ、ビット線ＢＬ、バックゲート電位線ＢＧＬ、を図示している。
トランジスタＭＴ１は、ＯＳトランジスタであり、バックゲート電極を有する４端子素子である。バックゲート電極は、バックゲート電位線ＢＧＬに接続されることで、電位ＶＢＧが与えられる。トランジスタＭＴ１のオフ電流は、Ｉｏｆｆとして図示している。図３（Ａ）では、電荷を保持するノード、すなわちトランジスタＭＴ１と容量素子Ｃ１とが接続される配線のノードをノードＦＮとして図示している。
ビット線ＢＬは、記憶素子に書き込む情報（データ、データ電位）を伝える機能を有する。またワード線ＷＬは、トランジスタＭＴ１のオンまたはオフを制御する信号を伝える機能を有する。バックゲート電位線ＢＧＬは、電位ＶＢＧをトランジスタＭＴ１のバックゲート電極に伝える機能を有する。ビット線ＢＬ、ワード線ＷＬ、およびバックゲート電位線ＢＧＬはそれぞれ、単に配線と呼ぶ場合がある。
電位ＶＢＧは、例えば記憶回路２１Ａ乃至２１Ｄが有する記憶素子毎に異なる電位として、制御部５０から制御される。例えば、記憶回路２１Ａに情報を記憶した際のバックゲート電位をＶ１、記憶回路２１Ｂに情報を記憶した際のバックゲート電位をＶ０（＜Ｖ１）、記憶回路２１Ｃに情報を記憶した際のバックゲート電位をＶ２（＞Ｖ１）とすると、トランジスタＭＴ１のオフ電流Ｉｏｆｆは、図３（Ｂ）に示すグラフのようになる。つまり、バックゲート電位の大小関係に応じて、オフ電流もＩｏｆｆ＿２が大きく、次いでＩｏｆｆ＿１、Ｉｏｆｆ＿０となる。オフ電流が大きいほどノードＦＮに保持した電荷が変動しやすく、オフ電流が小さいほどノードＦＮに保持した電荷が変動しにくい。その結果、記憶回路毎に、情報の保持期間に差を生じさせることができる。
当該構成とすることで、記憶回路２１Ａ乃至２１Ｄまたは２２Ａ乃至２２Ｄは、センサ部６０で得られた信号Ｓｅに応じて、記憶能力の異なる情報の記憶を行う機能を実現する。
図３（Ｃ）では、上記説明したＤＯＳＲＡＭの動作を説明するためのフローチャートを示す。
ステップＳ０１では、バックゲート電位として与える電位ＶＢＧをＶ１として、記憶回路に情報を記憶する。
ステップＳ０２では、センサ部６０から出力される信号Ｓｅの変動の有無を判定する。センサ信号の有無の判定は、複数のしきい値を設定し、当該しきい値とセンサ出力の大小関係に応じて、バックゲート電位として与える電位ＶＢＧを制御する構成とすることが好ましい。
ステップＳ０２で変動があった場合は、ステップＳ０３に進み、バックゲート電位として与える電位ＶＢＧをＶ１よりも小さいＶ０として、記憶回路に情報を記憶する。つまり、記憶回路における情報の保持時間が長くなるように電位ＶＢＧを切り替える。
ステップＳ０３で変動がない、あるいは小さい場合は、ステップＳ０４に進み、バックゲート電位として与える電位ＶＢＧをＶ１よりも大きいＶ２として、記憶回路に情報を記憶する。つまり、記憶回路における情報の保持時間が短くなるように電位ＶＢＧを切り替える。
当該構成とすることで、センサ部の出力に応じて記憶能力の異なる情報の記憶を行う機能を実現できる。例えばセンサ部が温度センサであれば、高温下、あるいは低温下での情報の記憶を長期間記憶し、室温下での情報の記憶は、一定期間で忘却するといった機能を実現することができる。
図４（Ａ）には、ＮＯＳＲＡＭの回路構成を有する記憶素子の回路図を図示している。図４（Ａ）では、トランジスタＭＴ２、トランジスタＭＴ３、ワード線ＷＬ、ビット線ＢＬ、バックゲート電位線ＢＧＬ、を図示している。
トランジスタＭＴ２は、ＯＳトランジスタであり、バックゲート電極を有する４端子素子である。バックゲート電極は、バックゲート電位線ＢＧＬに接続されることで、電位ＶＢＧが与えられる。トランジスタＭＴ２のオフ電流は、Ｉｏｆｆとして図示している。図４（Ａ）では、電荷を保持するノード、すなわちトランジスタＭＴ２とトランジスタＭＴ３のゲートとが接続される配線のノードをノードＦＮとして図示している。
なお図４（Ａ）において、トランジスタＭＴ３はｐチャネル型として図示しているが、ｎチャネル型でもよい。また図４（Ａ）では、２つのトランジスタを備えた２Ｔ型を図示しているが、容量素子を加えた２Ｔ１Ｃ型、あるいは別のトランジスタと組み合わせた３Ｔ型とすることが可能である。なおノードＦＮに接続される容量素子は、トランジスタＭＴ３のゲート容量などの寄生容量を大きくすることで省略することが可能である。または、図２に示すように、上記寄生容量を積極的に容量として用いても良い。
電位ＶＢＧは、例えば記憶回路２１Ａ乃至２１Ｄが有する記憶素子毎に異なる電位として、制御部５０から制御される。例えば、記憶回路２１Ａに情報を記憶した際のバックゲート電位として与える電位ＶＢＧをＶ１、記憶回路２１Ｂに情報を記憶した際のバックゲート電位として与える電位ＶＢＧをＶ０（＜Ｖ１）、記憶回路２１Ｃに情報を記憶した際のバックゲート電位として与える電位ＶＢＧをＶ２（＞Ｖ１）とすると、トランジスタＭＴ２のオフ電流Ｉｏｆｆは、図４（Ｂ）に示すグラフのようになる。つまり、電位ＶＢＧの大小関係に応じて、オフ電流もＩｏｆｆ＿２が大きく、次いでＩｏｆｆ＿１、Ｉｏｆｆ＿０となる。オフ電流が大きいほどノードＦＮに保持した電荷が変動しやすく、オフ電流が小さいほどノードＦＮに保持した電荷が変動しにくい。その結果、記憶回路毎に、情報の保持期間に差を生じさせることができる。
当該構成とすることで、記憶回路２１Ａ乃至２１Ｄまたは２２Ａ乃至２２Ｄは、センサ部６０で得られた信号Ｓｅに応じて、記憶能力の異なる情報の記憶を行う機能を実現する。
図４（Ｃ）では、上記説明したＮＯＳＲＡＭの動作を説明するためのフローチャートを示す。
ステップＳ１１では、バックゲート電位として与える電位ＶＢＧをＶ１として、記憶回路に情報を記憶する。
ステップＳ１２では、センサ部６０から出力される信号Ｓｅの変動の有無を判定する。センサ信号の有無の判定は、複数のしきい値を設定し、当該しきい値とセンサ出力の大小関係に応じて、バックゲート電位として与える電位ＶＢＧを制御する構成とすることが好ましい。
ステップＳ１２で変動があった場合は、ステップＳ１３に進み、バックゲート電位として与える電位ＶＢＧをＶ１よりも小さいＶ０として、記憶回路に情報を記憶する。つまり、記憶回路における情報の保持時間が長くなるように電位ＶＢＧを切り替える。
ステップＳ１３で変動がない、あるいは小さい場合は、ステップＳ１４に進み、バックゲート電位として与える電位ＶＢＧをＶ１よりも大きいＶ２として、記憶回路に情報を記憶する。つまり、記憶回路における情報の保持時間が短くなるように電位ＶＢＧを切り替える。
当該構成とすることで、センサ部の出力に応じて記憶能力の異なる情報の記憶を行う機能を実現できる。例えばセンサ部が温度センサであれば、高温下、あるいは低温下での情報の記憶を長期間記憶し、室温下での情報の記憶は、一定期間で忘却するといった機能を実現することができる。
＜切り替え回路の構成例１＞
切り替え回路３０は、ＯＳトランジスタを有する回路構成である。回路構成および動作の一例について、図５（Ａ）乃至（Ｃ）および図６（Ａ）乃至（Ｄ）を参照して説明する。
図５（Ａ）には、一対の記憶回路間に配置される切り替え回路３０の回路構成を有する記憶素子の回路図を図示している。図５（Ａ）では、トランジスタＭＴ４、トランジスタＭＴ５、ワード線ＷＬ、ビット線ＢＬ、バックゲート電位線ＢＧＬ、入力端子ＩＮ、出力端子ＯＵＴを図示している。
トランジスタＭＴ４は、ＯＳトランジスタであり、バックゲート電極を有する４端子素子である。バックゲート電極は、バックゲート電位線ＢＧＬに接続されることで、電位ＶＢＧが与えられる。トランジスタＭＴ４のオフ電流は、Ｉｏｆｆとして図示している。図５（Ａ）では、電荷を保持するノード、すなわちトランジスタＭＴ４とトランジスタＭＴ５のゲートとが接続される配線のノードをノードＦＮとして図示している。
トランジスタＭＴ５は、ＳｉトランジスタあるいはＯＳトランジスタである。ノードＦＮの電位に応じてトランジスタＭＴ５を流れる電流、つまり入力端子ＩＮと出力端子ＯＵＴの間を流れる電流は、Ｉｄａｔａとして図示している。
なお図５（Ａ）において、トランジスタＭＴ５はｐチャネル型として図示しているが、ｎチャネル型でもよい。また図５（Ａ）では、２つのトランジスタを備えた２Ｔ型を図示しているが、容量素子を加えた２Ｔ１Ｃ型、あるいは別のトランジスタと組み合わせた３Ｔ型とすることが可能である。なおノードＦＮに接続される容量素子は、トランジスタＭＴ５のゲート容量などの寄生容量を大きくすることで省略することが可能である。
電位ＶＢＧは、例えば記憶回路２１Ａ乃至２１Ｄのいずれか一と記憶回路２２Ａ乃至２２Ｄのいずれか一との間の配線間に設けられる切り替え回路毎に異なる電位として、制御部５０から制御される。例えば、記憶回路２１Ａと記憶回路２２Ａとの間に設けられる切り替え回路が有するトランジスタＭＴ４のバックゲート電位をＶ１、記憶回路２１Ｂと記憶回路２２Ｂとの間に設けられる切り替え回路が有するトランジスタＭ４のバックゲート電位をＶ０（＜Ｖ１）、記憶回路２１Ｃと記憶回路２２Ｃとの間に設けられる切り替え回路が有するトランジスタＭ４のバックゲート電位をＶ２（＞Ｖ１）とすると、トランジスタＭＴ４のオフ電流Ｉｏｆｆは、オフ電流の大きさに差が生じる。このとき、ノードＦＮにＨレベルの電位を保持しておくと、オフ電流の大きさに応じて、ノードＦＮの電位（ＶＦＮ）に差が生じる。そのため、ノードＦＮの電位に応じて流れる電流Ｉｄａｔａに差が生じる。つまり図５（Ｂ）に図示するように、バックゲート電位の大小関係に応じて、時間経過（ｔ）につれて変動する電流Ｉｄａｔａの大きさに差が生じる。その結果、記憶回路毎に、記憶回路間を流れる電流量に差を生じさせることができる。
当該構成とすることで、記憶回路２１Ａ乃至２１Ｄのいずれか一と記憶回路２２Ａ乃至２２Ｄのいずれか一との間の配線間に設けられる切り替え回路は、センサ部６０で得られた信号Ｓｅに応じて、記憶回路間を流れる電流量に差を生じさせる機能を実現する。
図５（Ｃ）では、上記説明した切り替え回路の動作を説明するためのフローチャートを示す。
ステップＳ２１では、ノードＦＮとして与える電位ＶＢＧをＨレベル、すなわち電流Ｉｄａｔａが流れないデータとする。
ステップＳ２２では、バックゲート電位として与える電位ＶＢＧをＶ０として、トランジスタＭＴ４のオフ電流Ｉｏｆｆを極めて低い状態とする。
ステップＳ２３では、センサ部６０から出力される信号Ｓｅの変動の有無を判定する。センサ信号の有無の判定は、複数のしきい値を設定し、当該しきい値とセンサ出力の大小関係に応じて、電位ＶＢＧを制御する構成とすることが好ましい。
ステップＳ２３で変動があった場合は、ステップＳ２４に進み、バックゲート電位として与える電位ＶＢＧをＶ０よりも大きいＶ１とする。つまり、トランジスタＭＴ４のオフ電流Ｉｏｆｆが大きくなるように制御し、記憶回路間に流れる電流Ｉｄａｔａが大きくなるように電位ＶＢＧを切り替える。ステップＳ２３で変動がない、あるいは小さい場合は、ステップＳ２２を継続する。
ステップＳ２５では、センサ部６０から出力される信号Ｓｅの変動の有無を判定する。センサ信号の有無の判定は、複数のしきい値を設定し、当該しきい値とセンサ出力の大小関係に応じて、電位ＶＢＧを制御する構成とすることが好ましい。
ステップＳ２５で変動があった場合は、ステップＳ２６に進み、バックゲート電位として与える電位ＶＢＧをＶ１よりも大きいＶ２とする。つまり、トランジスタＭＴ４のオフ電流Ｉｏｆｆがさらに大きくなるように制御し、記憶回路間に流れる電流Ｉｄａｔａが大きくなるように電位ＶＢＧを切り替える。ステップＳ２５で変動がない、あるいは小さい場合は、ステップＳ２４を継続する。
当該構成とすることで、センサ部の出力に応じて記憶回路間を流れる電流量を異ならせる機能を実現できる。例えばセンサ部が温度センサであれば、高温下、あるいは低温下での情報の伝達が活性化し、室温下での情報の伝達が不活性となるといった機能を実現することができる。
また図６（Ａ）乃至（Ｄ）では、本発明の一態様の半導体装置における情報の記憶を人間の脳に模して説明するための図である。
図６（Ａ）では、初期状態として記憶回路２１Ａで情報を保持（実線で図示）し、切り替え回路３０による情報の伝達が不活性（記憶回路間を流れる電流量が少ない状態；点線矢印で図示）で、且つ記憶回路２２Ａ乃至２２Ｃで情報を保持していない（点線で図示）状態を図示している。
本発明の一態様の半導体装置では、センサ部の信号Ｓｅに応じて、切り替え回路３０による情報の伝達を活性化（記憶回路間を流れる電流量が大きい状態；実線矢印で図示）した状態に切り替えることができる。そのため図６（Ｂ）に図示するように、記憶回路２２Ａ乃至２２Ｃで記憶回路２１Ａに保持されていた情報を保持（実線で図示）させることが可能である。
また本発明の一態様の半導体装置では、センサ部の信号Ｓｅに応じて、記憶回路２２Ａ乃至２２Ｃにおける情報を消失するよう（保持期間を短くするよう）切り替えることができる。そのため図６（Ｃ）に図示するように、切り替え回路３１による記憶回路２８Ｂおよび２８Ｃへの情報の伝達を不活性化した状態に切り替え、記憶回路２２Ｂおよび２２Ｃでは保持されていた情報を短期の記憶（細線点線で図示）に切り替えるといったことが可能である。
また本発明の一態様の半導体装置では、センサ部の信号Ｓｅに応じて、記憶回路２２Ａ乃至２２Ｃにおける情報を消失すること（保持期間を短くすること）に加えて、強化するよう（保持期間を長くするよう）切り替えることができる。そのため図６（Ｄ）に図示するように、切り替え回路３０による記憶回路２２Ｂおよび２２Ｃへの情報の伝達をより活性化した状態（記憶回路間を流れる電流量がより大きい状態；太線矢印で図示）、記憶回路２２Ｂおよび２２Ｃへの情報の伝達を不活性化した状態に切り替え、記憶回路２２Ａでは保持されていた情報を長期の記憶（太線実線で図示）に切り替え、あるいは記憶回路２２Ｂおよび２２Ｃでは保持されていた情報を短期の記憶に切り替えるといったことが可能である。
＜センサ部および外部回路との組み合わせ１＞
上記説明した構成は、図７（Ａ）に図示するように外部回路７０との間で情報の送受信を行う構成とすることができる。また上記説明した構成は、図７（Ａ）に図示するようにセンサ部６０から情報が入力される構成とすることができる。外部回路７０は、表示装置あるいはアクチュエータ等に出力する構成としてもよい。
図７（Ａ）の構成とすることで、外部のセンサ等で得られた信号（情報）を処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、情報を記憶することができる。得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。
図７（Ｂ）は、図７（Ａ）で図示する半導体装置で実現可能な機能と、人間の脳周辺の機能と、を比較するための模式図である。
センサ部６０において、センサ素子（例えば光電変換素子）は人の眼に相当する。光電変換素子から出力される情報は、ＯＳトランジスタを有する記憶部に入力される。記憶部は、ＯＳトランジスタで形成される記憶回路、およびＯＳトランジスタで形成される切り替え回路を有する。
記憶部１０は記憶要素であり、大脳新皮質や海馬といった記憶を司る部位に相当する。切り替え回路は視神経や軸索といった情報の伝達を行う部位に相当する。入出力回路４０は、記憶部１０に記憶した情報をもとに外部回路との情報の入出力を行う構成とすることができる。
＜半導体装置の構成例２＞
図８は半導体装置の構成を説明するためのブロック図の一例である。図８に示す半導体装置は、センサ部６０と、制御部５０Ａと、記憶部１０Ａと、を有する。記憶部１０Ａは、一例として、記憶回路２６Ａ，２６Ｂ、切り替え回路３１、および入出力回路４０を有する。
なお図８ではセンサ部６０、制御部５０Ａ、および記憶部１０Ａをいずれも１つずつ図示しているが、それぞれ複数有する構成としてもよい。また、記憶回路２６Ａ，２６Ｂ、切り替え回路３１、および入出力回路４０についても、図８に示す構成に限らず、複数有する構成とすることができる。
記憶回路２６Ａは、複数の記憶回路（図８では記憶回路２７Ａ乃至２７Ｄを図示）を有する。記憶回路２７Ａ乃至２７Ｄは、それぞれ複数の記憶素子を有する。記憶回路２７Ａ乃至２７Ｄは、図示を省略するが、複数の記憶素子を駆動するための駆動回路を有する。駆動回路は、制御部５０Ａの制御に応じて、ワード信号の信号波形を切り替え可能な機能を有する。記憶回路２７Ａ乃至２７Ｄは、センサ部６０で得られた信号Ｓｅに応じて、情報の記憶能力を変更可能な機能を有する。なお情報は、データと読み替える場合がある。なお記憶回路において情報は、データに応じた電圧値、あるいは電荷量として記憶される。
例えば記憶回路２７Ａ乃至２７Ｄは、情報の記憶能力をワード信号の信号波形に応じて変更可能な記憶素子を有する。例えば記憶回路２７Ａでは長期間の情報の記憶が可能な記憶素子とし、記憶回路２７Ｂでは、短期間の情報の記憶が可能な記憶素子とするよう、制御部５０Ａで制御可能である。
記憶回路２６Ｂは、記憶回路２６Ａと同様に、複数の記憶回路（図８では記憶回路２８Ａ乃至２８Ｄを図示）を有する。記憶回路２８Ａ乃至２８Ｄは、それぞれ複数の記憶素子を有する。記憶回路２８Ａ乃至２８Ｄは、図示を省略するが、複数の記憶素子を駆動するための駆動回路を有する。駆動回路は、制御部５０Ａの制御に応じて、ワード信号の信号波形を切り替え可能な機能を有する。記憶回路２８Ａ乃至２８Ｄは、センサ部６０で得られた信号Ｓｅに応じて、情報の記憶能力を変更可能な機能を有する。
例えば記憶回路２８Ａ乃至２８Ｄは、情報の記憶能力をワード信号の信号波形に応じて変更可能な記憶素子を有する。例えば記憶回路２８Ａでは長期間の情報の記憶が可能な記憶素子とし、記憶回路２８Ｂでは、短期間の情報の記憶が可能な記憶素子とするよう、制御部５０Ａで制御可能である。
記憶回路２６Ａおよび２６Ｂに適用可能な記憶回路としては、ＤＯＳＲＡＭあるいはＮＯＳＲＡＭが好ましい。
なお本発明の一態様において、ＮＯＳＲＡＭまたはＤＯＳＲＡＭを記憶回路２６Ａ、２６Ｂが有する各回路に適用する構成について説明するが、本発明の一態様はこれらに限定されない。例えば今後の技術革新に伴ってＲｅＲＡＭ、ＭＲＡＭといった不揮発性メモリを用いた際の消費電力が十分小さくなる場合など、場合によっては、記憶回路２６Ａ、２６Ｂが有する各回路に適用する構成としてもよい。
切り替え回路３１は、制御部５０Ａの制御に応じて、記憶回路２６Ａ、２６Ｂ間の電気的な接続を制御可能な機能を有する。例えば記憶回路２７Ａ乃至２７Ｄと記憶回路２８Ａ乃至２８Ｄとの間に流れる電流量を制御する機能を有する。つまり複数の記憶回路間の情報の伝達を切り替え可能な機能を有する。切り替え回路３１は、センサ部６０で得られた信号Ｓｅに応じて、記憶回路２７Ａ乃至２７Ｄと記憶回路２８Ａ乃至２８Ｄとの間を流れる電流量をワード信号の信号波形に応じて変更可能な機能を有する。切り替え回路３１は、再構成可能な回路（再構成回路）という場合がある。
切り替え回路３１は、記憶回路間を流れる電流量を制御する記憶素子、および記憶素子に記憶された情報に応じて電流を流すための半導体素子を有する。切り替え回路３１では、制御部５０Ａがワード信号の信号波形を制御することで記憶素子に記憶された情報を変更可能な機能を有する。なお図８において、記憶回路２６Ａ、２６Ｂ間の矢印を一方方向を指し示すよう図示しているが、情報の流れによっては双方向の矢印として表すことも可能である。
切り替え回路３１は、ＯＳトランジスタを有するプログラマブルデバイスである。なお、本明細書および図面において、ＯＳトランジスタを有するプログラマブルデバイスをＯＳ−ＦＰＧＡと呼称する。またＯＳ−ＦＰＧＡの記憶素子で記憶する情報をコンフィギュレーションデータという。
ＯＳ−ＦＰＧＡは、記憶素子がＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ−ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができる。
センサ部６０は、一例としては、生体情報のように、脳波、脈拍、血圧、体温等といった情報を取得するための、脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサである。図８では、ひとつのセンサから信号Ｓｅが出力される様子を図示しているが、複数のセンサで得られた信号が制御部５０Ａに入力される構成としてもよい。
制御部５０Ａは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の演算回路、およびＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の記憶回路、を有する。制御部５０Ａは、センサ部６０から出力される信号Ｓｅに応じて、信号ＷＬ＿Ａ乃至ＷＬ＿Ｃを出力する機能を有する。制御部５０Ａは例えば、人工ニューラルネットワークに基づく演算処理等で入力に応じた出力を行うことができる。
信号ＷＬ＿Ａ乃至ＷＬ＿Ｃは、記憶回路２６Ａ、２６Ｂ、切り替え回路３１のそれぞれが有するトランジスタのゲート電極に与えられる信号（ワード信号）、あるいは当該ワード信号を切り替え可能な信号である。なお図８では信号ＷＬ＿Ａが記憶回路２６Ａに出力される様子を図示しているが、信号ＷＬ＿Ａは記憶回路２６Ａが有する記憶回路２７Ａ乃至２７Ｄあるいは記憶素子を別々のワード信号で制御する構成である。記憶回路２６Ｂおよび切り替え回路３１についても同様に、異なる記憶回路に別々のワード信号で制御する構成とすることができる。
なお制御部５０Ａがセンサ部６０から出力される信号Ｓｅに応じて信号ＷＬ＿Ａ乃至ＷＬ＿Ｃの制御を切り替えることができる。例えば、同じ信号Ｓｅが繰り返し入力される場合と、強度の大きいあるいは小さい信号Ｓｅが入力される場合と、で信号ＷＬ＿Ａ乃至ＷＬ＿Ｃの制御を切り替えることができる。
入出力回路４０は、記憶回路２６Ａ、記憶回路２６Ｂおよび切り替え回路３１への情報の入出力を制御するための回路である。入出力回路４０は、記憶部１０Ａの外部に設けられる構成としてもよい。
本実施の形態で開示する半導体装置の構成とすることで、人間の脳における長期記憶の形成およびその過程、短期記憶の形成およびその過程をＯＳトランジスタを有する半導体装置で実現することができる。そのため、従来よりも人間の脳に近い機能でデータを記憶することができる。また、極めて小さい電力でデータの保持を実現することができる。すなわち、人間の脳と同様に極めて低い消費電力で脳型プロセッサを駆動させることが実現できる。
＜ＮＯＳＲＡＭ，ＤＯＳＲＡＭの構成例２＞
記憶回路２７Ａ乃至２７Ｄまたは２８Ａ乃至２８Ｄは、ＯＳトランジスタを有する回路構成である。回路構成および動作の一例について、図９（Ａ）乃至（Ｄ）および図１０（Ａ）乃至（Ｄ）を参照して説明する。
図９（Ａ）には、ＤＯＳＲＡＭの回路構成を有する記憶素子の回路図を図示している。図９（Ａ）では、トランジスタＭＴ６、容量素子Ｃ１、ワード線ＷＬ、ビット線ＢＬを図示している。
トランジスタＭＴ６は、ＯＳトランジスタであり、ゲート電極を有する３端子素子である。トランジスタＭＴ６は、バックゲート電極を含む４端子素子としてもよい。トランジスタＭＴ６のオフ電流は、Ｉｏｆｆとして図示している。図９（Ａ）では、電荷を保持するノード、すなわちトランジスタＭＴ６と容量素子Ｃ１とが接続される配線のノードをノードＦＮとして図示している。
ビット線ＢＬは、記憶素子に書き込む情報（データ、データ電位）を伝える機能を有する。またワード線ＷＬは、制御部５０Ａの制御に応じて、トランジスタＭＴ６のオン／オフ比（オン時間の長さに相当）を制御するための信号（ワード信号）を伝える機能を有する。ビット線ＢＬおよびワード線ＷＬはそれぞれ、単に配線と呼ぶ場合がある。
ワード線ＷＬに与えるワード信号は、例えば記憶回路２７Ａ乃至２７Ｄが有する記憶素子毎に異なる電位として、制御部５０Ａから制御される。例えば、記憶回路２７Ａに情報を記憶した際のワード信号をＷＬ＿０、記憶回路２６Ｂに情報を記憶した際のワード信号をＷＬ＿１、記憶回路２７Ｃに情報を記憶した際のワード信号をＷＬ＿２とする。信号ＷＬ＿０乃至ＷＬ＿２は、図９（Ｂ）に示すようにオン時間Ｔ０乃至Ｔ２が異なる信号として表すことができる。
図９（Ｂ）に図示するオン時間Ｔ０乃至Ｔ２に応じて、ノートＦＮに保持される電位が変化する。例えばオン時間Ｔ０の場合、ノードＦＮの電位が電位ＶＦＮ＿０、オン時間Ｔ１の場合、ノードＦＮの電位が電位ＶＦＮ＿１、オン時間Ｔ２の場合、ノードＦＮの電位が電位ＶＦＮ＿２とすると、図９（Ｃ）に示すグラフの大小関係となる。ノートＦＮの電位は時間の経過とともに変化し、任意の電位（Ｖ０）に達するまでの時間に差が生じる（図９（Ｃ）の時刻ｔ０乃至ｔ２参照）。つまりオン時間が短いほどノードＦＮに保持した電位が短い期間で変動しやすく、オン時間が長いほどノードＦＮに保持した電位が変動しにくい。その結果、記憶回路毎に、情報の保持期間に差を生じさせることができる。
当該構成とすることで、記憶回路２７Ａ乃至２７Ｄまたは２８Ａ乃至２８Ｄは、センサ部６０で得られた信号Ｓｅに応じて、記憶能力の異なる情報の記憶を行う機能を実現する。
図９（Ｄ）では、上記説明したＤＯＳＲＡＭの動作を説明するためのフローチャートを示す。
ステップＳ３１では、ワード線ＷＬに与えるワード信号をＷＬ＿１として、記憶回路に情報を記憶する。
ステップＳ３２では、ワード線ＷＬに与えるワード信号をＷＬ＿１として、定期的に情報をリフレッシュ（ｄａｔａｒｅｆｒｅｓｈ）する。なおオフ電流が十分低い場合は、情報のリフレッシュを省略してもよい。
ステップＳ３３では、センサ部６０から出力される信号Ｓｅの変動の有無を判定する。センサ信号の有無の判定は、複数のしきい値を設定し、当該しきい値とセンサ出力の大小関係に応じて、ワード信号のオン時間を制御する構成とすることが好ましい。
ステップＳ３３で変動があった場合は、ステップＳ３４に進み、オン時間のより長いワード信号であるＷＬ＿２として、記憶回路に情報を記憶する。つまり、記憶回路における情報の保持時間が長くなるようにワード信号を切り替える。
ステップＳ３３で変動がない、あるいは小さい場合は、ステップＳ３５に進み、ワード線ＷＬに与えるワード信号をオン時間の短いＷＬ＿０として、記憶回路に情報を記憶する。つまり、記憶回路における情報の保持時間が短くなるようにワード信号を切り替える。
当該構成とすることで、センサ部の出力に応じて記憶能力の異なる情報の記憶を行う機能を実現できる。例えばセンサ部が温度センサであれば、高温下、あるいは低温下での情報の記憶を長期間記憶し、室温下での情報の記憶は、一定期間で忘却するといった機能を実現することができる。
図１０（Ａ）には、ＮＯＳＲＡＭの回路構成を有する記憶素子の回路図を図示している。図１０（Ａ）では、トランジスタＭＴ７、トランジスタＭＴ８、ワード線ＷＬ、ビット線ＢＬ、を図示している。
トランジスタＭＴ７は、ＯＳトランジスタであり、ゲート電極を有する３端子素子である。トランジスタＭＴ７は、バックゲート電極を含む４端子素子としてもよい。トランジスタＭＴ７のオフ電流は、Ｉｏｆｆとして図示している。図１０（Ａ）では、電荷を保持するノード、すなわちトランジスタＭＴ７とトランジスタＭＴ８のゲートとが接続される配線のノードをノードＦＮとして図示している。
なお図１０（Ａ）において、トランジスタＭＴ８はｐチャネル型として図示しているが、ｎチャネル型でもよい。また図１０（Ａ）では、２つのトランジスタを備えた２Ｔ型を図示しているが、容量素子を加えた２Ｔ１Ｃ型、あるいは別のトランジスタと組み合わせた３Ｔ型とすることが可能である。なおノードＦＮに接続される容量素子は、トランジスタＭＴ３のゲート容量などの寄生容量を大きくすることで省略することが可能である。
ワード線ＷＬに与えるワード信号は、例えば記憶回路２７Ａ乃至２７Ｄが有する記憶素子毎に異なる電位として、制御部５０Ａから制御される。例えば、記憶回路２７Ａに情報を記憶した際のワード信号をＷＬ＿０、記憶回路２７Ｂに情報を記憶した際のワード信号をＷＬ＿１、記憶回路２７Ｃに情報を記憶した際のワード信号をＷＬ＿２とする。信号ＷＬ＿０乃至ＷＬ＿２は、図１０（Ｂ）に示すようにオン時間Ｔ０乃至Ｔ２が異なる信号として表すことができる。
図１０（Ｂ）に図示するオン時間Ｔ０乃至Ｔ２に応じて、ノートＦＮに保持される電位が変化する。例えばオン時間Ｔ０の場合、ノードＦＮの電位が電位ＶＦＮ＿０、オン時間Ｔ１の場合、ノードＦＮの電位が電位ＶＦＮ＿１、オン時間Ｔ２の場合、ノードＦＮの電位が電位ＶＦＮ＿２とすると、図１０（Ｃ）に示すグラフの大小関係となる。ノートＦＮの電位は時間の経過とともに変化し、任意の電位（Ｖ０）に達するまでの時間に差が生じる（図１０（Ｃ）の時刻ｔ０乃至ｔ２参照）。つまりオン時間が短いほどノードＦＮに保持した電位が短い期間で変動しやすく、オン時間が長いほどノードＦＮに保持した電位が変動しにくい。その結果、記憶回路毎に、情報の保持期間に差を生じさせることができる。
当該構成とすることで、記憶回路２７Ａ乃至２７Ｄまたは２８Ａ乃至２８Ｄは、センサ部６０で得られた信号Ｓｅに応じて、記憶能力の異なる情報の記憶を行う機能を実現する。
図１０（Ｄ）では、上記説明したＮＯＳＲＡＭの動作を説明するためのフローチャートを示す。
ステップＳ４１では、ワード線ＷＬに与えるワード信号をＷＬ＿１として、記憶回路に情報を記憶する。
ステップＳ４２では、ワード線ＷＬに与えるワード信号をＷＬ＿１として、定期的に情報をリフレッシュ（ｄａｔａｒｅｆｒｅｓｈ）する。なおオフ電流が十分低い場合は、情報のリフレッシュを省略してもよい。
ステップＳ４３では、センサ部６０から出力される信号Ｓｅの変動の有無を判定する。センサ信号の有無の判定は、複数のしきい値を設定し、当該しきい値とセンサ出力の大小関係に応じて、ワード信号のオン時間を制御する構成とすることが好ましい。
ステップＳ４３で変動があった場合は、ステップＳ４４に進み、ワード線ＷＬに与えるワード信号をオン時間のより長いＷＬ＿２として、記憶回路に情報を記憶する。つまり、記憶回路における情報の保持時間が長くなるようにワード信号を切り替える。
ステップＳ４３で変動がない、あるいは小さい場合は、ステップＳ４５に進み、、ワード線ＷＬに与えるワード信号をオン時間の短いＷＬ＿０として、記憶回路に情報を記憶する。つまり、記憶回路における情報の保持時間が短くなるようにワード信号を切り替える。
当該構成とすることで、センサ部の出力に応じて記憶能力の異なる情報の記憶を行う機能を実現できる。例えばセンサ部が温度センサであれば、高温下、あるいは低温下での情報の記憶を長期間記憶し、室温下での情報の記憶は、一定期間で忘却するといった機能を実現することができる。
＜切り替え回路の構成例２＞
切り替え回路３１は、ＯＳトランジスタを有する回路構成である。回路構成および動作の一例について、図１１（Ａ）乃至（Ｃ）、図１２および図１３（Ａ）乃至（Ｄ）を参照して説明する。
図１１（Ａ）には、一対の記憶回路間に配置される切り替え回路３１の回路構成を有する記憶素子の回路図を図示している。図１１（Ａ）では、トランジスタＭＴ９、トランジスタＭＴ１０、ワード線ＷＬ、ビット線ＢＬ、入力端子ＩＮ、出力端子ＯＵＴを図示している。
トランジスタＭＴ９は、ＯＳトランジスタであり、ゲート電極を有する３端子素子である。トランジスタＭＴ９は、バックゲート電極を含む４端子素子としてもよい。トランジスタＭＴ９のオフ電流は、Ｉｏｆｆとして図示している。図１１（Ａ）では、電荷を保持するノード、すなわちトランジスタＭＴ９とトランジスタＭＴ１０のゲートとが接続される配線のノードをノードＦＮとして図示している。
トランジスタＭＴ１０は、ＳｉトランジスタあるいはＯＳトランジスタである。ノードＦＮの電位に応じてトランジスタＭＴ１０を流れる電流、つまり入力端子ＩＮと出力端子ＯＵＴの間を流れる電流は、Ｉｄａｔａとして図示している。
なお図１１（Ａ）において、トランジスタＭＴ１０はｐチャネル型であっても、ｎチャネル型でもよい。また図１１（Ａ）では、２つのトランジスタを備えた２Ｔ型を図示しているが、容量素子を加えた２Ｔ１Ｃ型、あるいは別のトランジスタと組み合わせた３Ｔ型とすることが可能である。なおノードＦＮに接続される容量素子は、トランジスタＭＴ１０のゲート容量などの寄生容量を大きくすることで省略することが可能である。
ワード線ＷＬに与えるワード信号は、例えば記憶回路２７Ａ乃至２７Ｄのいずれか一と記憶回路２８Ａ乃至２８Ｄのいずれか一との間の配線間に設けられる切り替え回路毎に異なる電位として、制御部５０Ａから制御される。例えば、記憶回路２７Ａと記憶回路２８Ａとの間に設けられる切り替え回路が有するトランジスタＭＴ９のワード信号をＷＬ＿０、記憶回路２７Ｂと記憶回路２８Ｂとの間に設けられる切り替え回路が有するトランジスタＭＴ９のワード信号をＷＬ＿１、記憶回路２７Ｃと記憶回路２８Ｃとの間に設けられる切り替え回路が有するトランジスタＭＴ９のワード信号をＷＬ＿２とする。信号ＷＬ＿０乃至ＷＬ＿２は、図１１（Ｂ）に示すようにオン時間Ｔ０乃至Ｔ２が異なる信号として表すことができる。
図１１（Ｂ）に図示するオン時間Ｔ０乃至Ｔ２に応じて、ノートＦＮに保持される電位が変化する。オン時間が長いほどノードＦＮに保持した電位が変動しやすく、オン時間が短いほどノードＦＮに保持した電位が変動しにくい。このとき、ノードＦＮにＬレベルの電位を保持しておくと、オン時間の大きさに応じて、ノードＦＮの電位（ＶＦＮ）に差が生じる。そのため、ノードＦＮの電位に応じて流れる電流Ｉｄａｔａに差が生じる。その結果、記憶回路毎に、記憶回路間を流れる電流量に差を生じさせることができる。
当該構成とすることで、記憶回路２７Ａ乃至２７Ｄのいずれか一と記憶回路２８Ａ乃至２８Ｄのいずれか一との間の配線間に設けられる切り替え回路は、センサ部６０で得られた信号Ｓｅに応じて、記憶回路間を流れる電流量に差を生じさせる機能を実現する。
図１１（Ｃ）では、上記説明した切り替え回路の動作を説明するためのフローチャートを示す。
ステップＳ５１では、ノードＦＮをＬレベル、すなわち電流Ｉｄａｔａが流れないデータとする。なおビット線ＢＬはＨレベルとしておく。
ステップ５２では、ワード線ＷＬに与えるワード信号をＷＬ＿０として、ノードＦＮに保持した電位の変動を小さくする。
ステップＳ５３では、センサ部６０から出力される信号Ｓｅの変動の有無を判定する。センサ信号の有無の判定は、複数のしきい値を設定し、当該しきい値とセンサ出力の大小関係に応じて、ワード信号のオン時間を制御する構成とすることが好ましい。
ステップＳ５３で変動があった場合は、ステップＳ５４に進み、ワード線ＷＬに与えるワード信号をＷＬ＿１とする。つまり、ノードＦＮに保持した電位の変動を大きくなるように制御し、記憶回路間に流れる電流Ｉｄａｔａが大きくなるようにワード信号のオン時間を制御する。ステップＳ５３で変動がない、あるいは小さい場合は、ステップＳ５２を継続する。
ステップＳ５５では、センサ部６０から出力される信号Ｓｅの変動の有無を判定する。センサ信号の有無の判定は、複数のしきい値を設定し、当該しきい値とセンサ出力の大小関係に応じて、ワード信号のオン時間を制御する構成とすることが好ましい。
ステップＳ５５で変動があった場合は、ステップＳ５６に進み、ワード信号をＷＬ＿２とする。つまり、ノードＦＮに保持した電位の変動をさらに大きくなるように制御し、記憶回路間に流れる電流Ｉｄａｔａがさらに大きくなるようにワード信号のオン時間を制御する。ステップＳ５５で変動がない、あるいは小さい場合は、ステップＳ５４を継続する。
なお図１１（Ａ）乃至（Ｃ）では、ワード信号のオン時間を制御する構成を一例として示したが他の構成としてもよい。例えば、図１２に図示するようにワード信号のリフレッシュレートを変化させる構成としてもよい。図１２に示す例で説明すると、電流Ｉｄａｔａを小さくする場合には、ワード信号として与える信号の周波数を小さくする。つまり図１２の信号ＷＬ＿０のように期間Ｔ１１ごとにＨレベルとする構成にする。また、電流Ｉｄａｔａを大きくする場合には、ワード信号として与える信号の周波数を大きくする。つまり図１２の信号ＷＬ＿１のように期間Ｔ１２ごとにＨレベルとする構成にする。また、電流Ｉｄａｔａをさらに大きくする場合には、ワード信号として与える信号の周波数をさらに大きくする。つまり図１２の信号ＷＬ＿２のように期間Ｔ１３ごとにＨレベルとする構成にする。
当該構成とすることで、センサ部の出力に応じて記憶回路間を流れる電流量を異ならせる機能を実現できる。例えばセンサ部が温度センサであれば、高温下、あるいは低温下での情報の伝達が活性化し、室温下での情報の伝達が不活性となるといった機能を実現することができる。
また図１３（Ａ）乃至（Ｄ）では、本発明の一態様の半導体装置における情報の記憶を人間の脳に模して説明するための図である。
図１３（Ａ）では、初期状態として記憶回路２７Ａで情報を保持（実線で図示）し、切り替え回路３１による情報の伝達が不活性（記憶回路間を流れる電流量が少ない状態；点線矢印で図示）で、且つ記憶回路２８Ａ乃至２８Ｃで情報を保持していない（点線で図示）状態を図示している。
本発明の一態様の半導体装置では、センサ部の信号Ｓｅに応じて、切り替え回路３１による情報の伝達を活性化（記憶回路間を流れる電流量が大きい状態；実線矢印で図示）した状態に切り替えることができる。そのため図１３（Ｂ）に図示するように、記憶回路２８Ａ乃至２８Ｃで記憶回路２７Ａに保持されていた情報を保持（実線で図示）させることが可能である。
また本発明の一態様の半導体装置では、センサ部の信号Ｓｅに応じて、記憶回路２８Ａ乃至２８Ｃにおける情報を消失するよう（保持期間を短くするよう）切り替えることができる。そのため図１３（Ｃ）に図示するように、切り替え回路３１による記憶回路２８Ｂおよび２８Ｃへの情報の伝達を不活性化した状態に切り替え、記憶回路２８Ｂおよび２８Ｃでは保持されていた情報を短期の記憶（細線点線で図示）に切り替えるといったことが可能である。
また本発明の一態様の半導体装置では、センサ部の信号Ｓｅに応じて、記憶回路２８Ａ乃至２８Ｃにおける情報を消失すること（保持期間を短くすること）に加えて、強化するよう（保持期間を長くするよう）切り替えることができる。そのため図１３（Ｄ）に図示するように、切り替え回路３１による記憶回路２８Ｂおよび２８Ｃへの情報の伝達をより活性化した状態（記憶回路間を流れる電流量がより大きい状態；太線矢印で図示）、記憶回路２８Ｂおよび２８Ｃへの情報の伝達を不活性化した状態に切り替え、記憶回路２８Ａでは保持されていた情報を長期の記憶（太線実線で図示）に切り替え、あるいは記憶回路２８Ｂおよび２８Ｃでは保持されていた情報を短期の記憶に切り替えるといったことが可能である。
＜センサ部および外部回路との組み合わせ２＞
上記説明した構成は、図１４（Ａ）に図示するように外部回路７０との間で情報の送受信を行う構成とすることができる。また上記説明した構成は、図１４（Ａ）に図示するようにセンサ部６０から情報が入力される構成とすることができる。外部回路７０は、表示装置あるいはアクチュエータ等に出力する構成としてもよい。
図１４（Ａ）の構成とすることで、外部のセンサ等で得られた信号（情報）を処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、情報を記憶することができる。得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。
図１４（Ｂ）は、図１４（Ａ）で図示する半導体装置で実現可能な機能と、人間の脳周辺の機能と、を比較するための模式図である。
センサ部６０において、センサ素子（例えば光電変換素子）は人の眼に相当する。光電変換素子から出力される情報は、ＯＳトランジスタを有する記憶部に入力される。記憶部は、ＯＳトランジスタで形成される記憶回路、およびＯＳトランジスタで形成される切り替え回路を有する。
記憶部１０は記憶要素であり、大脳新皮質や海馬といった記憶を司る部位に相当する。切り替え回路は視神経や軸索といった情報の伝達を行う部位に相当する。入出力回路４０は、記憶部１０に記憶した情報をもとに外部回路との情報の入出力を行う構成とすることができる。
＜半導体装置の応用例＞
上記の実施の形態で説明した半導体装置を適用可能な電子装置の応用例について図１５（Ａ）乃至（Ｄ）を用いて説明を行う。本発明の一態様は携帯型の電子機器、例えばスマートフォン等の情報端末、ノート型パーソナルコンピュータに適用可能である。
図１５（Ａ）に示す携帯型の情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリーなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
なお本発明の一態様は携帯情報端末に適用可能であるが、自動車やロボット等の自律型の移動体にも適用可能である。
図１５（Ｂ）に示す掃除ロボット２９２０は、筐体２９２１、表示部２９２２、操作ボタン２９２３、側面に配置された複数のカメラ２９２４、およびブラシ２９２５等を有する。また図示されていないが、掃除ロボット２９２０の下面には、タイヤ、吸い込み口等が備えられている。掃除ロボット２９２０は、その他に赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなどの各種センサを備えている。また、掃除ロボット２９２０は、無線による通信手段を備えている。
また、掃除ロボット２９２０はカメラ２９２４が撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシ２９２５に絡まりそうな物体を検知した場合は、ブラシ５１０３の回転を止めることができる。
ディスプレイ５１０１には、バッテリーの残量や、吸引したゴミの量などを表示することができる。掃除ロボット２９２０が走行した経路を表示部２９２２に表示させてもよい。
図１５（Ｃ）に示すロボット２１００は、演算装置２１１０、照度センサ２１０１、マイクロフォン２１０２、上部カメラ２１０３、スピーカ２１０４、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７、移動機構２１０８を備える。
ロボット２１００において、演算装置２１１０、照度センサ２１０１、上部カメラ２１０３、ディスプレイ２１０５、下部カメラ２１０６および障害物センサ２１０７等に、上記半導体装置を使用することができる。
マイクロフォン２１０２は、使用者の話し声及び環境音等を検知する機能を有する。また、スピーカ２１０４は、音声を発する機能を有する。ロボット２１００は、マイクロフォン２１０２およびスピーカ２１０４を用いて、使用者とコミュニケーションをとることが可能である。
ディスプレイ２１０５は、種々の情報の表示を行う機能を有する。ロボット２１００は、使用者の望みの情報をディスプレイ２１０５に表示することが可能である。ディスプレイ２１０５は、タッチパネルを搭載していてもよい。
上部カメラ２１０３および下部カメラ２１０６は、ロボット２１００の周囲を撮像する機能を有する。また、障害物センサ２１０７は、移動機構２１０８を用いてロボット２１００が前進する際の進行方向における障害物の有無を察知することができる。ロボット２１００は、上部カメラ２１０３、下部カメラ２１０６および障害物センサ２１０７を用いて、周囲の環境を認識し、安全に移動することが可能である。
図１５（Ｄ）に示す飛行体２１２０は、演算装置２１２１と、プロペラ２１２３と、カメラ２１２２と、を有し、自律して飛行する機能を有する。
飛行体２１２０において、演算装置２１２１およびカメラ２１２２に上記半導体装置を用いることができる。
図１５（Ｄ）は、自動車の一例を示す外観図である。自動車２９８０は、カメラ２９８１等を有する。また、自動車２９８０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサなどを備える。自動車２９８０は、カメラ２９８１が撮影した画像を解析し、ガードレール１２０１や歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。
＜ＯＳトランジスタの構成例＞
図１６に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図１８（Ａ）はトランジスタ５００のチャネル長方向の断面図であり、図１８（Ｂ）はトランジスタ５００のチャネル幅方向の断面図であり、図１８（Ｃ）はトランジスタ３００のチャネル幅方向の断面図である。
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置が有するＯＳトランジスタに用いることにより、長期にわたり書き込んだデータを保持することが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
本実施の形態で説明する半導体装置は、図１６に示すようにトランジスタ３００、トランジスタ５００、容量素子６００を有する。トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００はトランジスタ３００、及びトランジスタ５００の上方に設けられている。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態におけるトランジスタに適用することができる。
トランジスタ３００は、図１８（Ｃ）に示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図１６に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図１７に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層で用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図１６において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図１６において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図１６において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図１６において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図１８（Ａ）、図１８（Ｂ）に示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。
また、図１８（Ａ）、図１８（Ｂ）に示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図１８（Ａ）、図１８（Ｂ）に示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１８（Ａ）、図１８（Ｂ）に示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図１６、図１８（Ａ）に示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
導電体５６０は、第１ゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２ゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１ゲート電極、及び第２ゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体５０５は、必ずしも設けなくともよい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体５２０、絶縁体５２２、絶縁体５２４、及び絶縁体５５０は、第２ゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。またｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
なお、図１８（Ａ）（Ｂ）のトランジスタ５００では、３層の積層構造からなる第２ゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２ゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ−Ｍ−Ｚｎ酸化物は、ＣＡＡＣ−ＯＳ、ＣＡＣ−ＯＳであることが好ましい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
また、図１８（Ａ）、図１８（Ｂ）では、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
また、図１８（Ａ）に示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア密度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。
特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
絶縁体５５０は、第１ゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
なお、絶縁体５５０は、第２ゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１ゲート電極として機能する導電体５６０は、図１８（Ａ）、図１８（Ｂ）では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。
導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０と、絶縁体６３０と、を有する。
また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。
導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図１６では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体６２０、及び絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
＜本明細書等の記載に関する付記＞
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
１０：記憶部、１０Ａ：記憶部、２０Ａ：記憶回路、２０Ｂ：記憶回路、２１Ａ：記憶回路、２１Ｂ：記憶回路、２１Ｃ：記憶回路、２１Ｄ：記憶回路、２２Ａ：記憶回路、２２Ｂ：記憶回路、２２Ｃ：記憶回路、２２Ｄ：記憶回路、２６Ａ：記憶回路、２６Ｂ：記憶回路、２７Ａ：記憶回路、２７Ｂ：記憶回路、２７Ｃ：記憶回路、２７Ｄ：記憶回路、２８Ａ：記憶回路、２８Ｂ：記憶回路、２８Ｃ：記憶回路、２８Ｄ：記憶回路、３０：回路、３１：回路、４０：入出力回路、５０：制御部、５０Ａ：制御部、６０：センサ部、７０：外部回路、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、５００：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５０５：導電体、５１０：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５４０ａ：導電体、５４０ｂ：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４６：導電体、５４８：導電体、５５０：絶縁体、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７４：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６１０：導電体、６１２：導電体、６２０：導電体、６３０：絶縁体、６５０：絶縁体、１２０１：ガードレール、２１００：ロボット、２１０１：照度センサ、２１０２：マイクロフォン、２１０３：上部カメラ、２１０４：スピーカ、２１０５：ディスプレイ、２１０６：下部カメラ、２１０７：障害物センサ、２１０８：移動機構、２１１０：演算装置、２１２０：飛行体、２１２１：演算装置、２１２２：カメラ、２１２３：プロペラ、２９１０：情報端末、２９１１：筐体、２９１２：表示部、２９１３：カメラ、２９１４：スピーカ部、２９１５：操作スイッチ、２９１６：外部接続部、２９１７：マイク、２９２０：掃除ロボット、２９２１：筐体、２９２２：表示部、２９２３：操作ボタン、２９２４：カメラ、２９２５：ブラシ、２９８０：自動車、２９８１：カメラ、５１０１：ディスプレイ、５１０３：ブラシ

Claims (6)

  1. 制御部と、記憶部と、センサ部と、を有し、
    前記記憶部は、記憶回路と、切り替え回路と、を有し、
    前記記憶回路は、第１トランジスタおよび容量素子を有し、
    前記切り替え回路は、第２トランジスタおよび第３トランジスタを有し、
    前記第１トランジスタおよび前記第２トランジスタは、酸化物半導体を有するチャネル形成領域を含む半導体層を有し、
    前記制御部は、前記センサ部で得られた信号に応じて、前記第１トランジスタおよび前記第２トランジスタに与える信号を切り替える機能を有する、半導体装置。
  2. 制御部と、記憶部と、センサ部と、を有し、
    前記記憶部は、記憶回路と、切り替え回路と、を有し、
    前記記憶回路は、第１トランジスタおよび容量素子を有し、
    前記切り替え回路は、第２トランジスタおよび第３トランジスタを有し、
    前記第１トランジスタおよび前記第２トランジスタは、酸化物半導体を有するチャネル形成領域を含む半導体層と、バックゲート電極と、を有し、
    前記制御部は、前記センサ部で得られた信号に応じて、前記バックゲート電極に与える信号を切り替える機能を有する、半導体装置。
  3. 制御部と、記憶部と、センサ部と、を有し、
    前記記憶部は、記憶回路と、切り替え回路と、を有し、
    前記記憶回路は、第１トランジスタおよび容量素子を有し、
    前記第１トランジスタのソース又はドレインの一方は、前記容量素子の一方の電極に電気的に接続され、
    前記切り替え回路は、第２トランジスタおよび第３トランジスタを有し、
    前記第２トランジスタのソース又はドレインの一方は、前記第３トランジスタのゲートに電気的に接続され、
    前記第１トランジスタおよび前記第２トランジスタは、酸化物半導体を有するチャネル形成領域を含む半導体層と、バックゲート電極と、を有し、
    前記制御部は、前記センサ部で得られた信号に応じて、前記バックゲート電極に与える信号を切り替える機能を有する、半導体装置。
  4. 制御部と、記憶部と、センサ部と、を有し、
    前記記憶部は、記憶回路と、切り替え回路と、を有し、
    前記記憶回路は、第１トランジスタおよび容量素子を有し、
    前記切り替え回路は、第２トランジスタおよび第３トランジスタを有し、
    前記第１トランジスタおよび前記第２トランジスタは、酸化物半導体を有するチャネル形成領域を含む半導体層と、ゲート電極と、を有し、
    前記制御部は、前記センサ部で得られた信号に応じて、前記ゲート電極に与える信号を切り替える機能を有する、半導体装置。
  5. 制御部と、記憶部と、センサ部と、を有し、
    前記記憶部は、記憶回路と、切り替え回路と、を有し、
    前記記憶回路は、第１トランジスタおよび容量素子を有し、
    前記第１トランジスタのソース又はドレインの一方は、前記容量素子の一方の電極に電気的に接続され、
    前記切り替え回路は、第２トランジスタおよび第３トランジスタを有し、
    前記第２トランジスタのソース又はドレインの一方は、前記第３トランジスタのゲートに電気的に接続され、
    前記第１トランジスタおよび前記第２トランジスタは、酸化物半導体を有するチャネル形成領域を含む半導体層と、ゲート電極と、を有し、
    前記制御部は、前記センサ部で得られた信号に応じて、前記ゲート電極に与える信号を切り替える機能を有する、半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記記憶回路は第４トランジスタを有し、
    前記第２トランジスタのソース又はドレインの一方は、前記第４トランジスタのゲートに電気的に接続される、半導体装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7346399B2 (ja) * 2018-06-15 2023-09-19 株式会社半導体エネルギー研究所 半導体装置
JP2020098844A (ja) * 2018-12-18 2020-06-25 ソニー株式会社 半導体記憶装置、及びニューラルネットワーク装置
TW202032407A (zh) 2019-02-15 2020-09-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
JP2022125660A (ja) 2021-02-17 2022-08-29 キオクシア株式会社 記憶装置及び記憶方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012006469A1 (en) * 2010-07-07 2012-01-12 Qualcomm Incorporated Methods and systems for three-memristor synapse with stdp and dopamine signaling
US20160343452A1 (en) * 2015-05-21 2016-11-24 Semiconductor Energy Laboratory Co., Ltd. Electronic Device
US20180090498A1 (en) * 2016-09-23 2018-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2018094717A1 (zh) * 2016-11-28 2018-05-31 华为技术有限公司 基于脉冲神经网络的信号处理方法和装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3137897B2 (ja) 1996-03-12 2001-02-26 株式会社日立製作所 貫流ファン
JP2003163332A (ja) 2001-06-22 2003-06-06 Matsushita Electric Ind Co Ltd 半導体装置
JP6030298B2 (ja) * 2010-12-28 2016-11-24 株式会社半導体エネルギー研究所 緩衝記憶装置及び信号処理回路
US8743590B2 (en) * 2011-04-08 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device using the same
US9614258B2 (en) * 2012-12-28 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Power storage device and power storage system
US9316695B2 (en) * 2012-12-28 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6164639B2 (ja) 2013-05-23 2017-07-19 国立研究開発法人情報通信研究機構 ディープ・ニューラルネットワークの学習方法、及びコンピュータプログラム
US9934826B2 (en) 2016-04-14 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI734781B (zh) * 2016-05-20 2021-08-01 日商半導體能源研究所股份有限公司 半導體裝置、電子構件及電子裝置
US10210915B2 (en) * 2016-06-10 2019-02-19 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device including the same
CN109478883A (zh) * 2016-07-19 2019-03-15 株式会社半导体能源研究所 半导体装置
US10223960B2 (en) * 2016-08-30 2019-03-05 Semiconductor Energy Laboratory Co., Ltd. Receiver for receiving differential signal, IC including receiver, and display device
KR102352607B1 (ko) * 2016-09-02 2022-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 모듈, 및 전자 기기
KR20180055701A (ko) * 2016-11-17 2018-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US10147681B2 (en) * 2016-12-09 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20180066848A (ko) * 2016-12-09 2018-06-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
JP6898085B2 (ja) * 2016-12-14 2021-07-07 株式会社半導体エネルギー研究所 データ管理方法
WO2019111104A1 (ja) * 2017-12-06 2019-06-13 株式会社半導体エネルギー研究所 半導体装置、記憶装置、及び表示装置
JP7346399B2 (ja) * 2018-06-15 2023-09-19 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012006469A1 (en) * 2010-07-07 2012-01-12 Qualcomm Incorporated Methods and systems for three-memristor synapse with stdp and dopamine signaling
US20120011090A1 (en) * 2010-07-07 2012-01-12 Qualcomm Incorporated Methods and systems for three-memristor synapse with stdp and dopamine signaling
JP2013534676A (ja) * 2010-07-07 2013-09-05 クゥアルコム・インコーポレイテッド Ｓｔｄｐ及びドパミンシグナリングによる３メモリスタシナプスに関する方法及びシステム
US20160343452A1 (en) * 2015-05-21 2016-11-24 Semiconductor Energy Laboratory Co., Ltd. Electronic Device
JP2016219011A (ja) * 2015-05-21 2016-12-22 株式会社半導体エネルギー研究所 電子装置
US20180090498A1 (en) * 2016-09-23 2018-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2018056558A (ja) * 2016-09-23 2018-04-05 株式会社半導体エネルギー研究所 半導体装置
WO2018094717A1 (zh) * 2016-11-28 2018-05-31 华为技术有限公司 基于脉冲神经网络的信号处理方法和装置
US20190286969A1 (en) * 2016-11-28 2019-09-19 Huawei Technologies Co., Ltd. Signal Processing Method and Apparatus Based on Spiking Neural Network
JP2020501252A (ja) * 2016-11-28 2020-01-16 ホアウェイ・テクノロジーズ・カンパニー・リミテッド スパイクニューラルネットワークに基づく信号処理方法及び信号処理装置

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