JPWO2019130395A1 - 電力変換装置 - Google Patents

Abstract

制御回路（１４）は、第１レグ（５００）を少なくともパルス幅変調制御し、直流コンデンサ（４）の直流電圧と負荷への出力電圧との電圧変換比と少なくとも１つの閾値との比較に基づいて、第２レグ（６００）をパルス幅変調制御およびパルス周波数変調制御するか、パルス幅変調制御および位相シフト変調制御するか、あるいはパルス幅変調制御、パルス周波数変調制御および位相シフト変調制御するかを選択する。

Description

この発明は、電力変換装置に関し、特に交流電源からの入力電力を所望の直流電力に変換する電力変換装置に関する。

交流電源から供給された交流電力を、絶縁しつつ直流電力に変換して直流負荷に供給する電力変換装置は、一般的に交流電力を直流電力に変換する電力変換器と、絶縁トランスを用いて所望の直流電力を出力する絶縁型電力変換器と、の２つの変換器で構成されている。これに対し、２つの変換器を１つの変換器に統合することによって、高効率化を実現する電力変換装置が提案されている（例えば、特開２０１２−２４９４１５号公報（特許文献１）参照）。特開２０１２−２４９４１５号公報（特許文献１）に開示された電力変換装置は、力率改善部と、電流共振コンバータ部と、電流共振コンバータ部の第１スイッチ素子Ｑ１、第２スイッチ素子Ｑ２を力率改善部のスイッチ素子と共通化したＡＣ／ＤＣコンバータ回路を備える。スイッチ素子Ｑ１〜Ｑ４のオンデューティを変化させて力率改善部の出力電圧を制御し、かつ、スイッチ素子Ｑ１〜Ｑ４のスイッチング周波数を変化させてＡＣ／ＤＣコンバータ回路の出力電圧を制御するとともに、スイッチ素子Ｑ１〜Ｑ４のオンデューティに応じてスイッチ素子Ｑ１−Ｑ２、Ｑ３−Ｑ４のデッドタイム制御を行うことにより、効率を改善している。

特開２０１２−２４９４１５号公報

特開２０１２−２４９４１５号公報（特許文献１）記載の電力変換装置では、周波数制御のみで出力電圧を降圧制御する場合、ある一定の周波数以上の領域では、周波数変動に対する電圧変動感度が悪化するので、周波数変動幅を著しく増加させなければならない。このため、半導体素子および磁性部品の電力損失が増加する。その結果、電力変換効率の低下を招き、半導体素子および磁性部品が破壊する恐れがある。

本発明の電力変換装置は、交流電源と負荷との間で電力変換を行う電力変換装置であって、並列接続された、第１レグと、第２レグと、第３レグと、直流コンデンサとを含むインバータ回路を備える。第１レグは、直列接続された第１半導体素子および第２半導体素子を有し、第１半導体素子および第２半導体素子の接続点である第１交流端が交流電源の一端と接続される。第２レグは、直列接続された第３半導体素子および第４半導体素子を有する。第３レグは、直列接続された第５半導体素子および第６半導体素子を有する。第５半導体素子および第６半導体素子の接続点が交流電源の他端と接続される。第１半導体素子、第３半導体素子、および第５半導体素子が接続される。第２半導体素子、第４半導体素子、および第６半導体素子が接続される。本発明の電力変換装置は、さらに、一端が第１交流端に接続され、他端が第３半導体素子と第４半導体素子との接続点である第２交流端に接続された１次側巻線、および１次側巻線と磁気的に結合される２次側巻線を有するトランスと、トランスの１次側巻線と並列に接続された並列共振用リアクトルと、トランスの２次側巻線からの交流出力を整流する２次側整流回路と、２次側整流回路と負荷との間に設けられ、少なくとも１つの平滑コンデンサを含む出力平滑回路と、インバータ回路を制御する制御回路とを備える。制御回路は、第１レグを少なくともパルス幅変調制御し、直流コンデンサの直流電圧と負荷への出力電圧との電圧変換比と少なくとも１つの閾値との比較に基づいて、第２レグをパルス幅変調制御およびパルス周波数変調制御するか、パルス幅変調制御および位相シフト変調制御するか、あるいはパルス幅変調制御、パルス周波数変調制御および位相シフト変調制御するかを選択する。

本発明によれば、制御回路は、第１レグを少なくともパルス幅変調制御し、直流コンデンサの直流電圧と負荷への出力電圧との電圧変換比と少なくとも１つの閾値との比較に基づいて、第２レグをパルス幅変調制御およびパルス周波数変調制御するか、パルス幅変調制御および位相シフト変調制御するか、あるいはパルス幅変調制御、パルス周波数変調制御および位相シフト変調制御するかを選択する。これによって、半導体素子および磁性部品の電力損失を低減することができる。

実施の形態１に係る電力変換装置５０００の構成を表わす図である。 式（６）の電圧変換比の特性を表わす図である。 電力変換比の２つの閾値を説明するための図である。 実施の形態１における制御方式を表わす図である。 交流電源１の電圧が正極性の場合におけるデューティ比Ｄ５０１とデューティ比Ｄ５０２についてのデューティ比軌跡図である。 交流電源１の電圧が負極性の場合におけるデューティ比Ｄ５０１とデューティ比Ｄ５０２のデューティ比軌跡図である。 第１の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１および第４半導体素子６０２のゲートパルスの例を表わす図である。 第１の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１および第４半導体素子６０２のゲートパルスの別の例を表わす図である。 式（１６）の関係を満たすデューティ比Ｄ５０１およびデューティ比Ｄ５０２の軌跡および位相シフト量Ｄｐｓを表わす図である。 第３の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１および第４半導体素子６０２のゲートパルスの例を表わす図である。 第３の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１および第４半導体素子６０２のゲートパルスの別の例を表わす図である。 第２の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１および第４半導体素子６０２のゲートパルスの例を表わす図である。 第２の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１および第４半導体素子６０２のゲートパルスの別の例を表わす図である。 第１の制御方式を担う複数の制御ブロックを表わす図である。 第３の制御方式を担う複数の制御ブロックを表わす図である。 第２の制御方式を担う複数の制御ブロックを表わす図である。 第３レグ３００の第５半導体素子３０１のゲート信号ｇ５および第６半導体素子３０２のゲート信号ｇ６を生成する制御ブロック１５１を表わす図である。 交流電源１の電流指令値ｉａｃ＿ｒｅｆを生成する制御ブロック１５２を表わす図である。 デューティ比Ｄ５０１の指令値Ｄ５０１ｃ、デューティ比Ｄ５０２の指令値Ｄ５０２ｃを生成する制御ブロック１５３を表わす図である。 第１半導体素子５０１のデューティ比指令値Ｄ１ｃを生成する制御ブロック１５４を表わす図である。 第２半導体素子５０２のデューティ比指令値Ｄ２ｃを生成する制御ブロック１５５を表わす図である。 低デューティ比Ｄｌｉｍｉｔを生成する制御ブロック１５６を表わす図である。 出力電流の指令値ｉｏｕｔ＿ｒｅｆを生成する制御ブロック１５７を表わす図である。 位相シフト量Ｄｐｓの指令値Ｄｐｓｃを生成する制御ブロック１５８を表わす図である。 制御用位相シフト量Ｄｐｓ＿ｌｉｍｉｔの指令値Ｄｐｓ＿ｌｉｍｉｔｃを生成する制御ブロック１５９を表わす図である。 スイッチング周波数の指令値ｆｓ＿ｒｅｆを生成する制御ブロック１６０を表わす図である。 第１レグ５００を構成している半導体素子用のゲート信号ｇ１１、ｇ１２を生成する制御ブロック１６５を表わす図である。 第２レグ６００を構成している半導体素子用のゲート信号ｇ２１、ｇ２２を生成する制御ブロック１６６を表わす図である。 第１半導体素子５０１のゲート信号ｇ１と、第２半導体素子５０２のゲート信号ｇ２とを生成する制御ブロック１６７を表わす図である。 第３半導体素子６０１のゲート信号ｇ３と、第４半導体素子６０２のゲート信号ｇ４とを生成する制御ブロック１６８を表わす図である。 スイッチング周波数の指令値ｆｓ＿ｒｅｆを生成する制御ブロック１６９を表わす図である。 第２レグ６００を構成している半導体素子用のゲート信号ｇ２１、ｇ２２を生成する制御ブロック１７５を表わす図である。 第１レグ５００を構成している半導体素子用のゲート信号ｇ１１、ｇ１２を生成する制御ブロック１７６を表わす図である。 第２レグ６００を構成している半導体素子用のゲート信号ｇ２１、ｇ２２を生成する制御ブロック１７７を表わす図である。 実施の形態１の変形例１における制御方式を表わす図である。 実施の形態１の変形例２における制御方式を表わす図である。 実施の形態１の変形例３における制御方式を表わす図である。 実施の形態２における制御方式を表わす図である。 第４の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２のゲートパルスの例を表わす図である。 第４の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２のゲートパルスの別の例を表わす図である。 第６の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２のゲートパルスの別の例を表わす図である。 第６の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２のゲートパルスの別の例を表わす図である。 第５の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２のゲートパルスの例を表わす図である。 第５の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２のゲートパルスの別の例を表わす図である。 第４の制御方式を担う複数の制御ブロックを表わす図である。 第６の制御方式を担う複数の制御ブロックを表わす図である。 第５の制御方式を担う複数の制御ブロックを表わす図である。 第１半導体素子５０１のゲート信号ｇ１と、第２半導体素子５０２のゲート信号ｇ２と、第５半導体素子３０１のゲー信号ｇ５と、第６半導体素子３０２のゲート信号ｇ６とを生成する制御ブロック１７８を表わす図である。 実施の形態２の変形例１における制御方式を表わす図である。 実施の形態２の変形例２における制御方式を表わす図である。 実施の形態２の変形例３における制御方式を表わす図である。 変形例の電力変換装置６０００の構成を表わす図である。 スイッチング周波数の指令値ｆｓ＿ｒｅｆを生成する制御ブロック１６１を表わす図である。 スイッチング周波数の指令値ｆｓ＿ｒｅｆを生成する制御ブロック１６２を表わす図である。 スイッチング周波数の指令値ｆｓ＿ｒｅｆを生成する制御ブロック１６３を表わす図である。 スイッチング周波数の指令値ｆｓ＿ｒｅｆを生成する制御ブロック１６４を表わす図である。 位相シフト量Ｄｐｓの指令値Ｄｐｓｃを生成する制御ブロック１７０を表わす図である。 位相シフト量Ｄｐｓの指令値Ｄｐｓｃを生成する制御ブロック１７１を表わす図である。 位相シフト量Ｄｐｓの指令値Ｄｐｓｃを生成する制御ブロック１７２を表わす図である。 位相シフト量Ｄｐｓの指令値Ｄｐｓｃを生成する制御ブロック１７３を表わす図である。 位相シフト量Ｄｐｓの指令値Ｄｐｓｃを生成する制御ブロック１７４を表わす図である。 スイッチング周波数ｆｓと、位相シフト量Ｄｐｓの選択方法を説明するための図である。 ２次側整流回路１１の変形例を表わす図である。 ２次側整流回路１１の別の変形例を表わす図である。 ２次側整流回路１１の別の変形例を表わす図である。 ２次側整流回路１１の別の変形例を表わす図である。 ２次側整流回路１１の別の変形例を表わす図である。 出力平滑回路１２００の変形例を表わす図である。 出力平滑回路１２００の別の変形例を表わす図である。 制御回路１４の変形例を表わす図である。

以下、実施の形態について、図面を参照して説明する。
実施の形態１．
実施の形態１の電力変換装置は、電動車両の充電器を中心とした電源システムに適用されるものである。

（電力変換装置の構成）
図１は、実施の形態１に係る電力変換装置５０００の構成を表わす図である。

電力変換装置５０００は、交流電源１から供給される交流電力を直流電力に変換して、直流電力を直流負荷１３に出力する。

電力変換装置５０００は、力率改善用リアクトル２と、直流コンデンサ４と、第３レグ３００と、インバータ回路６５５と、直列共振用リアクトル７と、並列共振用リアクトル８と、トランス９と、直列共振用コンデンサ１０と、２次側整流回路１１と、出力平滑回路１２００とを備える。インバータ回路６５５は、第１レグ５００と、第２レグ６００とを備える。

交流電源１は、商用交流系統または自家発電機などである。
直流負荷１３は、たとえば、車両走行用の高圧バッテリ、または車両電装品の電源である鉛バッテリである。直流負荷１３は、その他の交流入力と絶縁を必要とする直流負荷でも良く、例えば電気２重層コンデンサ（ＥＤＬＣ：Ｅｌｅｃｔｒｉｃ Ｄｏｕｂｌｅ Ｌａｙｅｒ Ｃａｐａｃｉｔｏｒ）で構成しても良い。

第１レグ５００と、第２レグ６００と、第３レグ３００と、直流コンデンサ４とが並列接続される。

第１レグ５００は、直列に接続された第１半導体素子５０１と第２半導体素子５０２とを備える。第２レグ６００は、直列に接続された第３半導体素子６０１と第４半導体素子６０２とを備える。第３レグ３００は、直列に接続された第５半導体素子３０１と第６半導体素子３０２とを備える。

第１半導体素子５０１、第３半導体素子６０１、および第５半導体素子３０１が接続される。第２半導体素子５０２、第４半導体素子６０２、および第６半導体素子３０２が接続される。

第１半導体素子５０１は、第４半導体素子６０２と対角に位置する。第２半導体素子５０２は、第３半導体素子６０１と対角に位置する。第１レグ５００および第２レグ６００に含まれる対角に位置する関係の２つの半導体素子をオン状態とすることによって、トランス９の１次側端子に矩形波電圧を印加し、直流負荷１３へ電力を伝送する。

図１に示すように、第１半導体素子５０１と、第２半導体素子５０２と、第３半導体素子６０１と、第４半導体素子６０２とにはそれぞれ、ダイオードが逆並列に接続されるとともに、コンデンサが並列に接続されている。半導体素子に逆並列に接続されるダイオードは、外付けのダイオードを用いても良く、半導体素子のボディダイオードを用いても良い。また、半導体素子に並列に接続されるコンデンサに関しても、外付けのコンデンサを用いても良く、半導体素子の寄生キャパシタを用いても良い。

第１半導体素子５０１および第２半導体素子５０２の接続点である第１交流端ＮＤ１が力率改善用リアクトル２を介して、交流電源１の一端と接続される。第３半導体素子６０１および第４半導体素子６０２は、第２交流端ＮＤ２で接続される。第５半導体素子３０１および第６半導体素子３０２の接続点である第３交流端ＮＤ３が交流電源１の他端と接続される。

力率改善用リアクトル２は、一端が交流電源１に接続され、他端がインバータ回路６５５に接続される減流リアクトルである。力率改善用リアクトル２は、交流電源１の別の端子側に接続しても良く、交流電源１の両端にそれぞれ分散して接続しても良い。

トランス９に対して交流電源１に接続される側を１次側と称し、トランス９に対して直流負荷１３に接続される側を２次側と称して説明する。

トランス９の一次側巻線の一端は、直列共振用リアクトル７を介して、第１交流端ＮＤ１に接続される。トランス９の一次側巻線の他端は、直列共振用コンデンサ１０を介して第２交流端ＮＤ２に接続される。トランス９の２次側巻線は、１次巻線と磁気的に結合される。

並列共振用リアクトル８は、トランス９の一次側巻線に並列に接続される。
直列共振用リアクトル７と、並列共振用リアクトル８と、直列共振用コンデンサ１０とによって、共振回路が構成される。

２次側整流回路１１は、トランス９の２次側巻線からの交流出力を整流する。２次側整流回路１１は、複数のダイオードを備える。

出力平滑回路１２００は、２次側整流回路１１と直流負荷１３との間に配置される。出力平滑回路１２００は、並列に接続された第１出力平滑用コンデンサ１２０１、および第２出力平滑用コンデンサ１２０３を含む。出力平滑回路１２００は、第１出力平滑用コンデンサ１２０１と第２出力平滑用コンデンサ１２０３の間に配置される出力平滑用リアクトル１２０２を備える。

電力変換装置５０００は、第１電圧検出器６７５と、第２電圧検出器６７６と、第３電圧検出器６７７と、第１電流検出器６７８と、第２電流検出器６７９とを備える。

第１電圧検出器６７５は、直流コンデンサ４の直流電圧Ｖｄｃを検出する。第２電圧検出器６７６は、第２出力平滑用コンデンサ１２０３の両端の電圧を検出することによって、出力電圧Ｖｏｕｔを検出する。第３電圧検出器６７７は、交流電源１の電圧ｖａｃを検出する。第１電流検出器６７８は、交流電源１の電流ｉａｃを検出する。第２電流検出器６７９は、出力電流ｉｏｕｔを検出する。

それぞれの電圧と電流の検出値が制御回路１４へ供給されて、制御回路１４が演算を行う。制御回路１４は、これらの演算結果を、半導体素子３０１〜３０２、５０１〜５０２、６０１〜６０２のゲート端子へそれぞれ出力する。

交流電源１から入力される電圧の極性に応じて、第５半導体素子３０１と、第６半導体素子３０２のオン状態とオフ状態とが切替わる。具体的には、交流電源１の電圧ｖａｃが正極性の期間は、第６半導体素子３０２がオン状態となり、第５半導体素子３０１がオフ状態となる。一方、交流電源１の電圧ｖａｃが負極性の期間は、第５半導体素子３０１がオン状態となり、第６半導体素子３０２がオフ状態となる。

第５半導体素子３０１および第６半導体素子３０２は、能動半導体である。能動半導体は、同期整流が行われることによって、導通損失が低減される。なお、第５半導体素子３０１および第６半導体素子３０２として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、またはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に限らず、ＳｉＣ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ）−ＭＯＳＦＥＴ、ＧａＮ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ）−ＦＥＴ、またはＧａＮ−ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）などの能動半導体を用いても良い。

電力変換装置５０００では、入力力率が１となる交流電源１の電圧ｖａｃと電流ｉａｃとは、式（１）および式（２)によって表される。交流電源１の電力ｐａｃは式（３）によって表され、直流負荷１３へ伝送される。このとき、直流負荷１３が一定の出力電圧Ｖｏｕｔに制御されているとすると、直流負荷１３へ供給される出力電流ｉｏｕｔは、式（４）で表される。ここで、式（１）〜式（４）内のωは、交流電源１の電圧ｖａｃおよび電流ｉａｃの角周波数であり、式（５）で表される。交流電源１の電圧ｖａｃおよび電流ｉａｃの周期をＴａｃとする。式（４）から明らかなように、電力変換装置５０００によって直流負荷１３に流れ込み電流は、交流電源１の電流ｉａｃの角周波数ωの２倍の角周波数の脈動成分を有する。

直列共振用リアクトル７と、並列共振用リアクトル８と、直列共振用コンデンサ１０とによって構成される共振回路の特性を述べる。共振回路を用いることによって、直流コンデンサ４の電圧Ｖｄｃに対する出力電圧Ｖｏｕｔの比、すなわち電圧変換比Ｍは式（６）で表される。

式（６）におけるｎはトランス９の２次巻数Ｎ２に対する１次巻数Ｎ１の比であり、式（７）で表される。式（６）におけるｆｒは直列共振用リアクトル７のインダクタンス（Ｌｒ）と直列共振用コンデンサ１０のキャパシタンス（Ｃｒ）から算出される共振周波数であり、式（８）で表される。式（６）におけるｋは直列共振用リアクトル７のインダクタンス（Ｌｒ）に対する並列共振用リアクトル８のインダクタンス（Ｌｍ）の比であり、式（９）で表される。式（６）におけるＱは共振尖鋭度であり式（１０）で表される。式（６）におけるｆｓは半導体素子５０１〜５０２、６０１〜６０２のスイッチング周波数である。

図２は、式（６）の電圧変換比の特性を表わす図である。図２の横軸は、共振周波数ｆｒに対するスイッチング周波数ｆｓの比、すなわち正規化周波数を表わす。縦軸は、電圧変換比を表わす。図２に示すように、正規化周波数が１未満の領域では、巻数比ｎより高い電圧変換比を得ることが可能となる。図２に示すように、それぞれの負荷の共振ピーク点以外は、１つの電圧変換比に対して、対応するスイッチング周波数が２つ存在する。本実施の形態の電力変換装置５０００では、２つのスイッチング周波数のうち、より大きい値となるスイッチング周波数が選定される。なお、２つのスイッチング周波数のうち、より小さい値となるスイッチング周波数が選定されるものとしても良い。

図２に示すように、正規化周波数が１未満の領域では、正規化周波数に対する電圧変換比の感度が高い。一方、正規化周波数が１以上の領域では、巻数比nの逆数（１／ｎ）以下の電圧変換比が得られ、正規化周波数に対する電圧変換比の感度が悪化する。したがって、周波数変調制御のみで出力電圧Ｖｏｕｔを広範囲に降圧制御する場合、周波数変動幅を著しく増加させなければならない。その結果、半導体素子および磁性部品の電力損失が増加することによって、電力変換効率の低下を招き、半導体素子および磁性部品が破壊する恐れがある。

それゆえ、本実施の形態の電力変換装置５０００は、第２レグ６００について、任意に設定された電圧変換比の目標値と閾値との比較に基づき、パルス幅変調制御に加えて、パルス周波数変調制御および位相シフト制御のうちの少なくとも一方の制御を選択して実行することによって、高力率制御と出力制御とを同時に実行する。その結果、周波数変動幅を著しく増加させることなく、広範囲な電圧制御が可能となる。

図３は、電力変換比の２つの閾値を説明するための図である。
たとえば、閾値ＴＨ１および閾値ＴＨ２は、以下のように設定することができる。

図４は、実施の形態１における制御方式を表わす図である。
実施の形態１では、第１レグ５００を構成する第１半導体素子５０１と第２半導体素子５０２とで高力率制御を行い、第２レグ６００を構成する第３半導体素子６０１と第４半導体素子とで出力制御を行い、第３レグ３００を構成する第５半導体素子３０１と第６半導体素子３０２とで交流電源１の電圧の極性に応じて整流動作を行なう。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨ１より大きい領域では、第１の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第２レグ６００を制御する。制御回路１４は、第３レグ３００に整流制御させる。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨ１以下かつ閾値ＴＨ２より大きい領域では、第２の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御と位相シフト変調制御によって、第２レグ６００を制御する。制御回路１４は、第３レグ３００に整流制御させる。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨ２以下の領域では、第３の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御と位相シフト変調制御によって、第２レグ６００を制御する。制御回路１４は、第３レグ３００に整流制御させる。

実施の形態１では、第２の制御方式を用いることによって発生損失を抑制することが可能となる。まず、インバータ回路６５５を動作させるために、パルス幅変調制御が必須である。更に、入力電圧に対して出力電圧を下げる必要があるとき、周波数変調制御のみでは限りなく高周波化させる必要が生じ、損失過多の要因となる。他方、位相シフト制御においても、位相シフト量が限りなく増加すると、無効電力が過大となり損失過多の要因となる。これらのことから、３種類の変調制御を組み合わせることによって、適切な制御が可能となる。さらに、実施の形態１では、狭い周波数帯域で電圧制御が可能となる。また、実施の形態１では、位相シフトは、入力電圧に対して出力電圧を下げるものであることを考慮して、電力変換比が小さな領域で位相シフトが用いられている。

（第３レグ３００の整流制御）
制御回路１４は、第５半導体素子３０１が導通するタイミングと、第６半導体素子３０２が導通するタイミングとを反転されることによって、第３レグ３００に整流動作を実行させる。

制御回路１４は、交流電源１から入力される電圧の極性に応じて、第５半導体素子３０１と、第６半導体素子３０２のオン状態とオフ状態とを切替える。具体的には、制御回路１４は、交流電源１の電圧ｖａｃが正極性の期間は、第６半導体素子３０２をオン状態とし、かつ第５半導体素子３０１をオフ状態とする。一方、制御回路１４は、交流電源１の電圧ｖａｃが負極性の期間は、第５半導体素子３０１をオン状態とし、第６半導体素子３０２をオフ状態とする。

（第１レグ５００および第２レグ６００の制御）
制御回路１４は、パルス幅変調制御を用いて、第１レグ５００を構成する第１半導体素子５０１と第２半導体素子５０２とを制御することによって、交流電源１の電流ｉａｃを高力率に制御する。

電力変換装置５０００は、ブリッジレス整流器の構成を有するため、交流電源１の電圧ｖａｃの極性に応じて、デューティ比を切替えなければならない。

以下の式のように、第１レグ５００のデューティ比Ｄ５０１およびデューティ比Ｄ５０２を定義する。

式（１３）と式（１４）内のＶｄｃは、直流コンデンサ４の電圧である。
図５は、交流電源１の電圧が正極性の場合におけるデューティ比Ｄ５０１とデューティ比Ｄ５０２についてのデューティ比軌跡図である。ゼロ位相と半周期（π）位相では、交流電源１の電圧がゼロのため、デューティ比Ｄ５０１は限りなくゼロに近く、デューティ比Ｄ５０２は限りなく１に近い値となる。

制御回路１４は、交流電源１の電圧ｖａｃが正極性の場合、第１半導体素子５０１を式（１３）のデューティ比Ｄ５０１でスイッチングし、第２半導体素子５０２を式（１４）のデューティ比Ｄ５０２で制御する。

図６は、交流電源１の電圧が負極性の場合におけるデューティ比Ｄ５０１とデューティ比Ｄ５０２のデューティ比軌跡図である。ゼロ位相と半周期（π）位相では、交流電源１の電圧がゼロのため、デューティ比Ｄ５０１は限りなく１に近く、デューティ比Ｄ５０２は限りなくゼロに近い値となる。

制御回路１４は、交流電源１の電圧ｖａｃが負極性の場合、第１半導体素子５０１を式（１４）のデューティ比でスイッチングし、第２半導体素子５０２を式（１３）のデューティ比でスイッチングする。

ここで、式（１５）、図５および図６に示すように、デューティ比Ｄ５０１とデューティ比Ｄ５０２との中で、より小さいデューティ比を低デューティ比Ｄｌｉｍｉｔと定義する。

第１半導体素子５０１と第２半導体素子５０２については、任意に設定した電圧変換比の閾値と電圧変換比の目標値との大小関係に係らず、交流電源１の電圧極性に応じてデューティ比を切替えながらゲート信号を生成することによって、パルス幅変調制御を用いて高力率制御される。なお、それぞれの半導体素子には、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、またはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に限らず、ＳｉＣ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ）−ＭＯＳＦＥＴや、ＧａＮ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ）−ＦＥＴ、ＧａＮ−ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）を用いても良い。

以下、制御方式ごとに、より詳細に制御の内容を説明する。
（第１の制御方式）
図７は、第１の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１および第４半導体素子６０２のゲートパルスの例を表わす図である。

第１半導体素子５０１および第２半導体素子５０２がパルス幅変調制御とパルス周波数変調制御を用いて高力率制御される。第３半導体素子６０１および第４半導体素子６０２がパルス幅変調制御とパルス周波数変調制御を用いて出力制御される。

図７に示す動作では、第１半導体素子５０１がオンするタイミングと、第４半導体素子６０２がオンするタイミングとが同期し、第２半導体素子５０２がオフするタイミングと、第３半導体素子６０１がオフするタイミングとが同期する。さらに、第１半導体素子５０１のパルス幅と第３半導体素子６０１のパルス幅とが等しく、かつ第２半導体素子５０２のパルス幅と第４半導体素子６０２のパルス幅とが等しい。制御回路１４は、このような条件を満たしつつ、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、および第４半導体素子６０２の共通のスイッチング周波数ｆｓが変化するように、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、および第４半導体素子６０２を制御する。

図８は、第１の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１および第４半導体素子６０２のゲートパルスの別の例を表わす図である。

図８に示す動作では、第１半導体素子５０１のゲートパルスの中心位相と、第４半導体素子６０２のゲートパルスの中心位相とが同期し、第２半導体素子５０２のゲートパルスの中心位相と第３半導体素子６０１のゲートパルスの中心位相とが同期する。さらに、第１半導体素子５０１のパルス幅と第３半導体素子６０１のパルス幅とが等しく、かつ第２半導体素子５０２のパルス幅と第４半導体素子６０２のパルス幅とが等しい。制御回路１４は、このような条件を満たしつつ、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、および第４半導体素子６０２の共通のスイッチング周波数ｆｓが変化するように、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、および第４半導体素子６０２を制御する。

図７と図８に示すような制御によって、対角に位置する第１半導体素子５０１および第４半導体素子６０２が同時にオンする期間の長さと、対角に位置する第２半導体素子５０２および第３半導体素子６０１が同時にオンする期間の長さとを同一にすることができるので、安定した電力供給が可能となる。

（第３の制御方式）
位相シフト制御では、第１レグ５００の位相に対して第２レグ６００の位相を位相シフト量Ｄｐｓだけずらす。ここでは、第１レグ５００のデューティ比Ｄ５０１およびデューティ比Ｄ５０２と合わせるために位相シフト量をデューティ比として表すものとする。

電力変換装置５０００では、位相シフト量Ｄｐｓが、デューティ比Ｄ５０１およびデューティ比Ｄ５０２と比較して常に下回る必要がある。すなわち、式（１５）に示したように、デューティ比Ｄ５０１とデューティ比Ｄ５０２との中で、より小さいデューティ比Ｄｌｉｍｉｔと比較して、位相シフト量Ｄｐｓが常に下回らなければならない。この関係は、式（１６）で表すことができる。

図９は、式（１６）の関係を満たすデューティ比Ｄ５０１およびデューティ比Ｄ５０２の軌跡および位相シフト量Ｄｐｓを表わす図である。図９において、横軸は交流電源１の電圧ｖａｃの位相である。ゼロ位相付近では、低デューティ比Ｄｌｉｍｉｔが原理上限りなくゼロに近いため、式（１６）の関係を満たすことが出来ない。

そこで、位相シフト量を常にデューティ比Ｄｌｉｍｉｔ以下とするために、式（１７）で表される制御用位相シフト量Ｄｐｓ＿ｌｉｍｉｔを制御に用いる。

制御回路１４で求められた位相シフト量ＤｐｓがＤｌｉｍｉｔ以下の場合、位相シフト量Ｄｐｓを用いて制御される。制御回路１４で求められた位相シフト量ＤｐｓがＤｌｉｍｉｔを超える場合、Ｄｌｉｍｉｔを用いて制御される。

上述したように制御することで、交流電源１の電圧ｖａｃの位相に係らず、常に、制御用位相シフト量Ｄｐｓ＿ｌｉｍｉｔは、可変する上限のデューティ比Ｄｌｉｍｉｔ以下とすることができる。

図１０は、第３の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１および第４半導体素子６０２のゲートパルスの例を表わす図である。

図１０に示す動作では、位相シフト制御の初期状態を、第１半導体素子５０１がオンするタイミングと第４半導体素子６０２がオンするタイミングとが同期し、第２半導体素子５０２がオフするタイミングと第３半導体素子６０１がオフするタイミングとが同期した状態と定義している。この初期状態から、第３半導体素子６０１の位相、および第４半導体素子６０２の位相がシフトする。さらに、第１半導体素子５０１のパルス幅と第３半導体素子６０１のパルス幅とが等しく、かつ第２半導体素子５０２のパルス幅と第４半導体素子６０２のパルス幅とが等しい。制御回路１４は、このような条件を満たすように、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、および第４半導体素子６０２を制御する。

図１１は、第３の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１および第４半導体素子６０２のゲートパルスの別の例を表わす図である。

図１１に示す動作では、位相シフト制御の初期状態を、第１半導体素子５０１がオンするタイミングと第３半導体素子６０１がオンするタイミングとが同期し、第２半導体素子５０２がオンするタイミングと第４半導体素子６０２がオンするタイミングとが同期した状態と定義している。この初期状態から、第３半導体素子６０１の位相、および第４半導体素子６０２の位相がシフトする。さらに、第１半導体素子５０１のパルス幅と第３半導体素子６０１のパルス幅とが等しく、かつ第２半導体素子５０２のパルス幅と第４半導体素子６０２のパルス幅とが等しい。制御回路１４は、このような条件を満たすように、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、および第４半導体素子６０２を制御する。

図１０と図１１に示すような制御によって、対角に位置する第１半導体素子５０１および第４半導体素子６０２が同時にオンする期間の長さと、対角に位置する第２半導体素子５０２および第３半導体素子６０１が同時にオンする期間の長さとを同一にすることができるので、安定した電力供給が可能となる。

（第２の制御方式）
図１２は、第２の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１および第４半導体素子６０２のゲートパルスの例を表わす図である。

図１２に示す動作では、位相シフト制御の初期状態を、第１半導体素子５０１がオンするタイミングと第４半導体素子６０２がオンするタイミングとが同期し、第２半導体素子５０２がオフするタイミングと第３半導体素子６０１がオフするタイミングとが同期した状態と定義している。この初期状態から、第３半導体素子６０１の位相、および第４半導体素子６０２の位相がシフトする。さらに、第１半導体素子５０１のパルス幅と第３半導体素子６０１のパルス幅とが等しく、かつ第２半導体素子５０２のパルス幅と第４半導体素子６０２のパルス幅とが等しい。制御回路１４は、このような条件を満たしつつ、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、および第４半導体素子６０２の共通のスイッチング周波数ｆｓが変化するように、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、および第４半導体素子６０２を制御する。

図１３は、第２の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１および第４半導体素子６０２のゲートパルスの別の例を表わす図である。

図１３に示す動作では、位相シフト制御の初期状態を、第１半導体素子５０１がオンするタイミングと第３半導体素子６０１がオンするタイミングとが同期し、第２半導体素子５０２がオンするタイミングと第４半導体素子６０２がオンするタイミングとが同期した状態と定義している。この初期状態から、第３半導体素子６０１の位相、および第４半導体素子６０２の位相がシフトする。さらに、第１半導体素子５０１のパルス幅と第３半導体素子６０１のパルス幅とが等しく、第２半導体素子５０２のパルス幅と第４半導体素子６０２のパルス幅とが等しい。制御回路１４は、このような条件を満たしつつ、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、および第４半導体素子６０２の共通のスイッチング周波数ｆｓが変化するように、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、および第４半導体素子６０２を制御する。

図１２と図１３に示すような制御によって、対角に位置する第１半導体素子５０１および第４半導体素子６０２が同時にオンする期間の長さと、対角に位置する第２半導体素子５０２および第３半導体素子６０１が同時にオンする期間の長さとを同一にすることができるので、安定した電力供給が可能となる。

以上説明したように、制御回路１４は、第３半導体素子６０１および第４半導体素子６０２をパルス幅変調制御に加えて、周波数変調制御と位相シフト制御との少なくとも一方に基づくゲート信号を生成し、出力制御を行う。なお、それぞれの半導体素子には、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、またはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に限らず、ＳｉＣ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ）−ＭＯＳＦＥＴや、ＧａＮ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ）−ＦＥＴ、ＧａＮ−ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）を用いても良い。

（制御回路）
制御回路１４は、複数の制御ブロックを備える。電力変換装置５０００は、入力電力ｐａｃ（Ｉａｃ×Ｖａｃ×力率）が一定となる定電力（Ｃｏｎｓｔａｎｔ Ｐｏｗｅｒ ：ＣＰ）制御モードと、出力電流ｉｏｕｔが一定となる定電流（ＣＣ：Ｃｏｎｓｔａｎｔ Ｃｕｒｒｅｎｔ：ＣＣ）制御モードとを有する。

図１４は、第１の制御方式を担う複数の制御ブロックを表わす図である。
制御ブロック１５１は、交流電源１の電圧ｖａｃが正極性の場合、第５半導体素子３０１のゲート信号ｇ５をロウレベルにして、第５半導体素子３０１をオフとし、第６半導体素子３０２のゲート信号ｇ６をハイレベルにして、第６半導体素子３０２をオンとする。制御ブロック１５１は、交流電源１の電圧ｖａｃが負極性の場合、第５半導体素子３０１のゲート信号ｇ５をハイレベルにして、第５半導体素子３０１をオンとし、第６半導体素子３０２のゲート信号ｇ６をロウレベルにして、第６半導体素子３０２をオフにする。

制御ブロック１５２は、ＣＰ制御モードでは、外部から与えられるＣＰ制御モード用の交流電源１の電流指令値ｉａｃ＿ｒｅｆ＿ｃｐを交流電源１の電流指令値ｉａｃ＿ｒｅｆとして出力する。制御ブロック１５２は、ＣＣ制御モードでは、直流コンデンサ４の電圧指令値Ｖｄｃ＿ｒｅｆから直流コンデンサ４の直流電圧Ｖｄｃを減算することによって求めたフィードバック量を比例積分制御して得られるＣＣ制御モード用の交流電源１の電流指令値ｉａｃ＿ｒｅｆ＿ｃｐを交流電源１の電流指令値ｉａｃ＿ｒｅｆとして出力する。

制御ブロック１５３は、交流電源１の電圧ｖａｃ、交流電源１の実効電圧Ｖａｃ、交流電源１の電流ｉａｃ、交流電源１の電流指令値ｉａｃ＿ｒｅｆ、直流コンデンサ４の直流電圧Ｖｄｃ、直流コンデンサ４の直流電圧指令値Ｖｄｃ＿ｒｅｆに基づいて、デューティ比Ｄ５０１の指令値Ｄ５０１ｃと、デューティ比Ｄ５０２の指令値Ｄ５０２ｃとを生成する。

制御ブロック１５４は、交流電源１の電圧ｖａｃが正極性の場合、デューティ比Ｄ５０１の指令値Ｄ５０１ｃを第１半導体素子５０１のデューティ比の指令値Ｄ１ｃとして出力する。制御ブロック１５４は、交流電源１の電圧ｖａｃが負極性の場合、デューティ比Ｄ５０２の指令値Ｄ５０２ｃが第１半導体素子５０１のデューティ比の指令値Ｄ１ｃとして出力する。

制御ブロック１５５は、交流電源１の電圧ｖａｃが正極性の場合、デューティ比Ｄ５０２の指令値Ｄ５０２ｃを第２半導体素子５０２のデューティ比の指令値Ｄ２ｃとして出力する。制御ブロック１５５は、交流電源１の電圧ｖａｃが負極性の場合、デューティ比Ｄ５０１の指令値Ｄ５０１ｃを第２半導体素子５０２のデューティ比の指令値Ｄ２ｃとして出力する。

制御ブロック１５７は、ＣＣ制御モードでは、外部から与えられるＣＣ制御モード用の出力電流の電流指令値ｉｏｕｔ＿ｒｅｆ＿ｃｃを出力電流の電流指令値ｉｏｕｔ＿ｒｅｆとして出力する。制御ブロック１５７は、ＣＰ制御モードでは、直流コンデンサ４の電圧指令値Ｖｄｃ＿ｒｅｆから直流コンデンサ４の直流電圧Ｖｄｃを減算することによって求めたフィードバック量を比例積分制御することによって得られるＣＰ制御モード用の出力電流の電流指令値ｉｏｕｔ＿ｒｅｆ＿ｃｃを出力電流の電流指令値ｉｏｕｔ＿ｒｅｆとして出力する。

制御ブロック１６９は、制御ブロック１５７から出力される出力電流の指令値ｉｏｕｔ＿ｒｅｆから出力電流ｉｏｕｔを減算して差電流を算出し、差電流を比例制御することによって、スイッチング周波数の指令値ｆｓ＿ｒｅｆを出力する。

制御ブロック１６５は、制御ブロック１５３から出力されるデューティ比Ｄ５０２の指令値Ｄ５０２ｃが、制御ブロック１６９から出力されるスイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波よりも小さい場合、第１レグ用の第１ゲート信号ｇ１１をハイレベルとし、第１レグ用の第２ゲート信号ｇ１２をロウレベルとする。制御ブロック１６５は、制御ブロック１５３から出力されるデューティ比Ｄ５０２の指令値Ｄ５０２ｃが、制御ブロック１６９から出力されるスイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波以上の場合、第１レグ用の第１ゲート信号ｇ１１をロウレベルとし、第１レグ用の第２ゲート信号ｇ１２をハイレベルとする。

制御ブロック１７５は、制御ブロック１５３から出力されるデューティ比Ｄ５０１の指令値Ｄ５０１ｃが、制御ブロック１６９から出力されるスイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波よりも小さい場合、第２レグ用の第１ゲート信号ｇ２１をハイレベルとし、第２レグ用の第２ゲート信号ｇ２２をロウレベルとする。制御ブロック１７５は、制御ブロック１５３から出力されるデューティ比Ｄ５０１の指令値Ｄ５０１ｃが、制御ブロック１６９から出力されるスイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波以上の場合、第２レグ用の第１ゲート信号ｇ２１をロウレベルとし、第２レグ用の第２ゲート信号ｇ２２をハイレベルとする。

制御ブロック１６７は、交流電源１の電圧ｖａｃが正極性の場合、第１レグ用の第１ゲート信号ｇ１１を、第１半導体素子５０１のゲート信号ｇ１として出力し、第１レグ用の第２ゲート信号ｇ１２を第２半導体素子５０２のゲート信号ｇ２として出力する。制御ブロック１６７は、交流電源１の電圧ｖａｃが負極性の場合、第１レグ用の第２ゲート信号ｇ１２を第１半導体素子５０１のゲート信号ｇ１として出力し、第１レグ用の第１ゲート信号ｇ１１を第２半導体素子５０２のゲート信号ｇ２として出力する。

制御ブロック１６８は、交流電源１の電圧ｖａｃが正極性の場合、第２レグ用の第１ゲート信号ｇ２１を、第３半導体素子６０１のゲート信号ｇ３として出力し、第２レグ用の第２ゲート信号ｇ２２を第４半導体素子６０２のゲート信号ｇ４として出力する。制御ブロック１６８は、交流電源１の電圧ｖａｃが負極性の場合、第２レグ用の第２ゲート信号ｇ２２を第３半導体素子６０１のゲート信号ｇ３として出力し、第２レグ用の第１ゲート信号ｇ２１を第４半導体素子６０２のゲート信号ｇ４として出力する。

図１５は、第３の制御方式を担う複数の制御ブロックを表わす図である。
第３の制御方式の複数の制御ブロックが、第１の制御方式の複数の制御ブロックと相違する点は、第３の制御方式の複数の制御ブロックには、制御ブロック１６９の代わりに、制御ブロック１５６、１５８、１５９が含まれ、制御ブロック１６５、１７５の代わりに、制御ブロック１７６、１７７が含まれる点である。

制御ブロック１５６は、第１半導体素子５０１のデューティ比の指令値Ｄ１ｃが、第２半導体素子５０２のデューティ比の指令値Ｄ２ｃよりも小さい場合、第１半導体素子５０１のデューティ比の指令値Ｄ１ｃを低デューティ比Ｄｌｉｍｉｔとして出力する。制御ブロック１５６は、第１半導体素子５０１のデューティ比の指令値Ｄ１ｃが、第２半導体素子５０２のデューティ比の指令値Ｄ２ｃ以上の場合、第２半導体素子５０２のデューティ比の指令値Ｄ２ｃを低デューティ比Ｄｌｉｍｉｔとして出力する。

制御ブロック１５８は、出力電流の指令値ｉｏｕｔ＿ｒｅｆから出力電流ｉｏｕｔを減算したフィードバック量としての差電流を比例制御することによって得られる位相シフト量Ｄｐｓの指令値Ｄｐｓｃを出力する。

制御ブロック１５９は、低デューティ比Ｄｌｉｍｉｔが、指令値Ｄｐｓｃ以上の場合、指令値Ｄｐｓｃを制御用位相シフト量Ｄｐｓ＿ｌｉｍｉｔの指令値Ｄｐｓ＿ｌｉｍｉｔｃとして出力する。制御ブロック１５９は、低デューティ比Ｄｌｉｍｉｔが、指令値Ｄｐｓｃよりも小さい場合、低デューティ比Ｄｌｉｍｉｔを制御用位相シフト量Ｄｐｓ＿ｌｉｍｉｔの指令値Ｄｐｓ＿ｌｉｍｉｔｃとして出力する。

制御ブロック１７６は、デューティ比Ｄ５０２の指令値Ｄ５０２ｃが、固定のスイッチング周波数ｆｓ０の周波数成分をもつキャリア波よりも小さい場合、第１レグ用の第１ゲート信号ｇ１１をハイレベルとし、第１レグ用の第２ゲート信号ｇ１２をロウレベルとする。制御ブロック１７６は、デューティ比Ｄ５０２の指令値Ｄ５０２ｃが、固定のスイッチング周波数ｆｓ０の周波数成分をもつキャリア波以上の場合、第１レグ用の第１ゲート信号ｇ１１をロウレベルとし、第１レグ用の第２ゲート信号ｇ１２をハイレベルとする。

制御ブロック１７７は、第２半導体素子５０２のデューティ比の指令値Ｄ２ｃ（交流電源１の電圧ｖａｃが正極性の場合）または第１半導体素子５０１のデューティ比の指令値Ｄ１ｃ（交流電源１の電圧ｖａｃが負極性の場合）と、制御ブロック１５９から出力される制御用位相シフト量Ｄｐｓ＿ｌｉｍｉｔの指令値Ｄｐｓ＿ｌｉｍｉｔｃとの和Ｗを求める。

制御ブロック１７７は、固定のスイッチング周波数ｆｓ０の周波数成分をもつキャリア波が、指令値Ｄｐｓ＿ｌｉｍｉｔｃ以上であり、かつ和Ｗが、固定のスイッチング周波数ｆｓ０の周波数成分をもつキャリア波以上の場合に、第２レグ用の第２ゲート信号ｇ２２をハイレベルに設定し、第１レグ用の第１ゲート信号ｇ１１をロウレベルに設定する。制御ブロック１７７は、固定のスイッチング周波数ｆｓ０の周波数成分をもつキャリア波が、指令値Ｄｐｓ＿ｌｉｍｉｔｃ以上であり、かつ和Ｗが、固定のスイッチング周波数ｆｓ０の周波数成分をもつキャリア波よりも小さい場合に、第２レグ用の第２ゲート信号ｇ２２をロウレベルに設定し、第１レグ用の第１ゲート信号ｇ１１をハイレベルに設定する。制御ブロック１７７は、固定のスイッチング周波数ｆｓ０の周波数成分をもつキャリア波が、指令値Ｄｐｓ＿ｌｉｍｉｔｃよりも小さく、かつ和Ｗが、固定のスイッチング周波数ｆｓ０の周波数成分をもつキャリア波以上の場合に、第２レグ用の第２ゲート信号ｇ２２をロウレベルに設定し、第１レグ用の第１ゲート信号ｇ１１をハイレベルに設定する。制御ブロック１７７は、固定のスイッチング周波数ｆｓ０の周波数成分をもつキャリア波が、指令値Ｄｐｓ＿ｌｉｍｉｔｃよりも小さく、かつ和Ｗが、固定のスイッチング周波数ｆｓ０の周波数成分をもつキャリア波よりも小さい場合に、第２レグ用の第２ゲート信号ｇ２２をロウレベルに設定し、第１レグ用の第１ゲート信号ｇ１１をハイレベルに設定する。

図１６は、第２の制御方式を担う複数の制御ブロックを表わす図である。
第２の制御方式の複数の制御ブロックが、第１の制御方式の複数の制御ブロックと相違する点は、第２の制御方式の複数の制御ブロックには、制御ブロック１６９の代わりに、制御ブロック１５６、１５８、１５９、１６０が含まれ、制御ブロック１７５の代わりに、制御ブロック１６６が含まれる点である。

制御ブロック１５６、１５８、１５９は、第３の制御方式において説明したものと同じなので、繰り返さない。

制御ブロック１６０は、出力電圧Ｖｏｕｔと出力電流ｉｏｕｔとを乗算することによって得られる出力電力ＰＷ１を、交流電源１の実効電圧Ｖａｃと交流電源１の実効電流Ｉａｃとを乗算することによって得られる入力電力ＰＷ２で除算することによって、変換効率ηを求める。制御ブロック１６０は、予め定められた目標効率ηｒｅｆと、変換効率ηとを減算することによって得られるフィードバック量として差効率Ｓηを比例積分して、スイッチング周波数の指令値ｆｓ＿ｒｅｆを出力する。

制御ブロック１６６は、第２半導体素子５０２のデューティ比の指令値Ｄ２ｃ（交流電源１の電圧ｖａｃが正極性の場合）または第１半導体素子５０１のデューティ比の指令値Ｄ１ｃ（交流電源１の電圧ｖａｃが負極性の場合）と、制御ブロック１５９から出力される制御用位相シフト量Ｄｐｓ＿ｌｉｍｉｔの指令値Ｄｐｓ＿ｌｉｍｉｔｃとの和Ｗを求める。

制御ブロック１６６は、制御ブロック１６０から出力されるスイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波が、指令値Ｄｐｓ＿ｌｉｍｉｔｃ以上であり、かつ和Ｗが、制御ブロック１６０から出力されるスイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波以上の場合に、第２レグ用の第２ゲート信号ｇ２２をハイレベルに設定し、第１レグ用の第１ゲート信号ｇ１１をロウレベルに設定する。制御ブロック１６６は、制御ブロック１６０から出力されるスイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波が、指令値Ｄｐｓ＿ｌｉｍｉｔｃ以上であり、かつ和Ｗが、制御ブロック１６０から出力されるスイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波よりも小さい場合に、第２レグ用の第２ゲート信号ｇ２２をロウレベルに設定し、第１レグ用の第１ゲート信号ｇ１１をハイレベルに設定する。制御ブロック１６６は、制御ブロック１６０から出力されるスイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波が、指令値Ｄｐｓ＿ｌｉｍｉｔｃよりも小さく、かつ和Ｗが、制御ブロック１６０から出力されるスイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波以上の場合に、第２レグ用の第２ゲート信号ｇ２２をロウレベルに設定し、第１レグ用の第１ゲート信号ｇ１１をハイレベルに設定する。制御ブロック１６６は、制御ブロック１６０から出力されるスイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波が、指令値Ｄｐｓ＿ｌｉｍｉｔｃよりも小さく、かつ和Ｗが、制御ブロック１６０から出力されるスイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波よりも小さい場合に、第２レグ用の第２ゲート信号ｇ２２をロウレベルに設定し、第１レグ用の第１ゲート信号ｇ１１をハイレベルに設定する。

図１７は、第３レグ３００の第５半導体素子３０１のゲート信号ｇ５および第６半導体素子３０２のゲート信号ｇ６を生成する制御ブロック１５１を表わす図である。

制御ブロック１５１は、コンパレータ１５と、論理否定回路９７９とを備える。コンパレータ１５は、第３電圧検出器６７７によって検出された交流電源１の電圧ｖａｃとグランド電圧とを比較する。論理否定回路９７９は、コンパレータ１５の出力を受ける。コンパレータ１５から第６半導体素子３０２のゲート信号ｇ６が出力される。論理否定回路９７９から第５半導体素子３０１のゲート信号ｇ５が出力される。

制御ブロック１５１の動作を説明する。
交流電源１の電圧を検出する第３電圧検出器６７７から得られる電圧ｖａｃが正極性の場合、コンパレータ１５の出力はハイレベルとなる。その結果、第６半導体素子３０２のゲート信号ｇ６がハイレベルとなって、第６半導体素子３０２がオンとなる。さらに、コンパレータ１５の出力が論理否定回路９７９に入力されるので、第５半導体素子３０１のゲート信号ｇ５がロウレベルとなって、第５半導体素子３０１がオフとなる。

一方、交流電源１の電圧を検出する第３電圧検出器６７７から得られる電圧が負極性の場合、コンパレータの出力１５はロウレベルとなる。その結果、第６半導体素子３０２のゲート信号がロウレベルとなって、第６半導体素子３０２がオフとなる。さらに、コンパレータ１５の出力が論理否定回路９７９に入力されるので、第５半導体素子３０１のゲート信号がハイレベルとなって、第５半導体素子３０１がオンとなる。

図１８は、交流電源１の電流指令値ｉａｃ＿ｒｅｆを生成する制御ブロック１５２を表わす図である。

制御ブロック１５２は、減算器６８と、ＰＩ制御部６９と、セレクタ１８とを備える。
減算器６８は、直流コンデンサの電圧指令値Ｖｄｃ＿ｒｅｆから第１電圧検出器６７５によって検出された直流コンデンサ４の直流電圧Ｖｄｃを減算することによって、フィードバック量を求める。

ＰＩ制御部６８は、減算器６８の出力を比例積分制御することによって、ＣＣ制御モード用の交流電源１の電流指令値ｉａｃ＿ｒｅｆ＿ｃｃを出力する。

セレクタ１８は、ＰＩ制御部６８から出力されるＣＣ制御モード用の交流電源１の電流指令値ｉａｃ＿ｒｅｆ＿ｃｃと、ＣＰ制御モード用の交流電源１の電流指令値ｉａｃ＿ｒｅｆ＿ｃｐとを受ける。ここで、電流指令値ｉａｃ＿ｒｅｆ＿ｃｐは予め定められた目標電流実効値である。セレクタ１８の代わりに、マルチプレクサを用いてもよい。

制御ブロック１５２の動作を説明する。
ＣＰ制御モードでは、ＣＰ制御モード用の交流電源１の電流指令値ｉａｃ＿ｒｅｆ＿ｃｐがセレクタ１８で選択され、交流電源１の電流指令値ｉａｃ＿ｒｅｆとして出力される。

ＣＣ制御モードでは、減算器６８およびＰＩ制御部６９によって求められた電流指令値ｉａｃ＿ｒｅｆ＿ｃｃがセレクタ１８で選択され、交流電源１の電流指令値ｉａｃ＿ｒｅｆとして出力される。

図１９は、デューティ比Ｄ５０１の指令値Ｄ５０１ｃ、デューティ比Ｄ５０２の指令値Ｄ５０２ｃを生成する制御ブロック１５３を表わす図である。

制御ブロック１５３は、除算器９６９と、乗算器９６８と、絶対値出力部９６４と、絶対値出力部９６３と、減算器２０と、比例制御部２１と、除算器９６５と、絶対値出力部９６２と、減算器９６７と、除算器９６６と、加算器２３と、減算器２５とを備える。

除算器９６９は、第３電圧検出器６７７から得られる交流電源１の電圧ｖａｃを交流電源１の実効電圧Ｖａｃで除算した値を出力する。

乗算器９６８は、交流電源１の電流指令値ｉａｃ＿ｒｅｆと除算器９６９の出力と乗算することによって、交流電源１の正弦波の電圧ｖａｃと同位相の関係となる交流電源１の目標正弦波電流波形を生成する。

絶対値出力部９６４は、交流電源１の目標正弦波電流波形の絶対値を出力する。
絶対値出力部９６３は、第１電流検出器６７８から得られる交流電源１の電流ｉａｃの絶対値を出力する。

減算器２０は、絶対値出力部９６４から出力される目標正弦波電流波形の絶対値と、絶対値出力部９６３から出力される交流電源１の電流ｉａｃの絶対値との電流差をフィードバック量として算出する。

比例制御部２１は、減算器２０から出力されるフィードバック量を比例制御する。
除算器９６５は、比例制御部２１の出力を直流コンデンサ４の直流電圧Ｖｄｃで除算する。

絶対値出力部９６２は、第３電圧検出器６７７から得られる交流電源１の電圧ｖａｃの絶対値を出力する。

減算器９６７は、直流コンデンサ４の電圧の目標値Ｖｄｃ＿ｒｅｆと、絶対値出力部９６２から出力される交流電源１の電圧ｖａｃの絶対値との差を算出する。

除算器９６６は、減算器９６７の出力を直流コンデンサ４の電圧の目標値Ｖｄｃ＿ｒｅｆで除算することによって、式（１４）で表されるフィードフォワード項を算出する。

加算器２３は、除算器９６６から出力されるフィードフォワード項と、除算器９６５から出力される値とを加算することによって、デューティ比Ｄ５０２の指令値Ｄ５０２ｃを出力する。

減算器２５は、数値「１」からデューティ比Ｄ５０２の指令値Ｄ５０２ｃを減算することによって、デューティ比Ｄ５０１の指令値Ｄ５０１ｃを出力する。

図２０は、第１半導体素子５０１のデューティ比指令値Ｄ１ｃを生成する制御ブロック１５４を表わす図である。

制御ブロック１５４は、マルチプレクサ（ＭＵＸ）２７と、コンパレータ２６とを備える。

コンパレータ２６は、第３電圧検出器６７７で検出された交流電源１の電圧ｖａｃとグランド電圧とを比較して、比較結果を表わす信号を出力する。

マルチプレクサ（ＭＵＸ）２７は、デューティ比Ｄ５０１の指令値Ｄ５０１ｃと、デューティ比Ｄ５０２の指令値Ｄ５０２ｃとを受ける。マルチプレクサ（ＭＵＸ）２７は、コンパレータ２６の出力信号に従って、入力されるいずれか一方の指令値を第１半導体素子５０１のデューティ比の指令値Ｄ１ｃとして出力する。

制御ブロック１５４の動作を説明する。
交流電源１の電圧を検出する第３電圧検出器６７７から得られる電圧ｖａｃが正極性の場合、コンパレータ２６の出力はハイレベルとなる。マルチプレクサ（ＭＵＸ）２７は、デューティ比Ｄ５０１の指令値Ｄ５０１ｃを第１半導体素子５０１のデューティ比の指令値Ｄ１ｃとして出力する。

一方、交流電源１の電圧を検出する第３電圧検出器６７７から得られる電圧ｖａｃが負極性の場合、コンパレータ２６の出力はロウベルとなる。マルチプレクサ（ＭＵＸ）２７は、デューティ比Ｄ５０２の指令値Ｄ５０２ｃが第１半導体素子５０１のデューティ比の指令値Ｄ１ｃとして出力する。

図２１は、第２半導体素子５０２のデューティ比指令値Ｄ２ｃを生成する制御ブロック１５５を表わす図である。

制御ブロック１５５は、マルチプレクサ（ＭＵＸ）３０と、コンパレータ２９とを備える。

コンパレータ２９は、第３電圧検出器６７７で検出された交流電源１の電圧ｖａｃとグランド電圧とを比較して、比較結果を表わす信号を出力する。

マルチプレクサ（ＭＵＸ）３０は、デューティ比Ｄ５０１の指令値Ｄ５０１ｃと、デューティ比Ｄ５０２の指令値Ｄ５０２ｃとを受ける。マルチプレクサ（ＭＵＸ）３０は、コンパレータ２９の出力信号に従って、入力されるいずれか一方の指令値を第２半導体素子５０２のデューティ比の指令値Ｄ２ｃとして出力する。

制御ブロック１５５の動作を説明する。
交流電源１の電圧を検出する第３電圧検出器６７７から得られる電圧ｖａｃが正極性の場合、コンパレータ２９の出力２９はハイレベルとなる。マルチプレクサ（ＭＵＸ）３０は、デューティ比Ｄ５０２の指令値Ｄ５０２ｃを第２半導体素子５０２のデューティ比の指令値Ｄ２ｃとして出力する。

一方、交流電源１の電圧を検出する第３電圧検出器６７７から得られる電圧ｖａｃが負極性の場合、コンパレータ２９の出力はロウベルとなる。マルチプレクサ（ＭＵＸ）３０は、デューティ比Ｄ５０１の指令値Ｄ５０１ｃを第２半導体素子５０２のデューティ比の指令値Ｄ２ｃとして出力する。

図２２は、低デューティ比Ｄｌｉｍｉｔを生成する制御ブロック１５６を表わす図である。

制御ブロック１５６は、コンパレータ３２と、マルチプレクサ（ＭＵＸ）３３とを備える。

コンパレータ３２は、第２半導体素子５０２のデューティ比の指令値Ｄ２ｃと、第１半導体素子５０１のデューティ比の指令値Ｄ１ｃとを比較して、比較結果を表わす信号を出力する。

マルチプレクサ（ＭＵＸ）３３は、第２半導体素子５０２のデューティ比の指令値Ｄ２ｃと、第１半導体素子５０１のデューティ比の指令値Ｄ１ｃとを受ける。マルチプレクサ（ＭＵＸ）３３は、コンパレータ３２の出力信号に従って、入力されるいずれか一方の指令値を低デューティ比Ｄｌｉｍｉｔとして出力する。

制御ブロック１５６の動作を説明する。
第１半導体素子５０１のデューティ比の指令値Ｄ１ｃが、第２半導体素子５０２のデューティ比の指令値Ｄ２ｃよりも小さい場合、コンパレータの出力３２はハイレベルとなる。マルチプレクサ（ＭＵＸ）３３は、第１半導体素子５０１のデューティ比の指令値Ｄ１ｃを低デューティ比Ｄｌｉｍｉｔとして出力する。

一方、第１半導体素子５０１のデューティ比の指令値Ｄ１ｃが、第２半導体素子５０２のデューティ比の指令値Ｄ２ｃ以上の場合、コンパレータの出力３２はロウベルとなる。マルチプレクサ（ＭＵＸ）３３は、第２半導体素子５０２のデューティ比の指令値Ｄ２ｃを低デューティ比Ｄｌｉｍｉｔとして出力する。

図２３は、出力電流の指令値ｉｏｕｔ＿ｒｅｆを生成する制御ブロック１５７を表わす図である。

制御ブロック１５７は、減算器３５と、ＰＩ制御部３６と、セレクタ３７とを備える。
減算器３５は、直流コンデンサの電圧指令値Ｖｄｃ＿ｒｅｆから第１電圧検出器６７５によって検出された直流コンデンサ４の直流電圧Ｖｄｃを減算することによって、フィードバック量を求める。

ＰＩ制御部３６は、減算器３５の出力を比例積分制御することによって、ＣＰ制御モード用の出力電流の電流指令値ｉｏｕｔ＿ｒｅｆ＿ｃｐを出力する。

セレクタ３７は、ＰＩ制御部３６から出力されるＣＰ制御モード用の出力電流の電流指令値ｉｏｕｔ＿ｒｅｆ＿ｃｐと、ＣＣ制御モード用の出力電流の電流指令値ｉｏｕｔ＿ｒｅｆ＿ｃｃとを受ける。ここで、電流指令値ｉｏｕｔ＿ｒｅｆ＿ｃｃは予め定められた目標電流実効値である。セレクタ３７の代わりに、マルチプレクサを用いてもよい。

制御ブロック１５７の動作を説明する。
ＣＣ制御モードでは、ＣＣ制御モード用の出力電流の電流指令値ｉｏｕｔ＿ｒｅｆ＿ｃｃがセレクタ３７で選択され、出力電流の電流指令値ｉｏｕｔ＿ｒｅｆとして出力される。

ＣＰ制御モードでは、減算器３５およびＰＩ制御部３６によって求められたＣＰ制御モード用の出力電流の電流指令値ｉｏｕｔ＿ｒｅｆ＿ｃｐがセレクタ３７で選択され、出力電流の電流指令値ｉｏｕｔ＿ｒｅｆとして出力される。

図２４は、位相シフト量Ｄｐｓの指令値Ｄｐｓｃを生成する制御ブロック１５８を表わす図である。

制御ブロック１５８は、減算器３９ａと、比例制御部４０とを備える。
減算器３９ａは、図２３の制御ブロック１５７から出力される出力電流の指令値ｉｏｕｔ＿ｒｅｆから第２電流検出器６７９で検出された出力電流ｉｏｕｔを減算することによって、フィードバック量としての差電流を算出する。

比例制御部４０は、差電流を比例制御することによって、位相シフト量Ｄｐｓの指令値Ｄｐｓｃを出力する。

図２５は、制御用位相シフト量Ｄｐｓ＿ｌｉｍｉｔの指令値Ｄｐｓ＿ｌｉｍｉｔｃを生成する制御ブロック１５９を表わす図である。

制御ブロック１５９は、コンパレータ４１と、マルチプレクサ（ＭＵＸ）４２とを備える。

コンパレータ４１は、図２２の制御ブロック１５６によって算出された低デューティ比Ｄｌｉｍｉｔと、図２４の制御ブロック１５８によって算出された位相シフト量Ｄｐｓの指令値Ｄｐｓｃとを比較し、比較結果を表わす信号を出力する。

マルチプレクサ（ＭＵＸ）４２は、低デューティ比と、指令値Ｄｐｓｃとを受ける。マルチプレクサ（ＭＵＸ）４２は、コンパレータ４１の出力信号に従って、入力されるいずれか一方を制御用位相シフト量Ｄｐｓ＿ｌｉｍｉｔの指令値Ｄｐｓ＿ｌｉｍｉｔｃとして出力する。

制御ブロック１５９の動作を説明する。
低デューティ比Ｄｌｉｍｉｔが、指令値Ｄｐｓｃ以上の場合、コンパレータ４１の出力はハイレベルとなる。マルチプレクサ（ＭＵＸ）４２は、指令値Ｄｐｓｃを制御用位相シフト量Ｄｐｓ＿ｌｉｍｉｔの指令値Ｄｐｓ＿ｌｉｍｉｔｃとして出力する。

一方、低デューティ比Ｄｌｉｍｉｔが、指令値Ｄｐｓｃよりも小さい場合、コンパレータ４１の出力はロウレベルとなる。マルチプレクサ（ＭＵＸ）４２は、低デューティ比Ｄｌｉｍｉｔを制御用位相シフト量Ｄｐｓ＿ｌｉｍｉｔの指令値Ｄｐｓ＿ｌｉｍｉｔｃとして出力する。

図２６は、スイッチング周波数の指令値ｆｓ＿ｒｅｆを生成する制御ブロック１６０を表わす図である。

制御ブロック１６０は、乗算器４４と、乗算器４５と、除算器４６と、減算器４７ａと、ＰＩ制御部４８とを備える。

乗算器４４は、第２電圧検出器６７６から得られる出力電圧Ｖｏｕｔと、第２電流検出器６７９から得られる出力電流ｉｏｕｔとを乗算することによって、出力電力ＰＷ１を出力する。

乗算器４５は、第３電圧検出器６７７から得られる交流電源１の実効電圧Ｖａｃと、第１電流検出器６７８から得られる交流電源１の実効電流Ｉａｃとを乗算することによって、入力電力ＰＷ２を出力する。

除算器４６は、出力電力ＰＷ１を入力電力ＰＷ２で除算することによって、変換効率ηを出力する。

減算器４７ａは、予め定められた目標効率ηｒｅｆと、除算器４６から出力される変換効率ηとを減算することによって、フィードバック量として差効率Ｓηを算出する。

ＰＩ制御部４８は、差効率Ｓηを比例積分制御して、スイッチング周波数の指令値ｆｓ＿ｒｅｆを出力する。なお、入力電力ＰＷ２は入力力率を考慮した有効電力である。

図２７は、第１レグ５００を構成している半導体素子用のゲート信号ｇ１１、ｇ１２を生成する制御ブロック１６５を表わす図である。

制御ブロック１６５は、コンパレータ４９と、コンパレータ５０とを備える。
コンパレータ４９は、スイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波と、図１９の制御ブロック１５３によって算出されたデューティ比Ｄ５０２の指令値Ｄ５０２ｃとを比較して、比較結果に基づいて第１レグ用の第１ゲート信号ｇ１１のレベルを設定する。

コンパレータ５０は、図１９の制御ブロック１５３によって算出されたデューティ比Ｄ５０２の指令値Ｄ５０２ｃと、スイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波とを比較して、比較結果に基づいて第１レグ用の第２ゲート信号ｇ１２のレベルを設定する。

制御ブロック１６５の動作を説明する。
デューティ比Ｄ５０２の指令値Ｄ５０２ｃが、スイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波よりも小さい場合、コンパレータ４９が出力する第１レグ用の第１ゲート信号ｇ１１は、ハイレベルとなり、コンパレータ５０が出力する第１レグ用の第２ゲート信号ｇ１２は、ロウレベルとなる。

一方、デューティ比Ｄ５０２の指令値Ｄ５０２ｃが、スイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波以上の場合、コンパレータ４９が出力する第１レグ用の第１ゲート信号ｇ１１は、ロウレベルとなり、コンパレータ５０が出力する第１レグ用の第２ゲート信号ｇ１２は、ハイレベルとなる。

図２８は、第２レグ６００を構成している半導体素子用のゲート信号ｇ２１、ｇ２２を生成する制御ブロック１６６を表わす図である。

制御ブロック１６６は、コンパレータ５１と、マルチプレクサ（ＭＵＸ）５２と、加算器５３と、コンパレータ５４と、コンパレータ５５と、論理積回路５６と、論理否定回路５７とを備える。

第３電圧検出器６７７から得られる交流電源１の電圧ｖａｃが正極性の場合、コンパレータ５１の出力はハイレベルとなる。マルチプレクサ（ＭＵＸ）５２は、第２半導体素子５０２のデューティ比の指令値Ｄ２ｃを出力する。

一方、第３電圧検出器６７７から得られる交流電源１の電圧ｖａｃが負極性の場合、コンパレータ５１の出力はロウレベルとなる。マルチプレクサ（ＭＵＸ）５２は、第１半導体素子５０１のデューティ比の指令値Ｄ１ｃを出力する。

加算器５３は、制御ブロック１５９から出力される制御用位相シフト量Ｄｐｓ＿ｌｉｍｉｔの指令値Ｄｐｓ＿ｌｉｍｉｔｃと、マルチプレクサ（ＭＵＸ）５２の出力値とを加算して演算値を算出する。

コンパレータ５４は、制御ブロック１６０で算出されたスイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波と、指令値Ｄｐｓ＿ｌｉｍｉｔｃとを比較して、比較結果ＯＰ１を出力する。

コンパレータ５４は、制御ブロック１６０で算出されたスイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波と、加算器５３の出力値とを比較して、比較結果ＯＰ２を出力する。

論理積回路５６は、比較結果ＯＰ１と比較結果ＯＰ２との論理積をとって、第２レグ用の第２ゲート信号ｇ２２が出力される。

論理否定回路５７は、比較結果ＯＰ１と比較結果ＯＰ２との論理積を反転して、第２レグ用の第１ゲート信号ｇ２１を出力する。

図２９は、第１半導体素子５０１のゲート信号ｇ１と、第２半導体素子５０２のゲート信号ｇ２とを生成する制御ブロック１６７を表わす図である。

制御ブロック１６７は、コンパレータ５８と、マルチプレクサ５９と、マルチプレクサ６１とを備える。

コンパレータ５８は、第３電圧検出器６７７で検出された交流電源１の電圧ｖａｃとグランド電圧とを比較して、比較結果を表わす信号を出力する。

マルチプレクサ（ＭＵＸ）５９は、第１レグ用の第１ゲート信号ｇ１１と、第１レグ用の第２ゲート信号ｇ１２とを受ける。マルチプレクサ（ＭＵＸ）５９は、コンパレータ５８の出力信号に従って、入力されるいずれか一方のゲート信号を第１半導体素子５０１のゲート信号ｇ１として出力する。

マルチプレクサ（ＭＵＸ）６１は、第１レグ用の第１ゲート信号ｇ１１と、第１レグ用の第２ゲート信号ｇ１２とを受ける。マルチプレクサ（ＭＵＸ）６１は、コンパレータ５８の出力信号に従って、入力されるいずれか一方のゲート信号を第２半導体素子５０２のゲート信号ｇ２として出力する。

制御ブロック１６７の動作を説明する。
交流電源１の電圧を検出する第３電圧検出器６７７から得られる交流電源１の電圧ｖａｃが正極性の場合、コンパレータ５８の出力はハイレベルとなる。マルチプレクサ（ＭＵＸ）５９は、第１レグ用の第１ゲート信号ｇ１１を、第１半導体素子５０１のゲート信号ｇ１として出力する。マルチプレクサ（ＭＵＸ）６１は、第１レグ用の第２ゲート信号ｇ１２を第２半導体素子５０２のゲート信号ｇ２として出力する。

一方、交流電源１の電圧を検出する第３電圧検出器６７７から得られる交流電源１の電圧ｖａｃが負極性の場合、コンパレータ５８の出力はロウレベルとなる。マルチプレクサ（ＭＵＸ）５９は、第１レグ用の第２ゲート信号ｇ１２を第１半導体素子５０１のゲート信号ｇ１として出力する。マルチプレクサ（ＭＵＸ）６１は、第１レグ用の第１ゲート信号ｇ１１を第２半導体素子５０２のゲート信号ｇ２として出力する。

図３０は、第３半導体素子６０１のゲート信号ｇ３と、第４半導体素子６０２のゲート信号ｇ４とを生成する制御ブロック１６８を表わす図である。

制御ブロック１６８は、コンパレータ４９と、マルチプレクサ６４と、マルチプレクサ６５とを備える。

コンパレータ４９は、第３電圧検出器６７７で検出された交流電源１の電圧ｖａｃとグランド電圧とを比較して、比較結果を表わす信号を出力する。

マルチプレクサ（ＭＵＸ）６４は、第２レグ用の第１ゲート信号ｇ２１と、第２レグ用の第２ゲート信号ｇ２２とを受ける。マルチプレクサ（ＭＵＸ）６４は、コンパレータ４９の出力信号に従って、入力されるいずれか一方のゲート信号を第３半導体素子６０１のゲート信号ｇ３として出力する。

マルチプレクサ（ＭＵＸ）６６は、第２レグ用の第１ゲート信号ｇ２１と、第２レグ用の第２ゲート信号ｇ２２とを受ける。マルチプレクサ（ＭＵＸ）６６は、コンパレータ４９の出力信号に従って、入力されるいずれか一方のゲート信号を第４半導体素子６０２のゲート信号ｇ４として出力する。

制御ブロック１６８の動作を説明する。
交流電源１の電圧を検出する第３電圧検出器６７７から得られる交流電源１の電圧ｖａｃが正極性の場合、コンパレータ４９の出力はハイレベルとなる。マルチプレクサ（ＭＵＸ）６４は、第２レグ用の第１ゲート信号ｇ２１を、第３半導体素子６０１のゲート信号ｇ３として出力する。マルチプレクサ（ＭＵＸ）６６は、第２レグ用の第２ゲート信号ｇ２２を第４半導体素子６０２のゲート信号ｇ４として出力する。

一方、交流電源１の電圧を検出する第３電圧検出器６７７から得られる交流電源１の電圧ｖａｃが負極性の場合、コンパレータ４９の出力はロウレベルとなる。マルチプレクサ（ＭＵＸ）６４は、第２レグ用の第２ゲート信号ｇ２２を第３半導体素子６０１のゲート信号ｇ３として出力する。マルチプレクサ（ＭＵＸ）６６は、第２レグ用の第１ゲート信号ｇ２１を第４半導体素子６０２のゲート信号ｇ４として出力する。

図３１は、スイッチング周波数の指令値ｆｓ＿ｒｅｆを生成する制御ブロック１６９を表わす図である。

制御ブロック１６９は、減算器３９ｂと、比例制御部４４８とを備える。
減算器３９ｂは、図２３の制御ブロック１５７から出力される出力電流の指令値ｉｏｕｔ＿ｒｅｆから第２電流検出器６７９で検出された出力電流ｉｏｕｔを減算することによって、フィードバック量としての差電流を算出する。

比例制御部４４８は、差電流を比例制御することによって、スイッチング周波数の指令値ｆｓ＿ｒｅｆを出力する。

図３２は、第２レグ６００を構成している半導体素子用のゲート信号ｇ２１、ｇ２２を生成する制御ブロック１７５を表わす図である。

制御ブロック１７５は、コンパレータ３５７と、コンパレータ３５６とを備える。
コンパレータ３５７は、スイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波と、図１９の制御ブロック１５３によって算出されたデューティ比Ｄ５０１の指令値Ｄ５０１ｃとを比較して、比較結果に基づいて第２レグ用の第１ゲート信号ｇ２１のレベルを設定する。

コンパレータ３５６は、図１９の制御ブロック１５３によって算出されたデューティ比Ｄ５０１の指令値Ｄ５０１ｃと、スイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波とを比較して、比較結果に基づいて第２レグ用の第２ゲート信号ｇ２２のレベルを設定する。

制御ブロック１７５の動作を説明する。
デューティ比Ｄ５０１の指令値Ｄ５０１ｃが、スイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波よりも小さい場合、コンパレータ３５７が出力する第２レグ用の第１ゲート信号ｇ２１は、ハイレベルとなり、コンパレータ３５６が出力する第２レグ用の第２ゲート信号ｇ２２は、ロウレベルとなる。

一方、デューティ比Ｄ５０１の指令値Ｄ５０１ｃが、スイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波以上の場合、コンパレータ３５７が出力する第２レグ用の第１ゲート信号ｇ２１は、ロウレベルとなり、コンパレータ３５６が出力する第２レグ用の第２ゲート信号ｇ２２は、ハイレベルとなる。

図３３は、第１レグ５００を構成している半導体素子用のゲート信号ｇ１１、ｇ１２を生成する制御ブロック１７６を表わす図である。

制御ブロック１７６は、コンパレータ８４９と、コンパレータ８５０とを備える。
コンパレータ８４９は、固定のスイッチング周波数の成分をもつキャリア波と、図１９の制御ブロック１５３によって算出されたデューティ比Ｄ５０２の指令値Ｄ５０２ｃとを比較して、比較結果に基づいて第１レグ用の第１ゲート信号ｇ１１のレベルを設定する。

コンパレータ８５０は、図１９の制御ブロック１５３によって算出されたデューティ比Ｄ５０２の指令値Ｄ５０２ｃと、固定のスイッチング周波数の成分をもつキャリア波とを比較して、比較結果に基づいて第１レグ用の第２ゲート信号ｇ１２のレベルを設定する。

制御ブロック１７６の動作を説明する。
デューティ比Ｄ５０２の指令値Ｄ５０２ｃが、固定のスイッチング周波数ｆｓ０の周波数成分をもつキャリア波よりも小さい場合、コンパレータ８４９が出力する第１レグ用の第１ゲート信号ｇ１１は、ハイレベルとなり、コンパレータ８５０が出力する第１レグ用の第２ゲート信号ｇ１２は、ロウレベルとなる。

一方、デューティ比Ｄ５０２の指令値Ｄ５０２ｃが、固定のスイッチング周波数ｆｓ０の周波数成分をもつキャリア波以上の場合、コンパレータ８４９が出力する第１レグ用の第１ゲート信号ｇ１１は、ロウレベルとなり、コンパレータ８５０が出力する第１レグ用の第２ゲート信号ｇ１２は、ハイレベルとなる。

図３４は、第２レグ６００を構成している半導体素子用のゲート信号ｇ２１、ｇ２２を生成する制御ブロック１７７を表わす図である。

制御ブロック１７７は、コンパレータ８５１と、マルチプレクサ（ＭＵＸ）８５２と、加算器８５３と、コンパレータ８５４と、コンパレータ８５５と、論理積回路８５６と、論理否定回路８５７とを備える。

第３電圧検出器６７７から得られる交流電源１の電圧ｖａｃが正極性の場合、コンパレータ８５１の出力はハイレベルとなる。マルチプレクサ（ＭＵＸ）８５２は、第２半導体素子５０２のデューティ比の指令値Ｄ２ｃを出力する。

一方、第３電圧検出器６７７から得られる交流電源１の電圧ｖａｃが負極性の場合、コンパレータ８５１の出力はロウレベルとなる。マルチプレクサ（ＭＵＸ）８５２は、第１半導体素子５０１のデューティ比の指令値Ｄ１ｃを出力する。

加算器８５３は、制御ブロック１５９から出力される制御用位相シフト量Ｄｐｓ＿ｌｉｍｉｔの指令値Ｄｐｓ＿ｌｉｍｉｔｃと、マルチプレクサ（ＭＵＸ）８５２の出力値とを加算して演算値を算出する。

コンパレータ８５４は、固定のスイッチング周波数の周波数成分をもつキャリア波と、指令値Ｄｐｓ＿ｌｉｍｉｔｃとを比較して、比較結果ＯＰ１を出力する。

コンパレータ８５５は、固定のスイッチング周波数の指令値ｆｓ＿ｒｅｆの周波数成分をもつキャリア波と、加算器８５３の出力値とを比較して、比較結果ＯＰ２を出力する。

論理積回路８５６は、比較結果ＯＰ１と比較結果ＯＰ２との論理積をとって、第２レグ用の第２ゲート信号ｇ２２を出力する。

論理否定回路８５７は、比較結果ＯＰ１と比較結果ＯＰ２との論理積を反転して、第２レグ用の第１ゲート信号ｇ２１を出力する。

本実施の形態の電力変換装置では、パルス周波数変調制御に加え、周波数変調制御と、位相シフト制御の少なくとも一方を同時に用いることで、１つのフルブリッジインバータ回路で高力率制御と出力制御を同時に実現する。これにより、少ない周波数変動幅で広範囲な出力制御を行うことが可能となり、半導体素子および磁性部品の損失増加を抑制し、半導体素子および磁性部品の破壊を防止できる。

実施の形態１の変形例１．
図３５は、実施の形態１の変形例１における制御方式を表わす図である。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨ１より大きい領域では、第３の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御と位相シフト変調制御によって、第２レグ６００を制御する。制御回路１４は、第３レグ３００に整流制御させる。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨ１以下かつ閾値ＴＨ２より大きい領域では、第２の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御と位相シフト変調によって、第２レグ６００を制御する。制御回路１４は、第３レグ３００に整流制御させる。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨ２以下の領域では、第１の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第２レグ６００を制御する。制御回路１４は、第３レグ３００に整流制御させる。

実施の形態１の変形例２．
図３６は、実施の形態１の変形例２における制御方式を表わす図である。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨより大きい領域では、第１の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第２レグ６００を制御する。制御回路１４は、第３レグ３００に整流制御させる。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨ以下の領域では、第２の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御と位相シフト変調によって、第２レグ６００を制御する。制御回路１４は、第３レグ３００に整流制御させる。

実施の形態１の変形例３．
図３７は、実施の形態１の変形例３における制御方式を表わす図である。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨより大きい領域では、第２の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御と位相シフト変調によって、第２レグ６００を制御する。制御回路１４は、第３レグ３００に整流制御させる。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨ以下の領域では、第３の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御と位相シフト変調によって、第２レグ６００を制御する。制御回路１４は、第３レグ３００に整流制御させる。

実施の形態２．
本実施の形態における電力変換装置の回路構成は、実施の形態１に示す場合と概ね同様であるため、構成の詳細な説明は繰り返さない。

実施の形態２では、第１レグ５００を構成する第１半導体素子５０１と第２半導体素子５０２と、第３レグ３００を構成する第５半導体素子３０１と第６半導体素子３０２とが高力率制御され、第２レグ６００を構成する第３半導体素子６０１と第４半導体素子が出力制御される。

図３８は、実施の形態２における制御方式を表わす図である。
制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨ１より大きい領域では、第４の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第２レグ６００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第３レグ３００を制御する。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨ１以下かつ閾値ＴＨ２より大きい領域では、第５の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御と位相シフト変調によって、第２レグ６００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第３レグ３００を制御する。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨ２以下の領域では、第６の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御と位相シフト変調制御によって、第２レグ６００を制御する。制御回路１４は、パルス幅変調制御によって、第３レグ３００を制御する。

（第４の制御方式）
図３９は、第４の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２のゲートパルスの例を表わす図である。

図３９に示す動作では、第１半導体素子５０１のパルスと第６半導体素子３０２のパルスとが同期し、第２半導体素子５０２のパルスと第５半導体素子３０１のパルスとが同期する。さらに、第１半導体素子５０１がオンするタイミングと第６半導体素子３０２がオンするタイミングと第４半導体素子６０２がオンするタイミングとが同期し、かつ第２半導体素子５０２がオフするタイミングと第５半導体素子３０１がオフするタイミングと第３半導体素子６０１がオフするタイミングとが同期する。さらに、第１半導体素子５０１のパルス幅と第３半導体素子６０１のパルス幅と第６半導体素子３０２のパルス幅とが等しく、かつ第２半導体素子５０２のパルス幅と第４半導体素子６０２のパルス幅と第５半導体素子３０１のパルス幅とが等しい。制御回路１４は、このような条件を満たしつつ、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２の共通のスイッチング周波数ｆｓが変化するように、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２を制御する。

図４０は、第４の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２のゲートパルスの別の例を表わす図である。

図４０に示す動作では、第１半導体素子５０１のパルスと第６半導体素子３０２のパルスとが同期し、第２半導体素子５０２のパルスと第５半導体素子３０１のパルスとが同期する。さらに、第１半導体素子５０１のゲートパルスの中心位相と、第４半導体素子６０２のゲートパルスの中心位相と、第６半導体素子３０２のゲートパルスの中心位相とが同期し、かつ第２半導体素子５０２のゲートパルスの中心位相と、第３半導体素子６０１のゲートパルスの中心位相と、第５半導体素子３０１のゲートパルスの中心位相とが同期する。さらに、第１半導体素子５０１のパルス幅と第３半導体素子６０１のパルス幅と第６半導体素子３０２のパルス幅とが等しく、かつ第２半導体素子５０２のパルス幅と第４半導体素子６０２のパルス幅と第５半導体素子３０１のパルス幅とが等しい。制御回路１４は、このような条件を満たしつつ、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２の共通のスイッチング周波数ｆｓが変化するように、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２を制御する。

図３９と図４０に示すような制御によって、対角に位置する第１半導体素子５０１および第４半導体素子６０２が同時にオンする期間の長さと、対角に位置する第２半導体素子５０２および第３半導体素子６０１が同時にオンする期間の長さとを同一にすることができるので、安定した電力供給が可能となる。

（第６の制御方式）
図４１は、第６の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２のゲートパルスの別の例を表わす図である。

図４１に示す動作では、第１半導体素子５０１のパルスと、第６半導体素子３０２のパルスとが同期し、かつ第２半導体素子５０２のパルスと、第５半導体素子３０１のパルスとが同期する。さらに、位相シフト制御の初期状態を、第１半導体素子５０１がオンするタイミングと、第４半導体素子６０２がオンするタイミングと、第６半導体素子３０２がオンするタイミングとが同期し、第２半導体素子５０２がオフするタイミングと、第３半導体素子６０１がオフするタイミングと、第５半導体素子３０１がオンするタイミングとが同期した状態と定義している。この初期状態から、第３半導体素子６０１の位相、および第４半導体素子６０２の位相がシフトする。

さらに、第１半導体素子５０１のパルス幅と、第３半導体素子６０１のパルス幅と、第６半導体素子３０２のパルス幅とが等しく、かつ第２半導体素子５０２のパルス幅と、第４半導体素子６０２のパルス幅と、第５半導体素子３０１のパルス幅とが等しい。

制御回路１４は、このような条件を満たすように、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２を制御する。

図４２は、第６の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２のゲートパルスの別の例を表わす図である。

図４２に示す動作では、第１半導体素子５０１のパルスと、第６半導体素子３０２のパルスとが同期し、第２半導体素子５０２のパルスと、第５半導体素子３０１のパルスとが同期する。

さらに、位相シフト制御の初期状態を、第１半導体素子５０１がオンするタイミングと、第３半導体素子６０１がオンするタイミングと、第６半導体素子３０２がオンするタイミングとが同期し、かつ第２半導体素子５０２がオンするタイミングと、第４半導体素子６０２がオンするタイミングと、第５半導体素子３０１がオンするタイミングとが同期した状態と定義している。この初期状態から、第３半導体素子６０１の位相、および第４半導体素子６０２の位相がシフトする。

さらに、第１半導体素子５０１のパルス幅と、第３半導体素子６０１のパルス幅と、第６半導体素子３０２のパルス幅とが等しく、かつ第２半導体素子５０２のパルス幅と、第４半導体素子６０２のパルス幅と、第５半導体素子３０１のパルス幅とが等しい。

制御回路１４は、このような条件を満たすように、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２を制御する。

図４１と図４２に示すような制御によって、対角に位置する第１半導体素子５０１および第４半導体素子６０２が同時にオンする期間の長さと、対角に位置する第２半導体素子５０２および第３半導体素子６０１が同時にオンする期間の長さとを同一にすることができるので、安定した電力供給が可能となる。

（第５の制御方式）
図４３は、第５の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２のゲートパルスの例を表わす図である。

図４３に示す動作では、第１半導体素子５０１のパルスと、第６半導体素子３０２のパルスとが同期し、第２半導体素子５０２のパルスと、第５半導体素子３０１のパルスとが同期する。

さらに、位相シフト制御の初期状態を、第１半導体素子５０１がオンするタイミングと、第４半導体素子６０２がオンするタイミングと、第６半導体素子３０２がオンするタイミングとが同期し、第２半導体素子５０２がオフするタイミングと、第３半導体素子６０１がオフするタイミングと、第５半導体素子３０１がオンするタイミングとが同期した状態と定義している。この初期状態から、第３半導体素子６０１の位相、および第４半導体素子６０２の位相がシフトする。

さらに、第１半導体素子５０１のパルス幅と、第３半導体素子６０１のパルス幅と、第６半導体素子３０２のパルス幅とが等しく、かつ第２半導体素子５０２のパルス幅と、第４半導体素子６０２のパルス幅と、第５半導体素子３０１のパルス幅とが等しい。

制御回路１４は、このような条件を満たしつつ、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２の共通のスイッチング周波数ｆｓが変化するように、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２を制御する。

図４４は、第５の制御方式における第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２のゲートパルスの別の例を表わす図である。

図４４に示す動作では、第１半導体素子５０１のパルスと、第６半導体素子３０２のパルスとが同期し、第２半導体素子５０２のパルスと、第５半導体素子３０１のパルスとが同期する。

さらに、位相シフト制御の初期状態を、第１半導体素子５０１がオンするタイミングと、第３半導体素子６０１がオンするタイミングと、第６半導体素子３０２がオンするタイミングとが同期し、かつ第２半導体素子５０２がオンするタイミングと、第４半導体素子６０２がオンするタイミングと、第５半導体素子３０１がオンするタイミングとが同期した状態と定義している。この初期状態から、第３半導体素子６０１の位相、および第４半導体素子６０２の位相がシフトする。

さらに、第１半導体素子５０１のパルス幅と、第３半導体素子６０１のパルス幅と、第６半導体素子３０２のパルス幅とが等しく、かつ第２半導体素子５０２のパルス幅と、第４半導体素子６０２のパルス幅と、第５半導体素子３０１のパルス幅とが等しい。

制御回路１４は、このような条件を満たしつつ、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２の共通のスイッチング周波数ｆｓが変化するように、第１半導体素子５０１、第２半導体素子５０２、第３半導体素子６０１、第４半導体素子６０２、第５半導体素子３０１、および第６半導体素子３０２を制御する。

図４３と図４４に示すような制御によって、対角に位置する第１半導体素子５０１および第４半導体素子６０２が同時にオンする期間の長さと、対角に位置する第２半導体素子５０２および第３半導体素子６０１が同時にオンする期間の長さとを同一にすることができるので、安定した電力供給が可能となる。

図４５は、第４の制御方式を担う複数の制御ブロックを表わす図である。
第４の制御方式の複数の制御ブロックが、実施の形態１の第１の制御方式を担う複数の制御ブロックと相違する点は、第４の制御方式の複数の制御ブロックには、制御ブロック１６７の代わりに、制御ブロック１７８が含まれることである。

制御ブロック１７８は、交流電源１の電圧ｖａｃが正極性の場合、第１レグ用の第１ゲート信号ｇ１１を、第１半導体素子５０１のゲート信号ｇ１および第６半導体素子３０２のゲート信号ｇ６として出力し、第１レグ用の第２ゲート信号ｇ１２を第２半導体素子５０２のゲート信号ｇ２および第５半導体素子３０１のゲート信号ｇ５として出力する。制御ブロック１６７は、交流電源１の電圧ｖａｃが負極性の場合、第１レグ用の第２ゲート信号ｇ１２を第１半導体素子５０１のゲート信号ｇ１および第６半導体素子３０２のゲート信号ｇ６として出力し、第１レグ用の第１ゲート信号ｇ１１を第２半導体素子５０２のゲート信号ｇ２および第５半導体素子３０１のゲート信号ｇ５として出力する。

図４６は、第６の制御方式を担う複数の制御ブロックを表わす図である。
第６の制御方式の複数の制御ブロックが、実施の形態１の第３の制御方式を担う複数の制御ブロックと相違する点は、第６の制御方式の複数の制御ブロックには、制御ブロック１６７の代わりに、制御ブロック１７８が含まれることである。

制御ブロック１７８は、第４の制御方式の制御ブロック１７８と同様なので、説明を繰り返さない。

図４７は、第５の制御方式を担う複数の制御ブロックを表わす図である。
第５の制御方式の複数の制御ブロックが、実施の形態１の第２の制御方式を担う複数の制御ブロックと相違する点は、第５の制御方式の複数の制御ブロックには、制御ブロック１６７の代わりに、制御ブロック１７８が含まれることである。

制御ブロック１７８は、第４の制御方式の制御ブロック１７８と同様なので、説明を繰り返さない。

図４８は、第１半導体素子５０１のゲート信号ｇ１と、第２半導体素子５０２のゲート信号ｇ２と、第５半導体素子３０１のゲート信号ｇ５と、第６半導体素子３０２のゲート信号ｇ６とを生成する制御ブロック１７８を表わす図である。

制御ブロック１７８は、コンパレータ５８と、マルチプレクサ５９と、マルチプレクサ６１とを備える。

コンパレータ５８は、第３電圧検出器６７７で検出された交流電源１の電圧ｖａｃとグランド電圧とを比較して、比較結果を表わす信号を出力する。

マルチプレクサ（ＭＵＸ）５９は、第１レグ用の第１ゲート信号ｇ１１と、第１レグ用の第２ゲート信号ｇ１２とを受ける。マルチプレクサ（ＭＵＸ）５９は、コンパレータ５８の出力信号に従って、入力されるいずれか一方のゲート信号を第１半導体素子５０１のゲート信号ｇ１および第６半導体素子３０２のゲート信号ｇ６として出力する。

マルチプレクサ（ＭＵＸ）６１は、第１レグ用の第１ゲート信号ｇ１１と、第１レグ用の第２ゲート信号ｇ１２とを受ける。マルチプレクサ（ＭＵＸ）６１は、コンパレータ５８の出力信号に従って、入力されるいずれか一方のゲート信号を第２半導体素子５０２のゲート信号ｇ２および第５半導体素子３０１のゲート信号ｇ５として出力する。

制御ブロック１７８の動作を説明する。
交流電源１の電圧を検出する第３電圧検出器６７７から得られる交流電源１の電圧ｖａｃが正極性の場合、コンパレータ５８の出力はハイレベルとなる。マルチプレクサ（ＭＵＸ）５９は、第１レグ用の第１ゲート信号ｇ１１を、第１半導体素子５０１のゲート信号ｇ１および第６半導体素子３０２のゲート信号ｇ６として出力する。マルチプレクサ（ＭＵＸ）６１は、第１レグ用の第２ゲート信号ｇ１２を第２半導体素子５０２のゲート信号ｇ２および第５半導体素子３０１のゲート信号ｇ５として出力する。

一方、交流電源１の電圧を検出する第３電圧検出器６７７から得られる交流電源１の電圧ｖａｃが負極性の場合、コンパレータ５８の出力はロウレベルとなる。マルチプレクサ（ＭＵＸ）５９は、第１レグ用の第２ゲート信号ｇ１２を第１半導体素子５０１のゲート信号ｇ１および第６半導体素子３０２のゲート信号ｇ６として出力する。マルチプレクサ（ＭＵＸ）６１は、第１レグ用の第１ゲート信号ｇ１１を第２半導体素子５０２のゲート信号ｇ２および第５半導体素子３０１のゲート信号ｇ５として出力する。

本実施の形態によれば、第１半導体素子５０１と、第２半導体素子５０２と、第５半導体素子３０１と、第６半導体素子３０２とに電力損失を分担させることで局所的に電力損失が生じないように動作することが可能となる。また、本実施の形態では、上述したような回路構成および制御手法を用いるため、実施の形態１に示す電力変換装置と同様に、１段のフルブリッジインバータ回路で高力率制御と、広範囲な出力制御を同時に行うことが可能となる。

実施の形態２の変形例１．
図４９は、実施の形態２の変形例１における制御方式を表わす図である。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨ１より大きい領域では、第６の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御と位相シフト変調制御によって、第２レグ６００を制御する。制御回路１４は、パルス幅変調制御によって、第３レグ３００を制御する。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨ１以下かつ閾値ＴＨ２より大きい領域では、第５の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御と位相シフト変調によって、第２レグ６００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第３レグ３００を制御する。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨ２以下の領域では、第４の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第２レグ６００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数制御によって、第３レグ３００を制御する。

実施の形態２の変形例２．
図５０は、実施の形態２の変形例２における制御方式を表わす図である。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨより大きい領域では、第４の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第２レグ６００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第３レグ３００を制御する。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨ以下の領域では、第５の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御と位相シフト変調によって、第２レグ６００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第３レグ３００を制御する。

実施の形態２の変形例３．
図５１は、実施の形態２の変形例３における制御方式を表わす図である。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨより大きい領域では、第５の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御と位相シフト変調によって、第２レグ６００を制御する。制御回路１４は、パルス幅変調制御とパルス周波数変調制御によって、第３レグ３００を制御する。

制御回路１４は、電圧変換比Ｍの目標値Ｍ＊が閾値ＴＨ以下の領域では、第６の制御方式に基づいて、第１レグ５００、第２レグ６００、および第３レグ３００を制御する。制御回路１４は、パルス幅変調制御によって、第１レグ５００を制御する。制御回路１４は、パルス幅変調制御と位相シフト変調によって、第２レグ６００を制御する。制御回路１４は、パルス幅変調制御によって、第３レグ３００を制御する。

（変形例）
本発明は、上記の実施形態に限定されるものではなく、たとえば、以下のような変形例も含まれる。
（１）電力変換装置の変形例
図５２は、変形例の電力変換装置６０００の構成を表わす図である。

図５２では、第５半導体素子３０１と、第６半導体素子３０２とは、受動半導体であるダイオードによって構成される。

交流電源１の一端は、力率改善用リアクトル２を介して、第１半導体素子５０１と第２半導体素子５０２とが接続される第１交流端ＮＤ１と接続される。第１交流端ＮＤ１は、直列共振用リアクトル７に接続される。このような構成にすることによって、交流電源１にて生じる交流電力の周波数の２倍の周波数成分をもつ電力脈動のすべては、直流負荷１３へ伝送され、直流コンデンサ４ではスイッチング周期Ｔに起因した充放電によってのみ電圧リプルが発生する。したがって、交流電力の周期の２倍の周波数の電力脈動を直流コンデンサ４で平滑する必要がない。このため、２つの電力変換器を設けて２つの電力変換器のリンク部にコンデンサを接続する一般的な方式とは異なり、直流コンデンサ４は、スイッチング周期Ｔｓに起因した充放電リプルのみを平滑すれば良い。この結果、一般的な方式と比較して、直流コンデンサ４の容量を大幅に低減することが可能となり、直流コンデンサ４の小型化を実現することができる。
（２）スイッチング周波数の指令値ｆｓ＿ｒｅｆを生成する制御ロジックの変形例
スイッチング周波数の指令値ｆｓ＿ｒｅｆを生成する制御ロジックは、図２６の制御ブロック１６０に限定されるものではなく、その他の制御ロジックを用いても良い。

図５３は、スイッチング周波数の指令値ｆｓ＿ｒｅｆを生成する制御ブロック１６１を表わす図である。

乗算器４４は、第２電圧検出器６７６から得られる出力電圧Ｖｏｕｔと、第２電流検出器６７９から得られる出力電流ｉｏｕｔとを乗算することで出力電力ＰＷ１を出力する。

減算器４７ｂは、予め定められた出力電力の目標値Ｐｏｕｔ＿ｒｅｆと、出力電力ＰＷ１との差電力ＳＰ１を算出する。算出された差電力ＳＰ１がフィードバック量として、ＰＩ制御部４８に入力される。ＰＩ制御部４８は、差電力ＳＰ１を比例積分制御して、スイッチング周波数の指令値ｆｓ＿ｒｅｆを出力する。

図５４は、スイッチング周波数の指令値ｆｓ＿ｒｅｆを生成する制御ブロック１６２を表わす図である。

乗算器４４は、第３電圧検出器６７７から得られる交流電源１の実効電圧Ｖａｃと、第１電流検出器６７８から得られる交流電源１の実効電流Ｉａｃとを乗算することで交流電源１の電力、すなわち入力電力ＰＷ２を算出する。

減算器４７ｃは、予め定められた入力電力の目標値Ｐａｃ＿ｒｅｆと、入力電力ＰＷ２との差電力ＳＰ２を算出する。算出された差電力ＳＰ２がフィードバック量として、ＰＩ制御部４８に入力される。ＰＩ制御部４８は、差電力ＳＰ２を比例積分制御して、スイッチング周波数の指令値ｆｓ＿ｒｅｆを出力する。なお、入力電力ＰＷ２は入力力率を考慮した有効電力である。

図５５は、スイッチング周波数の指令値ｆｓ＿ｒｅｆを生成する制御ブロック１６３を表わす図である。

減算器４７ｄは、予め定められた交流電源１の目標電流実効値Ｉａｃ＿ｒｅｆと、第１電流検出器６７８から得られる交流電源１の実効電流Ｉａｃとの差電流ＳＩ１を算出する。算出された差電流ＳＩ１がフィードバック量として、ＰＩ制御部４８に入力される。ＰＩ制御部４８は、差電流ＳＩ１を比例積分制御して、スイッチング周波数の指令値ｆｓ＿ｒｅｆを出力する。交流電源１の実効電流は、入力電流を表わす。

図５６は、スイッチング周波数の指令値ｆｓ＿ｒｅｆを生成する制御ブロック１６４を表わす図である。

減算器４７ｅは、予め定められ出力電流の目標値ｉｏｕｔ＿ｒｅｆと、第２電流検出器６７９から得られる出力電流ｉｏｕｔとの差電流ＳＩ２を算出する。算出された差電流ＳＩ２がフィードバック量として、ＰＩ制御部４８に入力される。ＰＩ制御部４８は、差電流ＳＩ２を比例積分制御して、スイッチング周波数の指令値ｆｓ＿ｒｅｆを出力する。
（３）位相シフト量Ｄｐｓの指令値Ｄｐｓｃを生成する制御ブロック
位相シフト量Ｄｐｓの指令値Ｄｐｓｃを生成する制御ロジックは、図２４の制御ブロック１５８に限定されるものではなく、その他の制御ロジックを用いても良い。

図５７は、位相シフト量Ｄｐｓの指令値Ｄｐｓｃを生成する制御ブロック１７０を表わす図である。

制御ブロック１７０は、乗算器８４４と、乗算器８４５と、除算器８４６と、減算器８４７ａと、ＰＩ制御部８４８とを備える。

乗算器８４４は、第２電圧検出器６７６から得られる出力電圧Ｖｏｕｔと、第２電流検出器６７９から得られる出力電流ｉｏｕｔとを乗算することによって、出力電力ＰＷ１を出力する。

乗算器８４５は、第３電圧検出器６７７から得られる交流電源１の実効電圧Ｖａｃと、第１電流検出器６７８から得られる交流電源１の実効電流Ｉａｃとを乗算することによって、入力電力ＰＷ２を出力する。

除算器８４６は、出力電力ＰＷ１を入力電力ＰＷ２で除算することによって、変換効率ηを出力する。

減算器８４７ａは、予め定められた目標効率ηｒｅｆと、除算器４６から出力される変換効率ηとを減算することによって、フィードバック量として差効率Ｓηを算出する。

ＰＩ制御部８４８は、差効率Ｓηを比例積分制御して、位相シフト量Ｄｐｓの指令値Ｄｐｓｃを出力する。なお、入力電力ＰＷ２は入力力率を考慮した有効電力である。

図５８は、位相シフト量Ｄｐｓの指令値Ｄｐｓｃを生成する制御ブロック１７１を表わす図である。

制御ブロック１７１は、乗算器４４と、減算器４７ｂと、ＰＩ制御部４０とを備える。
乗算器４４は、第２電圧検出器６７６から得られる出力電圧Ｖｏｕｔと、第２電流検出器６７９から得られる出力電流ｉｏｕｔとを乗算することによって、出力電力ＰＷ１を出力する。

減算器４７ｂは、予め定められた目標出力電力ｐｏｕｔ＿ｒｅｆと、乗算器４４から出力される出力電力ＰＷ１とを減算することによって、フィードバック量として差電力ＳＰｗｐを算出する。

ＰＩ制御部４０は、差電力ＳＰを比例積分制御して、位相シフト量Ｄｐｓの指令値Ｄｐｓｃを出力する。

図５９は、位相シフト量Ｄｐｓの指令値Ｄｐｓｃを生成する制御ブロック１７２を表わす図である。

制御ブロック１７２は、乗算器４５と、減算器４７ｃと、ＰＩ制御部４０とを備える。
乗算器４５は、第３電圧検出器６７７から得られる交流電源１の電圧ｖａｃと、第１電流検出器６７８から得られる交流電源１の電流ｉａｃとを乗算することによって、交流電力ＰＷ２を出力する。なお、入力電力ＰＷ２は入力力率を考慮した有効電力である。

減算器４７ｃは、予め定められた目標交流電力ｐａｃ＿ｒｅｆと、乗算器４５から出力される交流電力ＰＷ２とを減算することによって、フィードバック量として差電力ＳＰを算出する。

ＰＩ制御部４０は、差電力ＳＰを比例積分制御して、位相シフト量Ｄｐｓの指令値Ｄｐｓｃを出力する。

図６０は、位相シフト量Ｄｐｓの指令値Ｄｐｓｃを生成する制御ブロック１７３を表わす図である。

制御ブロック１７３は、減算器４７ｄと、ＰＩ制御部４０とを備える。
減算器４７ｄは、予め定められた交流電流ｉａｃ＿ｒｅｆと、第１電流検出器６７８から得られる交流電源１の電流ｉａｃとを減算することによって、フィードバック量として差電流ＳＩを算出する。

ＰＩ制御部４０は、差電流ＳＩを比例積分制御して、位相シフト量Ｄｐｓの指令値Ｄｐｓｃを出力する。

図６１は、位相シフト量Ｄｐｓの指令値Ｄｐｓｃを生成する制御ブロック１７４を表わす図である。

制御ブロック１７４は、減算器４７ｅと、ＰＩ制御部４０とを備える。
減算器４７ｅは、予め定められた出力電流ｉｏｕｔ＿ｒｅｆと、第２電流検出器６７９から得られる出力電流ｉｏｕｔとを減算することによって、フィードバック量として差電流ＳＩを算出する。

ＰＩ制御部４０は、差電流ＳＩを比例積分制御して、位相シフト量Ｄｐｓの指令値Ｄｐｓｃを出力する。
（４）効率に基づく制御
制御ブロック１６０は、検出した電圧と電流から演算した効率が目標効率に追従するようスイッチング周波数の指令値ｆｓ＿ｒｅｆを生成し、制御ブロック１７０は、検出した電圧と電流から演算した効率が目標効率に追従するように、位相シフト量Ｄｐｓの指令値Ｄｐｓｃを生成しているが、効率に基づいた制御手法はこれに限らない。

図６２は、スイッチング周波数ｆｓと、位相シフト量Ｄｐｓの選択方法を説明するための図である。

図６２に示すように、所望の電圧変換比が得られるスイッチング周波数ｆｓと、位相シフト量Ｄｐｓと、の組み合わせを複数パターン記憶し、その中で最も変換効率が大きくなる組み合わせの動作条件に収束させても良い。このとき、スイッチング周波数と、位相シフト量Ｄｐｓと、の組み合わせを連続して記憶しても良いし、図６２のように、任意に設定したスイッチング周波数の変化幅Δｆｓごとに組み合わせを記憶しても良い。また、変換効率に限らず、出力電力が最大となる組み合わせを記憶しても良いし、入力電力が最大となる組み合わせを記憶しても良いし、入力電流が最大となる組み合わせを記憶しても良いし、出力電流が最大となる組み合わせを記憶しても良い。

（５）２次側整流回路１１
２次側整流回路１１は、図１に示した構成に限らない。

図６３は、２次側整流回路１１の変形例を表わす図である。図６３に示すように、トランス９をセンタータップ型として、半導体素子にダイオードを用いたセンタータップダイオード整流方式としても良い。

図６４は、２次側整流回路１１の別の変形例を表わす図である。図６４に示すように、２つのレグの内、一方を２つのダイオードで構成し、他方を２つのコンデンサで構成した倍電圧ダイオード整流方式としても良い。

図６５は、２次側整流回路１１の別の変形例を表わす図である。図６５に示すように、４つの能動半導体でフルブリッジを構成したフルブリッジ同期整流方式としても良い。

図６６は、２次側整流回路１１の別の変形例を表わす図である。図６６に示すように、トランス９をセンタータップ型として半導体素子に能動半導体を用いたセンタータップ同期整流方式としても良い。

図６７は、２次側整流回路１１の別の変形例を表わす図である。図６７に示すように、２つのレグの内、一方を２つの能動半導体で構成し、他方を２つのコンデンサで構成した倍電圧同期整流方式としても良い。

（６）出力平滑回路１２００
図６８は、出力平滑回路１２００の変形例を表わす図である。図６８に示すように、出力平滑回路１２００の構成をコンデンサＣのみを用いて平滑するコンデンサインプット方式としても良い。

図６９は、出力平滑回路１２００の別の変形例を表わす図である。図６９に示すように、出力平滑回路１２００の構成をコンデンサＣ１、Ｃ２、Ｃ３とインダクタＬ１、Ｌ２を交互に複数接続した平滑方式を採用しても良い。なお、コンデンサとインダクタの数はこれに限らない。

（７）第２電圧検出器６７６
出力電圧Ｖｏｕｔを検出する第２電圧検出器は、図１に記載している第２出力平滑用コンデンサ１２０３の電圧を検出する手法に限らず、第１出力平滑用コンデンサ１２０１の電圧を検出しても良く、直流負荷１３の電圧を検出しても良い。なお、出力平滑回路１２００が図６８または図６９に示す構成の場合は、いずれかのコンデンサ電圧を検出する手法、もしくは直流負荷１３の電圧を検出する手法のどちらか一方を選択すれば良い。

（８）第２電流検出器６７９
出力電流ｉｏｕｔを検出する第２電流検出器は、図１のように直流負荷１３と直列接続した箇所に限らず、出力平滑用リアクトル１２０２と直列接続した箇所に配置しても良く、出力平滑用リアクトル１２０２の電流を検出しても良い。

（９）制御ブロック
制御回路に含まれる制御ブロックは、演算回路を用いてハードウェアで構成しても良い。図７０は、制御回路１４の変形例を表わす図である。図７０に示すように、プログラムを記憶するメモリ７４６と、そのプログラムを処理するプロセッサ７４５を用いてソフトウェア的に構成しても良い。

（１０）共振回路
直列共振用リアクトル７は、トランス９の漏洩インダクタンスで代用しても良く、並列共振用リアクトル８は、トランス９の励磁インダクタンスで代用しても良い。図１では直列共振用リアクトル７と、並列共振用リアクトル８と、直列共振用コンデンサ１０とをトランス９の１次側に配置しているが、トランス９の２次側に配置しても良く、あるいはトランス９の１次側と２次側のそれぞれに分散させて配置しても良い。図１では、直列共振用リアクトル７と直列共振用コンデンサ１０をトランス９の１次側端子のいずれかに接続しているが、両側端子に分散させて配置しても良く、トランス９の２次側の両側端子に分散させて配置しても良い。

（１１）第２の制御方式および第５の制御方式
制御ブロック１６０に代えて、制御ブロック１６９を用いるものとしてもよい。

（１２）位相シフト量の指令値およびスイッチング周波数の指令値
位相シフト量Ｄｐｓの指令値Ｄｐｓｃを演算によって求めるのではなく、動作条件ごとに設定された固定の位相シフト量を一意に出力しても良い。この場合、スイッチング周波数をフィードバック量として出力制御を行うものとしてもよい。また、スイッチング周波数の指令値ｆｓ＿ｒｅｆを演算によって求めるのではなく、動作条件ごとに設定された固定のスイッチング周波数を一意に出力しても良い。このとき、位相シフト量をフィードバック量として出力制御を行うものとしてもよい。

（１３）第１〜第６の制御方式において、以下を実行するものとしてもよい。
第１の制御方式において、ＣＰ制御モードでは、以下のように制御されるものとしてもよい。第１レグ５００は、第１電流検出器６７８から得られる値に基づいて、第３電圧検出器６７７から得られる正弦波電圧と同位相の目標正弦波電流に追従するようにオン期間と、スイッチング周波数と、を調整することで高力率制御を行う。第２レグ６００は、第１電圧検出器６７５から得られる値に基づいて、目標直流電圧に追従するようにオン期間と、スイッチング周波数と、を調整することで出力制御を行う。ＣＣ制御モードでは、以下のように制御されるものとしてもよい。第１レグ５００は、第１電圧検出器６７５と、第３電圧検出器６７７と、第１電流検出器６７８と、から得られる値に基づいて、直流コンデンサ４の直流電圧を目標直流電圧に追従するようにオン期間と、スイッチング周波数と、を調整することで高力率制御を行う。第２レグ６００は、第２電流検出器６７９から得られる値に基づいて、目標直流電流に追従するようにオン期間と、周波数と、を調整して出力制御を行う。

第４の制御方式において、ＣＰ制御モードでは、以下のように制御されるものとしてもよい。第１レグ５００および第３レグは、第１電流検出器６７８から得られる値に基づいて、第３電圧検出器６７７から得られる正弦波電圧と同位相の目標正弦波電流に追従するようにオン期間と、スイッチング周波数と、を調整することで高力率制御を行う。第２レグ６００は、第１電圧検出器６７５から得られる値に基づいて、目標直流電圧に追従するようにオン期間と、スイッチング周波数と、を調整することで出力制御を行う。ＣＣ制御モードでは、以下のように制御されるものとしてもよい。第１レグ５００および第３レグは、第１電圧検出器６７５と、第３電圧検出器６７７と、第１電流検出器６７８と、から得られる値に基づいて、直流コンデンサ４の直流電圧を目標直流電圧に追従するようにオン期間と、スイッチング周波数と、を調整することで高力率制御を行う。第２レグ６００は、第２電流検出器６７９から得られる値に基づいて、目標直流電流に追従するようにオン期間と、周波数と、を調整して出力制御を行う。

第２の制御方式において、ＣＰ制御モードでは、以下のように制御されるものとしてもよい。第１レグ５００は、第１電流検出器６７８から得られる値に基づいて、第３電圧検出器６７７から得られる正弦波電圧と同位相の目標正弦波電流に追従するようにオン期間と、スイッチング周波数とを調整することで高力率制御を行う。第２レグ６００は、第１電圧検出器６７５から得られる値に基づいて、目標直流電圧に追従するようにオン期間と、位相シフト量と、スイッチング周波数と、を調整することで出力制御を行う。ＣＣ制御モードでは、以下のように制御されるものとしてもよい。第１レグ５００は、第１電圧検出器６７５と、第３電圧検出器６７７と、第１電流検出器６７８と、から得られる値に基づいて、直流コンデンサ４の直流電圧を目標直流電圧に追従するようにオン期間と、スイッチング周波数と、を調整することで高力率制御を行う。第２レグ６００は第２電流検出器６７９から得られる値に基づいて、目標直流電流に追従するようにオン期間と、周波数と、位相シフト量と、を調整して出力制御を行う。

第４の制御方式において、ＣＰ制御モードでは、以下のように制御されるものとしてもよい。第１レグ５００および第３レグは、第１電流検出器６７８から得られる値に基づいて、第３電圧検出器６７７から得られる正弦波電圧と同位相の目標正弦波電流に追従するようにオン期間と、スイッチング周波数とを調整することで高力率制御を行う。第２レグ６００は、第１電圧検出器６７５から得られる値に基づいて、目標直流電圧に追従するようにオン期間と、位相シフト量と、スイッチング周波数と、を調整することで出力制御を行う。ＣＣ制御モードでは、以下のように制御されるものとしてもよい。第１レグ５００および第３レグは、第１電圧検出器６７５と、第３電圧検出器６７７と、第１電流検出器６７８と、から得られる値に基づいて、直流コンデンサ４の直流電圧を目標直流電圧に追従するようにオン期間と、スイッチング周波数と、を調整することで高力率制御を行う。第２レグ６００は第２電流検出器６７９から得られる値に基づいて、目標直流電流に追従するようにオン期間と、周波数と、位相シフト量と、を調整して出力制御を行う。

第３の制御方式において、ＣＰ制御モードでは、第１レグ５００は、第１電流検出器６７８から得られる値に基づいて、第３電圧検出器６７７から得られる正弦波電圧と同位相の目標正弦波電流に追従するようにオン期間を調整することで高力率制御を行う。第２レグ６００は、第１電圧検出器６７５から得られる値に基づいて、目標直流電圧に追従するようにオン期間と、位相シフト量と、を調整することで出力制御を行う。ＣＣ制御モードでは、第１レグ５００は、第１電圧検出器６７５と、第３電圧検出器６７７と、第１電流検出器６７８と、から得られる値に基づいて、直流コンデンサ４の直流電圧を目標直流電圧に追従するようにオン期間を調整することで高力率制御を行う。第２レグ６００は、第２電流検出器６７９から得られる値に基づいて、目標直流電流に追従するようにオン期間と、位相シフト量と、を調整して出力制御を行う。

第６の制御方式において、ＣＰ制御モードでは、第１レグ５００および第３レグは、第１電流検出器６７８から得られる値に基づいて、第３電圧検出器６７７から得られる正弦波電圧と同位相の目標正弦波電流に追従するようにオン期間を調整することで高力率制御を行う。第２レグ６００は、第１電圧検出器６７５から得られる値に基づいて、目標直流電圧に追従するようにオン期間と、位相シフト量と、を調整することで出力制御を行う。ＣＣ制御モードでは、第１レグ５００および第３レグは、第１電圧検出器６７５と、第３電圧検出器６７７と、第１電流検出器６７８と、から得られる値に基づいて、直流コンデンサ４の直流電圧を目標直流電圧に追従するようにオン期間を調整することで高力率制御を行う。第２レグ６００は、第２電流検出器６７９から得られる値に基づいて、目標直流電流に追従するようにオン期間と、位相シフト量と、を調整して出力制御を行う。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 交流電源、２ 力率改善用リアクトル、４ 直流コンデンサ、７ 直列共振用リアクトル、８ 並列共振用リアクトル、９ トランス、１０ 直列共振用コンデンサ、１１ ２次側整流回路、１３ 直流負荷、１４ 制御回路、１５１〜１７２，１７５〜１７８ 制御ブロック、１５，２６，２９，３２，４１，４９，５０，５１，５４，５５，３５６，３５７，５８，６３，８４９，８５０，８５１，８５４，８５５ コンパレータ、１９，３７ セレクタ、２１，４０，４４８ 比例制御部、２７，３０，３３，４２，５２，５９，６１，６４，６６，８５２ マルチプレクサ、２０，２５，３５，３９ａ，４７ａ，４７ｂ，４７ｃ，４７ｄ，４７ｅ，６８，８４７ａ，９６７ 減算器、２３，５３，８５３ 加算器、３６，６９，４８，８４０ ＰＩ制御部、９６２，９６４ 絶対値出力部、４４，４５，８４４，８４５，９６８ 乗算器、３９ｂ，４６，８４６，９６５，９６６，９６９ 除算器、５６，８５６ 論理積回路、３００ 第３レグ、３０１ 第５半導体素子、３０２ 第６半導体素子、５００ 第１レグ、５０１ 第１半導体素子、５０２ 第２半導体素子、６００ 第２レグ、６０１ 第３半導体素子、６０２ 第４半導体素子、６５５ インバータ回路、６７５ 第１電圧検出器、６７６ 第２電圧検出器、６７７ 第３電圧検出器、６７８ 第１電流検出器、６７９ 第２電流検出器、５７，８５７，９７９ 論理否定回路、７４５ プロセッサ、７４６ メモリ、１２００ 出力平滑回路、１２０１ 第１出力平滑用コンデンサ、１２０２ 出力平滑用リアクトル、１２０３ 第２出力平滑用コンデンサ、５０００，６０００ 電力変換装置、Ｃ，Ｃ１，Ｃ２，Ｃ３ コンデンサ、Ｌ１，Ｌ２ インダクタ。

Claims (26)

1. 交流電源と負荷との間で電力変換を行う電力変換装置であって、
   並列接続された、第１レグと、第２レグと、第３レグと、直流コンデンサとを含むインバータ回路を備え、
   前記第１レグは、直列接続された第１半導体素子および第２半導体素子を有し、前記第１半導体素子および前記第２半導体素子の接続点である第１交流端が前記交流電源の一端と接続され、
   前記第２レグは、直列接続された第３半導体素子および第４半導体素子を有し、
   前記第３レグは、直列接続された第５半導体素子および第６半導体素子を有し、前記第５半導体素子および前記第６半導体素子の接続点が前記交流電源の他端と接続され、
   前記第１半導体素子、前記第３半導体素子、および前記第５半導体素子が接続され、前記第２半導体素子、前記第４半導体素子、および前記第６半導体素子が接続され、
   前記電力変換装置は、さらに、
   一端が前記第１交流端に接続され、他端が前記第３半導体素子と前記第４半導体素子との接続点である第２交流端に接続された１次側巻線、および前記１次側巻線と磁気的に結合される２次側巻線を有するトランスと、
   前記トランスの前記１次側巻線と並列に接続された並列共振用リアクトルと、
   前記トランスの前記２次側巻線からの交流出力を整流する２次側整流回路と、
   前記２次側整流回路と負荷との間に設けられ、少なくとも１つの平滑コンデンサを含む出力平滑回路と、
   前記インバータ回路を制御する制御回路とを備え、
   前記制御回路は、前記第１レグを少なくともパルス幅変調制御し、前記直流コンデンサの直流電圧と前記負荷への出力電圧との電圧変換比と少なくとも１つの閾値との比較に基づいて、前記第２レグをパルス幅変調制御およびパルス周波数変調制御するか、パルス幅変調制御および位相シフト変調制御するか、あるいはパルス幅変調制御、パルス周波数変調制御および位相シフト変調制御するかを選択する、電力変換装置。
2. 前記トランスの前記１次側巻線と前記第１交流端との間、前記トランスの前記１次側巻線と前記第２交流端との間、または、前記トランスの前記２次側巻線と前記２次側整流回路との間、の少なくとも１か所に設けられた直列共振用コンデンサおよび直列共振リアクトルからなる直列共振回路を備えた、請求項１記載の電力変換装置。
3. 前記制御回路は、前記インバータ回路の動作を制御することにより、前記電圧変換比を制御し、
   前記電圧変換比の目標値が第１の閾値よりも大きい場合には、第１の制御方式を選択し、前記電圧変換比の目標値が前記第１の閾値以下、かつ前記第１の閾値よりも小さな第２の閾値よりも大きい場合には、第２の制御方式を選択し、前記電圧変換比の目標値が前記第２の閾値以下の場合には、第３の制御方式を選択し、
   前記第１の制御方式、前記第２の制御方式、および前記第３の制御方式において、前記交流電源の電圧極性に応じて、前記第５半導体素子と前記第６半導体素子とが導通するタイミングを反転させることによって、前記第３レグに整流制御をさせ、
   前記第１の制御方式では、前記第１レグをパルス幅変調制御、およびパルス周波数変調制御し、前記第２レグをパルス幅変調制御、およびパルス周波数変調制御し、
   前記第２の制御方式では、前記第１レグをパルス幅変調制御、およびパルス周波数変調制御し、前記第２レグをパルス幅変調制御、パルス周波数変調制御、および位相シフト変調制御し、
   前記第３の制御方式では、前記第１レグをパルス幅変調制御し、前記第２レグをパルス幅変調制御、および位相シフト変調制御する、請求項１記載の電力変換装置。
4. 前記制御回路は、前記インバータ回路の動作を制御することにより、前記電圧変換比を制御し、
   前記電圧変換比の目標値が第１の閾値よりも大きい場合には、第３の制御方式を選択し、前記電圧変換比の目標値が前記第１の閾値以下、かつ前記第１の閾値よりも小さな第２の閾値よりも大きい場合には、第２の制御方式を選択し、前記電圧変換比の目標値が前記第２の閾値以下の場合には、第１の制御方式を選択し、
   前記第１の制御方式、前記第２の制御方式、および前記第３の制御方式において、前記交流電源の電圧極性に応じて、前記第５半導体素子と前記第６半導体素子とが導通するタイミングを反転させることによって、前記第３レグに整流制御をさせ、
   前記第１の制御方式では、前記第１レグをパルス幅変調制御、およびパルス周波数変調制御し、前記第２レグをパルス幅変調制御、およびパルス周波数変調制御し、
   前記第２の制御方式では、前記第１レグをパルス幅変調制御、およびパルス周波数変調制御し、前記第２レグをパルス幅変調制御、パルス周波数変調制御、および位相シフト変調制御し、
   前記第３の制御方式では、前記第１レグをパルス幅変調制御し、前記第２レグをパルス幅変調制御、および位相シフト変調制御する、請求項１記載の電力変換装置。
5. 前記制御回路は、前記インバータ回路の動作を制御することにより、前記電圧変換比を制御し、
   前記電圧変換比の目標値が前記閾値よりも大きい場合には、第１の制御方式を選択し、前記電圧変換比の目標値が前記閾値以下の場合には、第２の制御方式を選択し、
   前記第１の制御方式、前記第２の制御方式において、前記交流電源の電圧極性に応じて、前記第５半導体素子と前記第６半導体素子とが導通するタイミングを反転させることによって、前記第３レグに整流制御をさせ、
   前記第１の制御方式では、前記第１レグをパルス幅変調制御、およびパルス周波数変調制御し、前記第２レグをパルス幅変調制御、およびパルス周波数変調制御し、
   前記第２の制御方式では、前記第１レグをパルス幅変調制御、およびパルス周波数変調制御し、前記第２レグをパルス幅変調制御、パルス周波数変調制御、および位相シフト変調制御する、請求項１記載の電力変換装置。
6. 前記制御回路は、前記インバータ回路の動作を制御することにより、前記電圧変換比を制御し、
   前記電圧変換比の目標値が前記閾値よりも大きい場合には、第２の制御方式を選択し、前記電圧変換比の目標値が前記閾値以下の場合には、第３の制御方式を選択し、
   前記第２の制御方式、前記第３の制御方式において、前記交流電源の電圧極性に応じて、前記第５半導体素子と前記第６半導体素子とが導通するタイミングを反転させることによって、前記第３レグに整流制御をさせ、
   前記第２の制御方式では、前記第１レグをパルス幅変調制御、およびパルス周波数変調制御し、前記第２レグをパルス幅変調制御、パルス周波数変調制御、および位相シフト変調制御し、
   前記第３の制御方式では、前記第１レグをパルス幅変調制御し、前記第２レグをパルス幅変調制御、および位相シフト変調制御する、請求項１に記載の電力変換装置。
7. 前記制御回路は、前記第１の制御方式において、
   前記第１半導体素子がオンするタイミングと前記第４半導体素子がオンするタイミングとが同期し、かつ前記第２半導体素子がオフするタイミングと前記第３半導体素子がオフするタイミングとが同期し、
   さらに、前記第１半導体素子のパルス幅と前記第３半導体素子のパルス幅とが等しく、かつ前記第２半導体素子のパルス幅と前記第４半導体素子のパルス幅とが等しく、
   さらに、前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、および前記第４半導体素子の共通のスイッチング周波数が変化するように、
   前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、および前記第４半導体素子を制御する、請求項３〜５のいずれか１項に記載の電力変換装置。
8. 前記制御回路は、前記第１の制御方式において、
   前記第１半導体素子のゲートパルスの中心位相と前記第４半導体素子のゲートパルスの中心位相とが同期し、かつ前記第２半導体素子のゲートパルスの中心位相と前記第３半導体素子のゲートパルスの中心位相とが同期し、
   さらに、前記第１半導体素子のパルス幅と前記第３半導体素子のパルス幅とが等しく、かつ前記第２半導体素子のパルス幅と前記第４半導体素子のパルス幅とが等しく、
   さらに、前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、および前記第４半導体素子の共通のスイッチング周波数が変化するように、
   前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、および前記第４半導体素子を制御する、請求項３〜５のいずれか１項に記載の電力変換装置。
9. 前記制御回路は、前記第２の制御方式において、
   前記第１半導体素子がオンするタイミングと前記第４半導体素子がオンするタイミングとが同期し、かつ前記第２半導体素子がオフするタイミングと前記第３半導体素子がオフするタイミングとが同期した状態を初期状態とし、前記初期状態から、前記第３半導体素子の位相および前記第４半導体素子の位相がシフトし、
   さらに、前記第１半導体素子のパルス幅と前記第３半導体素子のパルス幅とが等しく、かつ前記第２半導体素子のパルス幅と前記第４半導体素子のパルス幅とが等しく、
   さらに、前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、および前記第４半導体素子の共通のスイッチング周波数が変化するように、
   前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、および前記第４半導体素子を制御する、請求項３〜６のいずれか１項に記載の電力変換装置。
10. 前記制御回路は、前記第２の制御方式において、
    前記第１半導体素子がオンするタイミングと前記第３半導体素子がオンするタイミングとが同期し、かつ前記第２半導体素子がオフするタイミングと前記第４半導体素子がオフするタイミングとが同期した状態を初期状態とし、前記初期状態から、前記第３半導体素子の位相および前記第４半導体素子の位相がシフトし、
    さらに、前記第１半導体素子のパルス幅と前記第３半導体素子のパルス幅とが等しく、かつ前記第２半導体素子のパルス幅と前記第４半導体素子のパルス幅とが等しく、
    さらに、前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、および前記第４半導体素子の共通のスイッチング周波数が変化するように、
    前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、および前記第４半導体素子を制御する、請求項３〜６のいずれか１項に記載の電力変換装置。
11. 前記制御回路は、前記第３の制御方式において、
    前記第１半導体素子がオンするタイミングと前記第４半導体素子がオンするタイミングとが同期し、かつ前記第２半導体素子がオフするタイミングと前記第３半導体素子がオフするタイミングとが同期した状態を初期状態とし、前記初期状態から、前記第３半導体素子の位相および前記第４半導体素子の位相がシフトし、
    さらに、前記第１半導体素子のパルス幅と前記第３半導体素子のパルス幅とが等しく、かつ前記第２半導体素子のパルス幅と前記第４半導体素子のパルス幅とが等しくなるように、
    前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、および前記第４半導体素子を制御する、請求項３、４、６のいずれか１項に記載の電力変換装置。
12. 前記制御回路は、前記第３の制御方式において、
    前記第１半導体素子がオンするタイミングと前記第３半導体素子がオンするタイミングとが同期し、かつ前記第２半導体素子がオフするタイミングと前記第４半導体素子がオフするタイミングとが同期した状態を初期状態とし、前記初期状態から、前記第３半導体素子の位相および前記第４半導体素子の位相がシフトし、
    さらに、前記第１半導体素子のパルス幅と前記第３半導体素子のパルス幅とが等しく、かつ前記第２半導体素子のパルス幅と前記第４半導体素子のパルス幅とが等しくなるように、
    前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、および前記第４半導体素子を制御する、請求項３、４、６のいずれか１項に記載の電力変換装置。
13. 前記制御回路は、前記インバータ回路の動作を制御することにより、前記電圧変換比を制御し、
    前記電圧変換比の目標値が第１の閾値よりも大きい場合には、第４の制御方式を選択し、前記電圧変換比の目標値が前記第１の閾値以下、かつ前記第１の閾値よりも小さな第２の閾値よりも大きい場合には、第５の制御方式を選択し、前記電圧変換比の目標値が前記第２の閾値以下の場合には、第６の制御方式を選択し、
    前記第４の制御方式では、前記第１レグをパルス幅変調制御、およびパルス周波数変調制御し、前記第２レグをパルス幅変調制御、およびパルス周波数変調制御し、前記第３レグをパルス幅変調制御、およびパルス周波数変調制御し、
    前記第５の制御方式では、前記第１レグをパルス幅変調制御、およびパルス周波数変調制御し、前記第２レグをパルス幅変調制御、パルス周波数変調制御、および位相シフト変調制御し、前記第３レグをパルス幅変調制御、およびパルス周波数変調制御し、
    前記第６の制御方式では、前記第１レグをパルス幅変調制御し、前記第２レグをパルス幅変調制御、および位相シフト変調制御し、前記第３レグをパルス幅変調制御する、請求項１記載の電力変換装置。
14. 前記制御回路は、前記インバータ回路の動作を制御することにより、前記電圧変換比を制御し、
    前記電圧変換比の目標値が第１の閾値よりも大きい場合には、第６の制御方式を選択し、前記電圧変換比の目標値が前記第１の閾値以下、かつ前記第１の閾値よりも小さな第２の閾値よりも大きい場合には、第５の制御方式を選択し、前記電圧変換比の目標値が前記第２の閾値以下の場合には、第４の制御方式を選択し、
    前記第４の制御方式では、前記第１レグをパルス幅変調制御、およびパルス周波数変調制御し、前記第２レグをパルス幅変調制御、およびパルス周波数変調制御し、前記第３レグをパルス幅変調制御、およびパルス周波数変調制御し、
    前記第５の制御方式では、前記第１レグをパルス幅変調制御、およびパルス周波数変調制御し、前記第２レグをパルス幅変調制御、パルス周波数変調制御、および位相シフト変調制御し、前記第３レグをパルス幅変調制御、およびパルス周波数変調制御し、
    前記第６の制御方式では、前記第１レグをパルス幅変調制御し、前記第２レグをパルス幅変調制御、および位相シフト変調制御し、前記第３レグをパルス幅変調制御する、請求項１記載の電力変換装置。
15. 前記制御回路は、前記インバータ回路の動作を制御することにより、前記電圧変換比を制御し、
    前記電圧変換比の目標値が前記閾値よりも大きい場合には、第４の制御方式を選択し、前記電圧変換比の目標値が前記閾値以下の場合には、第５の制御方式を選択し、
    前記第４の制御方式では、前記第１レグをパルス幅変調制御、およびパルス周波数変調制御し、前記第２レグをパルス幅変調制御、およびパルス周波数変調制御し、前記第３レグをパルス幅変調制御、およびパルス周波数変調制御し、
    前記第５の制御方式では、前記第１レグをパルス幅変調制御、およびパルス周波数変調制御し、前記第２レグをパルス幅変調制御、パルス周波数変調制御、および位相シフト変調制御し、前記第３レグをパルス幅変調制御、およびパルス周波数変調制御する、請求項１記載の電力変換装置。
16. 前記制御回路は、前記インバータ回路の動作を制御することにより、前記電圧変換比を制御し、
    前記電圧変換比の目標値が前記閾値よりも大きい場合には、第５の制御方式を選択し、前記電圧変換比の目標値が前記閾値以下の場合には、第６の制御方式を選択し、
    前記第５の制御方式では、前記第１レグをパルス幅変調制御、およびパルス周波数変調制御し、前記第２レグをパルス幅変調制御、パルス周波数変調制御、および位相シフト変調制御し、前記第３レグをパルス幅変調制御、およびパルス周波数変調制御し、
    前記第６の制御方式では、前記第１レグをパルス幅変調制御し、前記第２レグをパルス幅変調制御、および位相シフト変調制御し、前記第３レグをパルス幅変調制御する、請求項１記載の電力変換装置。
17. 前記制御回路は、前記第４の制御方式において、
    前記第１半導体素子のパルスと前記第６半導体素子のパルスとが同期し、かつ前記第２半導体素子のパルスと前記第５半導体素子のパルスとが同期し、
    前記第１半導体素子がオンするタイミングと前記第４半導体素子がオンするタイミングと前記第６半導体素子がオンするタイミングとが同期し、かつ前記第２半導体素子がオフするタイミングと前記第３半導体素子がオフするタイミングと前記第５半導体素子がオフするタイミングとが同期し、
    さらに、前記第１半導体素子のパルス幅と前記第３半導体素子のパルス幅と前記第６半導体素子のパルス幅とが等しく、かつ前記第２半導体素子のパルス幅と前記第４半導体素子のパルス幅と前記第５半導体素子のパルス幅とが等しく、
    さらに、前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、前記第４半導体素子、前記第５半導体素子、および前記第６半導体素子の共通のスイッチング周波数が変化するように、
    前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、前記第４半導体素子、前記第５半導体素子、および前記第６半導体素子を制御する、請求項１３〜１５のいずれか１項に記載の電力変換装置。
18. 前記制御回路は、前記第４の制御方式において、
    前記第１半導体素子のパルスと前記第６半導体素子のパルスとが同期し、かつ前記第２半導体素子のパルスと前記第５半導体素子のパルスとが同期し、
    前記第１半導体素子のゲートパルスの中心位相と、前記第４半導体素子のゲートパルスの中心位相と、前記第６半導体素子のゲートパルスの中心位相とが同期し、かつ前記第２半導体素子のゲートパルスの中心位相と、前記第３半導体素子のゲートパルスの中心位相と、前記第５半導体素子のゲートパルスの中心位相とが同期し、
    さらに、前記第１半導体素子のパルス幅と前記第３半導体素子のパルス幅と前記第６半導体素子のパルス幅とが等しく、かつ前記第２半導体素子のパルス幅と前記第４半導体素子のパルス幅と前記第５半導体素子のパルス幅とが等しく、
    さらに、前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、前記第４半導体素子、前記第５半導体素子、および前記第６半導体素子の共通のスイッチング周波数が変化するように、
    前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、前記第４半導体素子、前記第５半導体素子、および前記第６半導体素子を制御する、請求項１３〜１５のいずれか１項に記載の電力変換装置。
19. 前記制御回路は、前記第５の制御方式において、
    前記第１半導体素子のパルスと前記第６半導体素子のパルスとが同期し、かつ前記第２半導体素子のパルスと前記第５半導体素子のパルスとが同期し、
    前記第１半導体素子がオンするタイミングと前記第４半導体素子がオンするタイミングと前記第６半導体素子がオンするタイミングとが同期し、かつ前記第２半導体素子がオフするタイミングと前記第３半導体素子がオフするタイミングと前記第５半導体素子がオフするタイミングとが同期した状態を初期状態とし、前記初期状態から、前記第３半導体素子の位相および前記第４半導体素子の位相がシフトし、
    さらに、前記第１半導体素子のパルス幅と前記第３半導体素子のパルス幅と前記第６半導体素子のパルス幅とが等しく、かつ前記第２半導体素子のパルス幅と前記第４半導体素子のパルス幅と前記第５半導体素子のパルス幅とが等しく、
    さらに、前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、前記第４半導体素子、前記第５半導体素子、および前記第６半導体素子の共通のスイッチング周波数が変化するように、
    前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、前記第４半導体素子、前記第５半導体素子、および前記第６半導体素子を制御する、請求項１３〜１６のいずれか１項に記載の電力変換装置。
20. 前記制御回路は、前記第５の制御方式において、
    前記第１半導体素子のパルスと前記第６半導体素子のパルスとが同期し、かつ前記第２半導体素子のパルスと前記第５半導体素子のパルスとが同期し、
    前記第１半導体素子がオンするタイミングと前記第３半導体素子がオンするタイミングと前記第６半導体素子がオンするタイミングとが同期し、かつ前記第２半導体素子がオフするタイミングと前記第４半導体素子がオフするタイミングと前記第５半導体素子がオフするタイミングとが同期した状態を初期状態とし、前記初期状態から、前記第３半導体素子の位相および前記第４半導体素子の位相がシフトし、
    さらに、前記第１半導体素子のパルス幅と前記第３半導体素子のパルス幅と前記第６半導体素子のパルス幅とが等しく、かつ前記第２半導体素子のパルス幅と前記第４半導体素子のパルス幅と前記第５半導体素子のパルス幅とが等しく、
    さらに、前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、前記第４半導体素子、前記第５半導体素子、および前記第６半導体素子の共通のスイッチング周波数が変化するように、
    前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、前記第４半導体素子、前記第５半導体素子、および前記第６半導体素子を制御する、請求項１３〜１６のいずれか１項に記載の電力変換装置。
21. 前記制御回路は、前記第６の制御方式において、
    前記第１半導体素子のパルスと前記第６半導体素子のパルスとが同期し、かつ前記第２半導体素子のパルスと前記第５半導体素子のパルスとが同期し、
    前記第１半導体素子がオンするタイミングと前記第４半導体素子がオンするタイミングと前記第６半導体素子がオンするタイミングとが同期し、かつ前記第２半導体素子がオフするタイミングと前記第３半導体素子がオフするタイミングと前記第５半導体素子がオフするタイミングとが同期した状態を初期状態とし、前記初期状態から、前記第３半導体素子の位相および前記第４半導体素子の位相がシフトし、
    さらに、前記第１半導体素子のパルス幅と前記第３半導体素子のパルス幅と前記第６半導体素子のパルス幅とが等しく、かつ前記第２半導体素子のパルス幅と前記第４半導体素子のパルス幅と前記第５半導体素子のパルス幅とが等しくなるように、
    前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、前記第４半導体素子、前記第５半導体素子、および前記第６半導体素子を制御する、請求項１３、１４、１６のいずれか１項に記載の電力変換装置。
22. 前記制御回路は、前記第６の制御方式において、
    前記第１半導体素子のパルスと前記第６半導体素子のパルスとが同期し、かつ前記第２半導体素子のパルスと前記第５半導体素子のパルスとが同期し、
    前記第１半導体素子がオンするタイミングと前記第３半導体素子がオンするタイミングと前記第６半導体素子がオンするタイミングとが同期し、かつ前記第２半導体素子がオフするタイミングと前記第４半導体素子がオフするタイミングと前記第５半導体素子がオフするタイミングとが同期した状態を初期状態とし、前記初期状態から、前記第３半導体素子の位相および前記第４半導体素子の位相がシフトし、
    さらに、前記第１半導体素子のパルス幅と前記第３半導体素子のパルス幅と前記第６半導体素子のパルス幅とが等しく、かつ前記第２半導体素子のパルス幅と前記第４半導体素子のパルス幅と前記第５半導体素子のパルス幅とが等しくなるように、
    前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、前記第４半導体素子、前記第５半導体素子、および前記第６半導体素子を制御する、請求項１３、１４、１６のいずれか１項に記載の電力変換装置。
23. 前記制御回路は、
    入力電力が一定となる定電力制御モードにおいて、外部から与えられる定電力制御モード用の前記交流電源の電流指令値を前記交流電源の電流指令値とし、前記直流コンデンサの電圧指令値から前記直流コンデンサの直流電圧を減算することによって求めたフィードバック量を比例積分制御することによって得られる定電力制御モード用の出力電流の電流指令値を出力電流の電流指令値とし、
    出力電流が一定となる定電流制御モードにおいて、前記直流コンデンサの電圧指令値から前記直流コンデンサの直流電圧を減算することによって求めたフィードバック量を比例積分制御して得られる定電流制御モード用の前記交流電源の電流指令値を前記交流電源の電流指令値とし、外部から与えられる定電流制御モード用の出力電流の電流指令値を出力電流の電流指令値とする、請求項３または４記載の電力変換装置。
24. 前記制御回路は、
    前記第１の制御方式において、
    前記出力電流の電流指令値と前記出力電流との差を比例積分制御することによって、スイッチング周波数の指令値を算出する、請求項２３記載の電力変換装置。
25. 前記制御回路は、
    前記第２の制御方式において、
    予め定められた前記出力電流の指令値に、前記出力電流が追従するように、
    または、予め定められた出力電力の指令値に、出力電力が追従するように、
    または、前記交流電源の電力指令値に、前記交流電源の電力が追従するように、
    または、前記交流電源の電流指令値に、前記交流電源の電流が追従するように、
    または、予め定められた変換効率の指令値に、変換効率が追従するように、スイッチング周波数の指令値を算出する、請求項２３記載の電力変換装置。
26. 前記制御回路は、
    前記第２の制御方式および前記第３の制御方式において、
    前記出力電流の電流指令値と前記出力電流との差を比例制御することによって、位相シフト量の指令値を算出し、前記第１半導体素子のデューティ比の指令値と前記第２半導体素子のデューティ比の指令値のうちの小さい方の指令値と、前記位相シフト量の指令値のうちの小さい方を制御に用いる制御用位相シフト量とする、請求項２３記載の電力変換装置。

Images