JPWO2018105749A1 - 絶縁ゲートバイポーラトランジスタ装置、半導体装置の生産方法、及び、絶縁ゲートバイポーラトランジスタ装置の生産方法 - Google Patents

絶縁ゲートバイポーラトランジスタ装置、半導体装置の生産方法、及び、絶縁ゲートバイポーラトランジスタ装置の生産方法 Download PDF

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Abstract

本発明は、高性能で量産性の高い絶縁ゲートバイポーラトランジスタ装置等を提供することを目的とする。複数のトレンチ構造として、少なくとも、トレンチゲート、第一ダミートレンチ及び第二ダミートレンチを有し、第一ダミートレンチ及び第二ダミートレンチは隣接するトレンチ構造であり、トレンチゲートはゲート電極に接続されており、第一ダミートレンチ及び第二ダミートレンチは、ゲート電極には接続されずに、エミッタ電極に接続されており、第一導電型ソース層が、第一ダミートレンチ及び第二ダミートレンチの間にも形成されている、絶縁ゲートバイポーラトランジスタ装置である。

Description

本発明は、家庭用のエアコン、HEV(Hybrid Electric Vehicle)/EV(Hybrid Vehicle)、直流送電まで広く使われているパワー半導体に関し、特に、絶縁ゲートバイポーラトランジスタ装置等に関する。
パワー半導体IGBT（Insulated Gate Bipolar Transistor；絶縁ゲートバイポーラトランジスタ装置)は商品化されて30年がたっているが、いまだに高性能化が続いており、その市場も年率10％以上で拡大している。IGBTはMOSゲートでありながら高電圧大電流を制御できるため広く用いられている（非特許文献１−６）。
IGBTの性能は、ゲート電極を含むエミッタ領域に形成されるエミッタ電極のコンタクトから隣接するエミッタ電極のコンタクトまでをセルと定義した場合のセルの距離にあたるセルピッチを調整することでチューニングできる。スイッチング動作の高速性能重視の場合は、セルピッチを短くし、低損失性能重視ではある程度広く設計している。たとえば、スイッチング電源用とであれば、セルピッチを若干狭くし、モータードライブ用であればセルピッチを広めに設計するなど、対策を行っている。また高い耐圧の素子ではセルピッチを広く、低い耐圧の素子ではセルピッチを狭く設計している。
従来の絶縁ゲートバイポーラトランジスタ装置として、トレンチ内部にゲート電極を埋め込んだトレンチゲートと同じ形状をした複数のトレンチ内部にエミッタ電極を埋め込んだエミッタトレンチが連続して配置されたものが知られている（特許文献１）。
特開平９−３３１０６３号公報
Masaki Shiraishi et al. Proc. of ISPSD 2016, p119. 2016 Hao Feng, et al. Proc. of ISPSD 2016, p203, 2016 M. Tanaka, and I. Omura, Microelectronics Reliability 51, pp.1933-1937 Masahiro Tanaka and Ichiro Omura, Solid-State Electronics vol.80, pp.118-123 Kota Seto, at al. Proc. of ISPSD2012, pp. 161-164 J. Takaishi, et al. Microelectronics Reliability 54, pp.1891-1896
しかし、セルピッチの違いは、ウェーハの工程の初期段階で通常行うPベース層や、Nソース層形成のためのリソグラフィー工程等のプロセスに反映しなければならない。これでは、顧客からの要求にたいして、製造を開始しても出荷までの時間がかかりすぎるという問題があった。また、セルピッチが異なると、リソグラフィーやエッチング等、各プロセスの条件が異なる。よって、それぞれのセルピッチに合わせたプロセスのインテグレーション上のチューニングが必要であり、開発コストも増大するという問題があった。
従来の絶縁ゲートバイポーラトランジスタ装置は、特許文献１に記載の装置も含めて、必ずしも上記の要請に十分に応えうる構造とはいえなかった。
ゆえに、本発明は、高性能で量産性の高い絶縁ゲートバイポーラトランジスタ装置等を提供することを目的とする。
本発明の第１の観点は、第一主電極層、第二主電極及び制御電極を備える絶縁ゲートバイポーラトランジスタ装置であって、第一導電型第一半導体層と、前記第一導電型第一半導体層の前記第一主電極層の側に形成された第一導電型第二半導体層と、前記第一導電型第二半導体層と前記第一主電極層の間に形成された第二導電型第一半導体層と、前記第一導電型第一半導体層の前記第二主電極の側に形成された第二導電型第二半導体層と、前記第二導電型第二半導体層の前記第二主電極の側に選択的に形成された第一導電型第三半導体層と、前記第二導電型第二半導体層又は前記第一導電型第三半導体層の前記第二主電極の側の表面から前記第一導電型第一半導体層まで突き出す複数の溝構造とを備え、前記溝構造は、半導体物質からなる導電物質領域と、前記第二主電極の側の表面以外の前記導電物質領域の表面に形成された絶縁膜とを有し、複数の前記溝構造として、少なくとも、主制御溝構造、第一擬似溝構造及び第二擬似溝構造を有し、前記第一擬似溝構造及び前記第二擬似溝構造の間には、他に前記溝構造は無く、前記主制御溝構造が有する前記導電物質領域である主制御導電物質領域は、前記制御電極に接続されており、前記主制御溝構造に隣接する第一導電型第三半導体層の表面に形成された第一電極と、前記主制御溝構造に隣接する第二導電型第二半導体層の表面に形成された第二電極は、前記第二主電極に接続されており、前記第一擬似溝構造が有する前記導電物質領域である第一擬似導電物質領域は、前記制御電極には接続されずに、前記第二主電極に接続されており、前記第二擬似溝構造が有する前記導電物質領域である第二擬似導電物質領域は、前記制御電極には接続されずに、前記第二主電極に接続されており、前記第一導電型第三半導体層が、前記第一擬似溝構造及び前記第二擬似溝構造の間にも形成されている、絶縁ゲートバイポーラトランジスタ装置である。
本発明の第２の観点は、コレクタ電極層、エミッタ電極及びゲート電極を備える絶縁ゲートバイポーラトランジスタ装置であって、第一導電型高抵抗層と、前記第一導電型高抵抗層の前記コレクタ電極層の側に形成された第一導電型バッファ層と、前記第一導電型バッファ層と前記コレクタ電極層の間に形成された第二導電型エミッタ層と、前記第一導電型高抵抗層の前記エミッタ電極の側に形成された第二導電型ベース層と、前記第二導電型ベース層の前記エミッタ電極の側に選択的に形成された第一導電型ソース層と、前記第二導電型ベース層又は前記第一導電型ソース層の前記エミッタ電極の側の表面から前記第一導電型高抵抗層まで突き出す複数のトレンチ構造とを備え、前記トレンチ構造は、半導体物質からなるトレンチ部と、前記エミッタ電極の側の表面以外の前記トレンチ部の表面に形成された絶縁膜とを有し、複数の前記トレンチ構造として、少なくとも、トレンチゲート、第一ダミートレンチ及び第二ダミートレンチを有し、前記第一ダミートレンチ及び前記第二ダミートレンチの間には、他に前記トレンチ構造は無く、前記トレンチゲートが有する前記トレンチ部であるゲートトレンチ部は、前記ゲート電極に接続されており、前記トレンチゲートに隣接する第一導電型ソース層の表面に形成された第一プラグ電極と、前記トレンチゲートに隣接する第二導電型ベース層の表面に形成された第二プラグ電極は、前記エミッタ電極に接続されており、前記第一ダミートレンチが有する前記トレンチ部である第一ダミートレンチ部は、前記ゲート電極には接続されずに、前記エミッタ電極に接続されており、前記第二ダミートレンチが有する前記トレンチ部である第二ダミートレンチ部は、前記ゲート電極には接続されずに、前記エミッタ電極に接続されており、前記第一導電型ソース層が、前記第一ダミートレンチ及び前記第二ダミートレンチの間にも形成されている、絶縁ゲートバイポーラトランジスタ装置である。
本発明の第３の観点は、第２の観点の絶縁ゲートバイポーラトランジスタ装置であって、前記第一導電型ソース層及び前記第二導電型ベース層は、前記エミッタ電極の側の表面において、前記トレンチゲートの長手方向に交互に現れていると共に、前記第一ダミートレンチ及び前記第二ダミートレンチで挟まれた前記エミッタ電極の側の表面においても、前記第一ダミートレンチ及び前記第二ダミートレンチの長手方向に交互に現れている。
本発明の第４の観点は、第２又は第３の観点の絶縁ゲートバイポーラトランジスタ装置であって、前記第一プラグ電極とも前記第二プラグ電極とも異なる第三プラグ電極が、前記第一ダミートレンチ及び前記第二ダミートレンチの間に形成された、前記第一導電型ソース層又は前記第二導電型ベース層の少なくとも一つにコンタクトしている。
本発明の第５の観点は、第４の観点の絶縁ゲートバイポーラトランジスタ装置であって、前記第三プラグ電極が、前記第一ダミートレンチ及び前記第二ダミートレンチの間に形成された前記第一導電型ソース層にコンタクトしており、前記第三プラグ電極と前記エミッタ電極が、電気的に絶縁されている。
本発明の第６の観点は、第４又は第５の観点の絶縁ゲートバイポーラトランジスタ装置であって、前記第一プラグ電極とも前記第二プラグ電極とも異なる第四プラグ電極が、前記第一ダミートレンチ及び前記第二ダミートレンチの間に形成された第二導電型ベース層にコンタクトしており、前記第四プラグ電極と前記エミッタ電極が、電気的に絶縁されている。
本発明の第７の観点は、第４から第６のいずれかの観点の絶縁ゲートバイポーラトランジスタ装置であって、前記第三プラグ電極が、前記第一ダミートレンチ及び前記第二ダミートレンチの間に形成された前記第一導電型ソース層にコンタクトしており、前記第一プラグ電極、前記第二プラグ電極、前記第三プラグ電極のいずれとも異なる第四プラグ電極が、前記第一ダミートレンチ及び前記第二ダミートレンチの間に形成された第二導電型ベース層にコンタクトしており、前記第三プラグ電極と前記第四プラグ電極が、電気的に絶縁されている。
本発明の第８の観点は、第２から第７のいずれかの観点の絶縁ゲートバイポーラトランジスタ装置であって、前記第一導電型ソース層と前記エミッタ電極との間に、前記第一導電型ソース層に接する層であって、前記第一プラグ電極及び前記第二プラグ電極を有するプラグ電極層と、前記エミッタ電極への電気的な接続を選択的に絶縁する絶縁層とを含む２層以上の層を備え、前記トレンチゲートと前記第一ダミートレンチは、隣接するトレンチ構造であり、前記トレンチゲートと前記第一ダミートレンチの間に対応する前記プラグ電極層の構造は、前記第一ダミートレンチと前記第二ダミートレンチの間に対応する前記プラグ電極層の構造と同一である。
本発明の第９の観点は、第８の観点の絶縁ゲートバイポーラトランジスタ装置であって、第８の観点の絶縁ゲートバイポーラトランジスタ装置であって、前記エミッタ電極の側の表面に現れる前記トレンチ構造の幅であるトレンチ幅が、隣接する前記トレンチ構造の中心間距離の半分より大きい。
本発明の第１０の観点は、第２から第９のいずれかの観点の絶縁ゲートバイポーラトランジスタ装置であって、前記第一プラグ電極、前記第二プラグ電極、及び／又は、前記エミッタ電極に接続される配線に銅が用いられている。
本発明の第１１の観点は、第１０の観点の絶縁ゲートバイポーラトランジスタ装置であって、前記第一ダミートレンチ部及び／又は前記第二ダミートレンチ部と前記エミッタ電極とは、銅により配線されており、前記第一導電型ソース層の前記エミッタ電極の側の表面に対する法線方向に配線されている。
本発明の第１２の観点は、第一主電極、第二主電極及び制御電極を備える絶縁ゲートバイポーラトランジスタ装置であって、第一導電型第一半導体層は、前記第一主電極と前記第二主電極の間にあり、前記第二主電極の側の表面から前記第一主電極の側に向かって突き出す溝構造として、第一溝構造、第二溝構造、及び、第三溝構造を有し、前記第一溝構造及び前記第二溝構造の間には、他に前記溝構造は無く、前記第一溝構造及び前記第二溝構造は、それぞれ前記第二主電極に電気的に接続されており、前記第三溝構造は、前記制御電極に電気的に接続されており、前記第一溝構造及び前記第二溝構造に挟まれた前記第一導電型第一半導体層の領域に、前記制御電極によって反転層が形成される第二導電型第一半導体層と、前記第二導電型第一半導体層の前記反転層にキャリアを注入する第一導電型第二半導体層とをさらに備える、絶縁ゲートバイポーラトランジスタ装置である。
本発明の第１３の観点は、半導体装置の生産方法であって、第一導電型高抵抗層に、第二導電型ベース層を構築する第二導電型ベース層構築ステップと、前記第二導電型ベース層の内側に、第一導電型ソース層を構築する第一導電型ソース層構築ステップと、前記第二導電型ベース層を貫通して前記第一導電型高抵抗層に至る、複数のトレンチ構造を構築するトレンチ構築ステップと、複数の前記トレンチ構造、複数の前記第一導電型ソース層、及び前記第二導電型ベース層に個別にコンタクトする複数のプラグ電極を含むプラグ電極層を構築するプラグ電極層構築ステップとを含む、半導体装置の生産方法である。
本発明の第１４の観点は、第１３の観点の半導体装置の生産方法であって、前記第一導電型ソース層構築ステップにおいて、複数の前記第二導電型ベース層の全てに、前記第一導電型ソース層を構築する。
本発明の第１５の観点は、第１３又は第１４の観点の半導体装置の生産方法であって、前記プラグ電極層を研磨する研磨ステップをさらに含む。
本発明の第１６の観点は、本発明の第１３から第１５のいずれかの生産方法により生産された半導体装置に対して、複数の前記プラグ電極のうち一部のみをエミッタ電極に接続する配線構造を構築するエミッタ配線構造構築ステップとを含む、絶縁ゲートバイポーラトランジスタ装置の生産方法である。
本発明の第１７の観点は、第１又は第１２の観点の絶縁ゲートバイポーラトランジスタ装置であって、第１の観点の前記第一擬似溝構造及び前記第二擬似溝構造の擬似溝構造ペアを複数有しており、前記第一擬似溝構造及び前記第二擬似溝構造の間に第１の観点の前記第二導電型第二半導体層が形成されており、かつ、第１の観点の前記第一導電型第三半導体層が形成されていない前記擬似溝構造ペアを有し、又は、第１２の観点の前記第一溝構造及び前記第二溝構造の溝構造ペアを複数有しており、前記第一溝構造及び前記第二溝構造の間に第１２の観点の前記第二導電型第一半導体層が形成されており、かつ、第１２の観点の前記第一導電型第二半導体層が形成されていない前記溝構造ペアを有する。
本発明の第１８の観点は、第１７の観点の絶縁ゲートバイポーラトランジスタ装置であって、前記第一擬似溝構造と、前記第二擬似溝構造をそれぞれ複数さらに備え、前記第一擬似溝構造及び前記第二擬似溝構造の間に形成されている前記第二導電型第二半導体層のうち少なくとも一部は、前記第二主電極と直接接続されていない。
本発明の第１９の観点は、第１７又は第１８の観点の絶縁ゲートバイポーラトランジスタ装置であって、前記第一擬似溝構造と、前記第二擬似溝構造をそれぞれ複数さらに備え、前記第一擬似溝構造及び前記第二擬似溝構造の間に形成されている前記第二導電型第二半導体層のうち少なくとも一部は、前記第二主電極と直接接続されている。
本発明の第２０の観点は、第１９の観点の絶縁ゲートバイポーラトランジスタ装置であって、前記第二主電極と直接接続されている前記第二導電型第二半導体層に挟まれた前記第一擬似溝構造又は前記第二擬似溝構造を備え、当該第二擬似溝構造は、前記制御電極に直接接続されている。
本発明の第２１の観点は、第２０の観点の絶縁ゲートバイポーラトランジスタ装置であって、前記第一擬似溝構造又は前記第二擬似溝構造の両側の前記第二導電型第二半導体層のうち、少なくとも１つの前記第二導電型第二半導体層が前記第一擬似溝構造又は前記第二擬似溝構造に接している領域の深さは、前記第一擬似溝構造又は前記第二擬似溝構造の深さの90%以上の深さである。
本発明の第２２の観点は、第１７から第２１のいずれかの観点の絶縁ゲートバイポーラトランジスタ装置であって、前記第一導電型第三半導体層と前記第二主電極との間に、前記第一導電型第三半導体層に接する層であって、前記第一電極及び前記第二電極を有するプラグ電極層と、前記第二主電極への電気的な接続を選択的に絶縁する絶縁層とを含む２層以上の層をさらに備え、前記トレンチゲートと前記第一ダミートレンチは、隣接するトレンチ構造であり、前記トレンチゲートと前記第一ダミートレンチの間に対応する前記プラグ電極層の構造は、前記第一ダミートレンチと前記第二ダミートレンチの間に対応する前記プラグ電極層の構造と同一である。
本発明の第２３の観点は、第１の観点の絶縁ゲートバイポーラトランジスタ装置であって、前記第二主電極に接続された第三電極及び第四電極とをさらに備え、前記第三電極及び前記第四電極は、それぞれ、前記主制御溝構造に隣接する第一導電型第三半導体層を貫通して第二導電型第二半導体層の内部に達すると共に前記第一導電型高抵抗層には接しないように形成されている。
本発明の第２４の観点は、第２３の観点の絶縁ゲートバイポーラトランジスタ装置であって、前記第一導電型第三半導体層及び前記第二導電型第二半導体層は、複数の前記溝構造で挟まれた前記第二主電極の側の表面において、前記溝構造の長手方向に交互に表出している。
本発明の第２５の観点は、第１から第１２又は第１７から第２４のいずれかの観点の絶縁ゲートバイポーラトランジスタ装置であって、前記溝構造が形成されていない部分の面積が有効素子面積の３０％以下であり、前記溝構造は、溝の深さが溝の幅の３倍以上である。
本発明の第２６の観点は、第１から第１２又は第１７から第２５のいずれかの観点の絶縁ゲートバイポーラトランジスタ装置であって、隣接する２つの前記溝構造に挟まれた部分が０．５μｍ以下である。
そこで、本発明の各観点によれば、ゲート電極として機能させるトレンチゲート及びゲート電極として機能させないダミートレンチのトレンチ構造が共通であるため、絶縁ゲートバイポーラトランジスタ装置（ＩＧＢＴ）をトレンチ構造まで製造した後に、どのトレンチ構造をトレンチゲートにするか決定することが可能となる。そのため、ＩＧＢＴを途中まで作り置いて製造から出荷までの時間を短縮し、量産性を高めることが可能となる。
ダミートレンチに挟まれた箇所の第一導電型層は、ＩＧＢＴとしての機能には寄与しない。従来、ダミートレンチに挟まれた箇所に第一導電型層が形成されなかったのは、無駄な構造を構築することに対する阻害要因があったためといえる。
この点、本願発明は、作り置きの容易さと、どのトレンチ構造をトレンチゲートにするかを、トレンチゲート形成工程より後から決定できる設計の柔軟性とを重視する観点から、新規構造の有用性を見出した点に技術的思想としての特徴がある。
本発明の第４の観点によれば、トレンチゲートに隣接する箇所だけでなく、ダミートレンチで挟まれた箇所にもプラグ電極を構築することにより、ＩＧＢＴの量産性をさらに高めることが可能となる。
電気的動作としては不要な第一導電型層又は第二導電型ベース層にプラグ電極をコンタクトさせることも、従来の設計思想からすれば無駄な構造を構築することとなり、阻害要因があったといえる。
しかし、本願発明の第４の観点によれば、トレンチ構造の種類に依存せずプラグ電極を構築することが可能となり、よって、どのトレンチをトレンチゲートとして選択するか決定される前にプラグ電極を含む層まで作り置くことが可能となる。そのため、本願発明の観点からはむしろ有用性が高まることとなる。
また、本発明の第４の観点によれば、絶縁ゲートバイポーラトランジスタ装置のエミッタ領域側の放熱性を高めることが可能となる。IGBTチップのシリコン部分は、通常IGBTチップ上面に形成されるエミッタ領域での発熱量が多い。一般的に放熱はコレクタ領域側、通常IGBTチップ裏面側から行われており、チップ上面のエミッタ電極を含む配線を放熱に使うことはこれまで想定されていなかった。しかし、シリコン表面に直接コンタクトするプラグ電極の数を増やすことにより、シリコン表面の熱を効率よくエミッタ電極に伝えて放熱性を高めることができる。
本発明の第５の観点によれば、エミッタ領域に形成される寄生サイリスタのラッチアップによる誤動作を抑制することが可能となる。ダミートレンチに挟まれた第一導電型層がエミッタ電極と接続すると、デバイス構造内に、寄生サイリスタが構成され、ラッチアップによる誤動作を引き起こすことがある。特に、隣り合う第二導電型ベース層表面の電位が固定されていないので、ダミートレンチに挟まれた部分の第二導電型ベース層の電位は固定されずに浮いており、ラッチアップによる誤動作の確率が高く、本発明の第５の観点の有用性は高いといえる。
本発明の第６又は第７の観点によれば、IGBTの導通状態における第一導電型高抵抗層内のキャリアの蓄積の低下を抑制することが可能となる。ダミーゲートに挟まれた第一導電型ソース層が、例えば隣接する第二導電型ベース層とプラグ電極及びその上部配線を介して電気的に接続されると、IGBT導通時に、第一導電型高抵抗層内に蓄積された電子が第一導電型ソース層に、同様に第一導電型高抵抗層内に蓄積されたホールが第二導電型ベース層にそれぞれ流れ込み、第一導電型高抵抗層内のキャリアである電子及びホールの蓄積を低下させる。そこで、本発明の第６又は第７の観点によれば、これを防止することが可能となる。
本発明の第７の観点によれば、寄生サイリスタのラッチアップによる誤動作を防止することがさらに容易となる。ダミートレンチに挟まれた第二導電型ベース層は、エミッタ電極とトレンチの長手方向の末端部分で接続されている場合があり、第一導電型層と第二導電型ベース層が電気的に接続されると、上記のようにラッチアップによる誤動作の可能性がある。そこで、本発明の第７の観点によれば、これを防止することが可能となる。
本発明の第８の観点によれば、プラグ電極層まで周期的な構造することを許容することになる。プラグ電極層を形成するまでの微細加工を伴うプロセスが共通のため、個別のプロセス設計やチューニングが不要となり、絶縁ゲートバイポーラトランジスタ装置を効率的に製造し作り置くことがさらに容易となる。
本発明の第９の観点に係る絶縁ゲートバイポーラトランジスタ装置のように、トレンチ構造同士が接近するような微細構造の場合に、プラグ電極と接するエミッタ電極の配線構造のみの設計にてトレンチゲートを選択可能であることにより、絶縁ゲートバイポーラトランジスタ装置製造の歩留まりを向上させることが容易となる。
本発明の第１０の観点によれば、プラグ電極、及び／又は、エミッタ電極にアルミニウム等の他の金属を使用する場合と比べて、銅を用いる場合はエレクトロマイグレーションによる絶縁ゲートバイポーラトランジスタ装置の信頼性の低下を抑制することが容易となる。
本発明の第１１の観点によれば、第一導電型ソース層からエミッタ電極への配線が平面方向に構築される場合と比べて、配線が短くて済む。そのため、エレクトロマイグレーションによる絶縁ゲートバイポーラトランジスタ装置の信頼性の低下を抑制することがさらに容易となる。
さらに、本発明の第１５の観点によれば、作り置きしておいた半導体装置のプラグ電極層とエミッタ電極との結線不良を抑制することが容易となる。
現状として、絶縁ゲートバイポーラトランジスタ装置は、ウェハ口径200mmのラインで製造されることが多く、増大する市場需要に対応することが困難である。さらに、標準的なクリーンルームでは300mm量産ラインや300mm用製造装置が主流になってきており、200mmラインの維持が今後困難になってくると予想される。
300mmラインでは最小加工寸法100nm程度以下のリソグラフィーおよび加工の微細プロセスが主流である。よって、加工サイズが一桁異なる深さ1ミクロン以上のトレンチ構造や、拡散深さが１ミクロン以上の拡散層を製造すると、プロセス開発や新規装置導入でコストが増大する。また深いトレンチ構造や、拡散層を素子設計にて用いると製造ラインや装置が、他の製品と共用できないため、当該ラインや装置がIGBTなどパワー半導体専用ラインとなり、製造コストが増大するという問題があった。
この課題に対して最近、エミッタ領域の微細化により原理的にIGBTの電気特性の高性能化ができるという方向性が示された（非特許文献３、４）が、微細プロセスに適した構造が示されてはいなかった。このため、必ずしも製造効率が高い構造ではなかったという課題がある。
したがって、本発明の各観点に係る絶縁ゲートバイポーラトランジスタ装置の構造や生産方法は、作り置きを容易にして量産性を高める点で、有用性が高いものである。
また、従来の絶縁ゲートバイポーラトランジスタ装置には、ラッチアップ耐性の向上やオン電圧の低下といったさらなる特性向上が望まれていた。
特に、デバイス構造の観点から、絶縁ゲートバイポーラトランジスタ装置の特性を向上させることが期待されていた。
本発明の第１７の観点によれば、第一擬似溝構造及び第二擬似溝構造に挟まれた部分（メサ）の中には、寄生のサイリスタ（ｐｎｐｎ4層構造）が存在しないものがある。そのため、この部分ではラッチアップ動作を生じ得ず、絶縁ゲートバイポーラトランジスタ装置としてのラッチアップ耐性を向上させ、安定させることが可能となる。
また、本発明の第１８の観点によれば、第一擬似溝構造及び第二擬似溝構造に挟まれた部分（メサ）にある第二導電型第二半導体層（例えばPベース層）が第二主電極（例えばエミッタ電極）と直接接続しておらず、エミッタ電極と第二導電型ベース層の電位差が大きい。そのため、ターンオン時にエミッタ電極から第一導電型第三半導体層（例えばNソース層）・MOSチャネルを通って第一導電型第一半導体層（例えばNベース層）に電子が効率的に注入される。その結果、Nベース層により多くの電子が蓄積され、低オン電圧を実現できる。
また、本発明の第１９の観点によれば、オン時に、第二導電型第一半導体層（例えばPエミッタ（コレクタ）層）から、正孔がNベース層に注入され、蓄積する。蓄積された正孔はターンオフ時に、Pベース層を通ってエミッタ電極に排出される。第一擬似溝構造及び第二擬似溝構造に挟まれた部分（メサ）にあるPベース層の一部が、エミッタ電極に接続していることにより、正孔の排出ルートが増大する。よって、正孔が速やかに排出され、ターンオフに要する時間が短縮されるので、スイッチング動作の高速化が可能となる。さらに、ターンオフ時にNソース層直下のPベース層部を流れ、エミッタ電極に排出される正孔の量が減少することで、Nソース層とPベース層が成すpn接合を順バイアスする電位を低く抑えることができ、ラッチアップ耐性を向上することができる。
さらに、本発明の第２０の観点によれば、MOSゲート部（チャネル領域形成部）とは別に、ゲート容量を増加させ、ノイズ誤動作を防止することが可能となる。
さらに、本発明の第２１の観点によれば、制御電極及び第二主電極間の容量をさらに増やすことにより、ノイズ誤動作抑制の効果をさらに高めることが可能となる。
さらに、本発明の第２２の観点によれば、プラグ電極層が周期的な構造することを許容することになる。プラグ電極層を形成するまでの微細加工を伴うプロセスが複数の絶縁ゲートバイポーラトランジスタ装置において共通のため、個別のプロセス設計やチューニングが不要となる。その結果、絶縁ゲートバイポーラトランジスタ装置を効率的に製造し作り置くことがさらに容易となる。
さらに、本発明の第２３の観点によれば、第二導電型第二半導体層（例えばPベース層
及び第一導電型第三半導体層（例えばNソース層）を装置の全面に積層させるため、微細なマスクは不要となる。
また、本発明の第２３及び第２４の観点によれば、第三電極及び第四電極（プラグ電極）がPベース層の内部まで貫通するため、コンタクト面積が増加する。その上、Pベース層に流れるホール電流がNソース層の近くを通ることなくコンタクトに流入する。これにより、ラッチアップによる破壊の発生を抑制することが容易となる。
さらに、本発明の第２５及び第２６の観点によれば、メサ部分の面積比率を小さくすることにより、主制御溝構造（例えばトレンチゲート）の第一主電極層（例えばコレクタ電極層）側の角に集中する電解を弱めることが可能となる。
本発明の実施例１に係るＩＧＢＴ装置の構成の概要を示す図であり、（ａ）ＩＧＢＴ装置全体を示す図と、（ｂ）トレンチ構造付近の拡大図である。 本発明の実施例１に係るＩＧＢＴ装置の製造方法において、プラグ電極の形成工程の一例を示す図であり、プラグ上部の配線部分の形成までの工程の一例を示す図である。 本発明の実施例１に係るＩＧＢＴ装置の製造方法において、プラグ電極の形成工程の一例を示す図であり、エミッタ電極の形成までの工程の一例を示す図である。 本発明の実施例１に係るＩＧＢＴ装置のエミッタ電極側の一部における（ａ）構造断面と、（ｂ）平面レイアウトを示す図である。 図４に示す構造を図４とは90度異なる方向から見た断面図である。 実施例２に係るレイアウトを示す図である。 実施例３に係るレイアウトを示す図である。 従来の絶縁ゲートバイポーラトランジスタ装置の別の例の概要を示す図である。 実施例４に係るＩＧＢＴ装置の構成の概要を示す図である。 実施例５に係るＩＧＢＴ装置の構成におけるトレンチ構造付近の拡大図である。
以下、図面を参照して、本願発明の実施例について述べる。なお、本願発明の実施の形態は、以下の実施例に限定されるものではない。また、複数の同種の部材を集合的に示す際に添え字を省略して記載することがある。
図１は、第１の実施例に係るＩＧＢＴ装置の構成の概要を示す図であり、（ａ）ＩＧＢＴ装置全体を示す図と、（ｂ）トレンチ構造付近の拡大図である。図１（ａ）を参照して、ＩＧＢＴ装置１（本願請求項における「絶縁ゲートバイポーラトランジスタ装置」の一例）は、コレクタ電極層３（本願請求項における「第一主電極層」及び「コレクタ電極層」の一例）と、エミッタ電極５（本願請求項における「第二主電極」及び「エミッタ電極」の一例）とゲート電極２９（本願請求項における「制御電極」及び「ゲート電極」の一例）とを備える。コレクタ電極層３とエミッタ電極５の間にある厚いNベース層７（本願請求項における「第一導電型第一半導体層」及び「第一導電型高抵抗層」の一例）のコレクタ電極層３の側にNバッファ層９（本願請求項における「第一導電型第二半導体層」及び「第一導電型バッファ層」の一例）が形成される。Nバッファ層９とコレクタ電極３の間にPエミッタ層１１（本願請求項における「第二導電型第一半導体層」及び「第二導電型エミッタ層」の一例）が形成される。Ｎベース層７とエミッタ電極５の間には、絶縁膜１２が形成される。Nベース層７のエミッタ電極５の側にPベース層１３（本願請求項における「第二導電型第二半導体層」及び「第二導電型ベース層」の一例）が形成される。Pベース層１３のエミッタ電極５の側の表面に、Nソース層１５（本願請求項における「第一導電型第三半導体層」及び「第一導電型ソース層」の一例）が形成される。Ｐベース層１３とＮソース層１５は、ストライプ状のパターンをなすように形成される。Nソース層１５のストライプ方向と交わる方向に、Nソース層１５とPベース層１３に接して、Nソース層１５、Pベース層１３の表面からNベース層７まで至るトレンチ構造１７（本願請求項における「溝構造」及び「トレンチ構造」の一例）が形成される。トレンチ構造１７の内部表面（本願請求項における「第二主電極の側の表面以外の導電物質領域の表面」及び「エミッタ電極の側の表面以外のトレンチ部の表面」の一例）に沿って薄い絶縁膜１９（本願請求項における「絶縁膜」の一例）が形成され、絶縁膜１９は例えばシリコン酸化膜である。絶縁膜１９の内部に電極２１（本願請求項における「導電物質領域」及び「トレンチ部」の一例）が埋め込まれており、電極２１はたとえば多結晶シリコン（またはポリシリコン、本願請求項における「半導体物質」の一例）で形成される。これらトレンチ構造１７は、互いに略平行に複数本形成されている。
隣り合うトレンチ構造１７に挟まれ、トレンチ構造１７の長手方向（本願請求項における「長手方向」の一例、紙面に対して略垂直な方向）に繰り返し交互に配置されたNソース層１５の表面とPベース層１３の表面のそれぞれには、個別にプラグ電極２３が形成されている。またトレンチ構造１７の内部の電極２１のエミッタ電極側の表面にプラグ電極２５が形成されている。このNソース層15とPベース層１３が、エミッタ電極側の表面に交互に表れる構造は、トレンチゲート１８とダミートレンチ３５との間だけでなく、隣接するダミートレンチ３５同士の間にも構築されている。
図１（ｂ）を参照して、おおむね10〜20ミクロンをセルピッチとし、セルピッチごとに１つ選択されたトレンチ構造１８のゲート電極２９（本願請求項における「主制御導電物質領域」及び「ゲートトレンチ部」の一例）にコンタクトしているプラグ電極３１は、材料として例えばデュアルダマシンによる銅が用いられている。プラグ電極３１上部の配線部３３は、トレンチ構造の長手方向に引き出されている。このトレンチ構造１８（本願請求項における「主制御溝構造」及び「トレンチゲート」の一例）がトレンチゲートとして機能する。引き出されたプラグ電極３１上部の配線部３３は、その上部の層間絶縁膜１２を貫通して形成されているビア（図１には図示されていない）を介して、チップ表面に形成されたゲート電極の取り出し部分であるゲートパッド（図１中に図示されていない）に接続されている。
トレンチゲートとして機能しないトレンチ構造３５１〜３５３は、ダミーゲート又はダミートレンチと呼ぶ。ダミーゲート３５の内部の電極３７は、プラグ電極３９及びその上部の配線４１１〜４１３を介して、同様に引き出されてエミッタ電極５に接続される。ダミーゲート３５１は、本願請求項における「第一擬似溝構造」及び「第一ダミートレンチ」の一例である。また、ダミーゲート３５２は、本願請求項における「第二擬似溝構造」及び「第二ダミートレンチ」の一例である。
ここで、比較のために背景技術に記載したものとは異なる従来のＩＧＢＴ装置の構造について述べる。図８は、従来のＩＧＢＴ装置１０１の別の例の概要を示す図である。
図８を参照して、ＩＧＢＴ装置１０１は、二本のトレンチゲート１１８１，１１８２に挟まれた領域１５１に、Pベース層１１３とNソース層１１５を備える。また、エミッタ電極１０５に接続されている電極金属とPベース層１１３及びNソース層１１５とのコンタクトであるエミッタ電極コンタクト１５３一つに対して、2つのトレンチゲート１１８１、１１８２の片面側壁１５５１、１５５２がMOS構造のゲートとして用いられている。反対の面（外側の面）１５７１、１５７２は、浮いたP型層つまりP型フローティング層１５９１、１５９２に接している。
この構造では、トレンチゲート１１８と浮いたP型層１５９との間で、MOSゲートとして動作していない寄生MOS構造が形成されている。そのため、IGBT駆動に必要なMOSゲート動作に必要なゲート容量のほぼ倍のゲート容量が必要となり、ゲート動作が遅くなる。
また、電気的に浮いたＰ型層１５９は、エミッタ電極１０５等に配線接続されていない。これは、接続されると、IGBTの導通状態にてNベース層１０７に蓄積されたホールが排出され、導通性能を悪化させるためである。このため、浮いたＰ型層１５９は、IGBTのスイッチング動作の際に電位が急峻に変化する。このような電位の急峻な変化は、浮いたＰ型層１５９が接している寄生MOS構造を介して、トレンチゲート１１８内のポリシリコン１２１の電位を変動させる。結果として、ゲート電圧の短絡時の発振や、ターンオン時のゲート電圧の跳ね上がりによる、ターンオンの電流変化量であるdI/dtの急峻化によるノイズ発生、破壊が引きおこされる。
図１（ｂ）に戻って、本発明では、一本のトレンチゲート１８の両側に、それぞれプラグ電極３２２，３２３（本願請求項における「第一電極」及び「第一プラグ電極」の一例）を介してエミッタ電極５に接続されたNソース層１５２、１５３が配置されている。そのため、トレンチゲート１８が持つ左右の側壁５７１、５７２がそれぞれNソース層１５、Pベース層１３、Nベース層７のMOSトランジスタ構造を持ち、寄生MOS構造を持たない。よって、従来のIGBTが有していた問題を回避することができる。また、トレンチゲート１８両側のNソース層１５２、１５３からエミッタ電極５に接続されているため、配線抵抗やエレクトロマイグレーションの問題で優位である。
トレンチゲート１８の両側に接するPベース層１３の表面に形成されたプラグ電極４５２，４５３（本願請求項における「第二電極」及び「第二プラグ電極」の一例）も、チップの上面にあるパッド状のエミッタ電極５（エミッタパッド）に接続される。これらのプラグ電極には、例えば、デュアルダマシンによる銅配線が用いられている。プラグ上部の配線部２７は、電気的接続の確実性のためトレンチゲートの長手方向に接続されていることが望ましい。プラグ上部の配線部２７は、その上部の層間絶縁膜を貫通したビア４３により、最上部のエミッタ電極５に接続されている。
銅ダマシンによるプラグ電極形成を用いると、プラグ電極部が高い電流密度になった際のエレクトロマイグレーションおよび配線での導通電圧降下の防止に役立つ。例えばセルピッチL（例えば20ミクロン）に1つの割合でトレンチ構造をゲートとして機能させることとするとし、トレンチ構造のピッチをW（1.5ミクロン）とし、紙面の奥行方向のNソースの繰り返しピッチをZ（図５（ａ）に示す、例えば1.5ミクロン）とし、プラグの直径に対するトレンチピッチWの比を、N（例えば６）とすると、IGBT動作時のチップ電流密度Ｊに対して、プラグに流れる電流の電流密度Ｊ’は、式（１）で表される。
上記に例示した数値を用いると、プラグの電流密度はチップ電流密度の300倍程度の電流密度が想定される。IGBTの電流密度を例えば2000A/cm2（短絡時や電流集中時）とすると、プラグ電極部の電流密度は一平方センチ当たり10の６乗アンペアに近づき、エレクトロマイグレーションによる信頼性低下が懸念される。ここで、エレクトロマイグレーションの実験は一般的に１平方センチメートル当たり１０の５乗アンペア台から１０の６乗アンペア台で実験され、マイグレーションが確認されている。また、IGBTは高電流密度化のために２００℃で使われることが想定されているため、さらにマイグレーションが起きやすくなる。したがって、アルミニウム等を使って配線を形成する場合は式（１）に係数として現れる、式（2）のｋの値が50以下であることが望ましい。
しかし、ｋの値が50以下では微細構造で高性能なIGBTを形成できない。ここで、本発明の構造で銅配線（銅ダマシン等）を用いると、ｋの値が50以上の場合でもマイグレーションを抑制できる。さらには、ｋの値が500以上では、銅配線（銅ダマシン等）を用いない限り、確実にマイグレーションが起こり容易に素子が故障する。なお、従来構造のIGBTの場合は、J’は2倍の値になるため、本発明の構造の方がマイグレーションが起こりにくいという効果がある。
IGBTではセルピッチLは１０−２０ミクロン程度であることが多く（非特許文献３、４では１６ミクロン）とされており、この場合トレンチピッチWとNソースのピッチZの積が49平方ミクロン以下では、Nソースへの配線に銅配線（銅ダマシン等）を用いることが望ましい。この積の値が１平方ミクロン以下では、銅配線（銅ダマシン等）の使用が、信頼性向上には必須である。
以上より、トレンチゲート、隣り合うトレンチの中心距離W（本願請求項における「中心間距離」の一例）、及び、Nソース層の幅の微細化が進むと、トレンチの幅ｄ（本願請求項における「トレンチ幅」の一例）に対して、トレンチに挟まれるシリコン部分の幅の比率が低下すると予想される。その方が電子、ホールの蓄積が促進されるため、（１）式のNも大きくなる。その結果、さらなる微細化ではマイグレーションの問題が顕著になる、アルミニウムに対して銅は、４０倍程度もマイグレーションを起こしにくいといわれている。微細構造を持つIGBTでは銅配線技術が不可欠である。
なお、従来構造で微細化すると、Nソース層へのコンタクト部分は半分になり、エレクトロマイグレーションの懸念がより顕著である。
ここで、ダミーゲート３５１のポリシリコン３７１（本願請求項における「第一擬似導電物質領域」及び「第一ダミートレンチ部」の一例）は、エミッタ電極５に接続される。また、ダミーゲート３５２のポリシリコン３７２（本願請求項における「第二擬似導電物質領域」及び「第二ダミートレンチ部」の一例）も、エミッタ電極５に接続される。
ｐフローティング(浮いたP型層)の電位は、下記のメカニズムによりほぼゲート電圧と同じ電圧に保たれるため、ｐフローティングの電圧が上昇して、ｐフローティングとゲートやPベースの間の電界が上昇することにより耐圧低下や破壊が起こることはない。
ｐフローティングの電圧がゲート電圧程度に制限されるメカニズムを以下に説明する。ｐフローティングの電圧が上昇し、隣接するトレンチゲートのポリシリコンより電圧が一定値以上高くなると、絶縁膜表面にホールによる反転層が生じ、ｐフローティング層の電荷（ホール）がPベース層に流れる。すなわち、ｐフローティング層（Pソース）、Nベース層（Nウエル層）、Pベース層（Pドレイン）と、トレンチ酸化膜（ゲート絶縁膜）、ポリシリコン（ゲート電極）でPチャンネルMOSFETを構成し、ポリシリコン電位に比べ、Pフローティングの電位が高くなると、MOSFETがオンすることで、ｐフローティングの電位が制限される。
ダミーゲートでは、上記の効果が働かない。そこでダミーゲート内のポリシリコンは、エミッタと同電位にする必要がある。ポリシリコンをフローティング（電極につながない）にすると、コレクタ電極とエミッタ電極の間の、容量（キャパシタ）分圧比で、ダミーゲートのポリシリコン電圧が上昇し、隣接するゲート電極との間に高電圧がかかり、その結果電界集中が起こり、耐圧が低下するか素子破壊が起こる。
なお、ダミーゲート内のポリシリコンをゲートにつないでも、耐圧は低下しないが、この場合は、ゲート―エミッタ間のゲート容量が著しく大きくなり、ゲート容量への充放電時間がかかるようになり動作スピードが低下する。また、コレクタ―ゲート間の容量も増大するため、コレクタ電圧の変動が、容量を介してゲート電圧に影響を及ぼし、誤動作やスイッチングノイズの原因となる。
トレンチゲートの両側に接するNソース以外のNソース、すなわち、ダミーゲートに挟まれたNソース層表面にコンタクトしたプラグ電極は、エミッタ電極や、Pベースと接続された電極やプラグとの配線による電気的接続は行われてない。
上記のダミーゲートに挟まれたNソースがエミッタ電極と接続すると、デバイス構造内に、寄生サイリスタが構成され、ラッチアップによる誤動作を引き起こす。特に隣り合うPベース表面の電位が固定されていないので、ダミーゲートに挟まれた部分のPベース電位は浮いておりラッチアップによる誤動作の確率が高い。
また、ダミーゲートに挟まれたNソース層が例えば隣り合うPベースとプラグとその上部配線を介して電気的に接続されると、IGBT導通時にNベース内に蓄積された電子とホール双方が、Nソース、Pベースに流れ込み、Nベース内の電子、ホール（キャリア）の蓄積を低下させる。
またPベースはPベース拡散層を介して図示していない部分で（トレンチの奥行方向の端などで）エミッタと接続されていることがあり、その場合はラッチアップによる誤動作の可能性がある。
これらのプラグ電極は、電気的動作には不要であるが次の２点から、その効果がある。
第１点は、放熱性の向上である。IGBTチップのシリコン部分はその上部で発熱量が多いが、一般的に放熱は裏面から行われてきたため、チップ上面の配線を放熱に使うことは想定されていなかった。今後チップ裏表両面からの冷却が行われると考えられ、最上面の電極に効率よく熱を伝えるためには、シリコン表面にコンタクトした電極が多く、できるだけ熱が上面に伝わるように、それらが上面電極近傍にまで届いていることが望ましい。本実施例のプラグは、エミッタ電極の下の層間絶縁膜の直下まで届いており、シリコン表面の熱を効率よくエミッタ電極に伝えることができる。
第２点は、設計開発及び製造コストの低減の効果である。プラグ上部の配線部分より下の部分は、共通構造として、チップの特性は、最上部の層間絶縁膜のエッチング部分の選択により、IGBT構造のセルピッチを選択できる。このため、本構造では、導通損失を低減したチップと、高速性能を重視したチップを、上部層間絶縁膜エッチング前までは共通構造とできる。このため共通構造形成工程まで完了したウェーハの作り置きが可能となり、顧客の要求性能に対しチューニングされた素子の製造を最上位のメタルマスクの変更のみで実現できる。また、微細部分のプロセスが共通なので、個別のプロセス設計やチューニングが不要であり、これにより、設計開発期間の短縮や装置ならびに工程の共有化が図れ、コストの削減が可能である。
プラグ電極の形成工程を図２および図３に示す。銅デュアルダマシン工程を例にとっている。まず、Nベース層にPベース層を構築し（本願請求項における「第二導電型ベース層構築ステップ」の一例）、Pベース層の内側にNソース層をストライプ状に構築する（本願請求項における「第一導電型ソース層構築ステップ」の一例）。その後、Nソース層に接しPベース層を貫通してNベース層に至る、複数のトレンチ構造を、（チップ表面から見ると）Nソース層の長手方向に略直行し、かつ、トレンチ構造同士が略平行となるように周期的に構築する（本願請求項における「トレンチ構築ステップ」の一例）。本実施例では、隣り合うトレンチ構造の間にPベース層の全てに、Nソース層が構築される。チップがどのように設計されても対応できるようにするためである。
続いて、図２を参照して、ステップＳＴ００１として、トレンチ構造１７が形成されたウェハ表面に層間絶縁膜７１を製膜する（図２(a)）。ステップＳＴ００２として、プラグ電極２３用の隙間７３を形成する（図２(b)）。ステップＳＴ００３として、プラグ電極上部の配線部２７用の隙間７５を形成するためにエッチングを行う（図２(c)）。ステップＳＴ００４として、銅をメッキし（本願請求項における「プラグ電極層構築ステップ」の一例）、さらに、CMP（Chemical Mechanical Polishing;化学機械研磨）で表面７７を平坦化する（本願請求項における「研磨ステップ」の一例）（図２(d)）。
図３を参照して、ステップＳＴ００５として、平坦化された表面７７に、さらに層間絶縁膜７９を製膜する（図３（ａ））。ここまでは、隣接するトレンチ構造間の距離Wを繰り返し単位とする周期的な構造を有している。また、ステップＳＴ００５までが終わった半導体装置は、本願請求項における「半導体装置」の一例である。
さらに、チップの設計が決定されていることを前提に、ステップＳＴ００６として、エミッタ電極５と、Nソース層１５、Pベース層１３とコンタクトしているプラグ電極８１とを接続するビア４３用の隙間８３を作るためにエッチングを施す（図３（ｂ））。ステップＳＴ００７として、エミッタ電極５を銅メッキにより形成するとともに、エッチングした部分では下層との接続が行われる（図３（ｃ））。こうして、ステップＳＴ００４で形成された複数のプラグ電極のうち一部のみがエミッタ電極５に接続される。ステップＳＴ００６及びＳＴ００７は、併せて本願請求項における「エミッタ配線構造構築ステップ」の一例である。
図４は、本発明に係るＩＧＢＴ装置１のエミッタ電極５側の一部における（ａ）構造断面と、層間絶縁膜１２におけるエミッタ電極５の側から見た断面であって、（ｂ）ビア４３を横切るC-C’断面、（ｃ）配線部２７を横切るD-D’断面、及び、（ｄ）プラグ電極２３を含む層を横切るE-E’断面を示す図である。
図４（ｂ）を参照して、ビア４３が形成された層８５（本願請求項における「絶縁層」の一例）において、２つのダミーゲート３５４、３５５に挟まれた領域に対応する部分８７は、絶縁膜で占められている。しかし、トレンチゲート１８２と隣接するダミーゲート３５５とに挟まれた領域に対応する部分８９は、ビア４３が形成されている。
図４（ｃ）を参照して、配線部２７を含む層８６において、全てのトレンチ構造に対応する部分９１１〜９１６において、共通の配線構造とされており、図示されていない、紙面に垂直な奥行方向あるいは手前方向へと引き出されている。ただし、トレンチゲート１８２に対応する部分９１１は、奥行方向または手前方向の端部にて配線を介してゲート電極パッドに接続される。また、ダミーゲートに対応する部分９１２〜９１６は、端部にてエミッタ電極５に接続される。
また、トレンチ構造に挟まれた領域に対応する部分９３１〜９３５は、Ｎソース層１５、Ｐベース層１３が電気的に接続されないように互いに絶縁された状態で配線されている。このうち、トレンチゲート１８２とダミーゲート３５６とに挟まれた領域に対応する部分９３１は、端部にてエミッタ電極５に接続される。他方、ダミーゲートに挟まれた領域に対応する部分９３２〜９３５は、ゲート電極にもエミッタ電極５にも接続されず、電位的に浮いた状態とされる。
図４（ｄ）を参照して、プラグ電極２３が形成された層８８（本願請求項における「プラグ電極層」の一例）において、どのトレンチ構造に挟まれる領域に対応する部分９５１〜９５３においても、Ｐベース層１３及びＮソース層１５に対して個別にプラグ電極２３が形成されている。また、トレンチ構造に対応する部分９７１、９７２も、Ｐベース層１３及びＮソース層１５と同じ形状のプラグ電極２３が形成されている。これにより、ステップＳＴ００２において、プラグ電極２３用の隙間７３を形成するエッチングの際にトレンチ構造に挟まれる部分９５とトレンチ構造に対応する部分９７とを区別せずに済む。
上記のように、プラグ電極２３を含む層８８、配線部２７を含む層８６は、端部を除いて、トレンチゲート及びダミーゲートの位置によらず共通の周期的な構造が形成されている。他方、ビア４３が形成される層８５のみは、トレンチゲート１８に隣接する部分にのみビア４３が形成される。
本発明に係るＩＧＢＴ装置１がこのような構造であるために、どのトレンチ構造１７をトレンチゲート１８とすべきか決定される前に、配線部２７を含む層まで又は層間絶縁膜７９の層まで作り置きすることが可能となる。また、設計完了後にビア４３を含む層８５以降の工程によりＩＧＢＴ装置１を製造可能であるため、出荷までの時間を大幅に短縮することが可能となる。
図５は、図４（ａ）における断面であって、（ａ）２つのダミーゲート３５１，３５２に挟まれた領域を横切るA-A’断面、及び、（ｂ）トレンチゲート１８１と隣接するダミーゲート３５３とに挟まれた領域を横切るB-B’断面を示す図である。
図５（ａ）を参照して、２つのダミーゲート３５１，３５２に挟まれた領域に対応する部分では、Ｐベース層１３にプラグ電極４５１（本願請求項における「第三プラグ電極」及び「第四プラグ電極」の一例）を介して接続されている配線部２７１と、Ｎソース層１５にプラグ電極３２１（本願請求項における「第三プラグ電極」の一例）を介して接続されている配線部２７２とは、電気的に絶縁されている。また、ゲート電極ともエミッタ電極５とも接続されていない。結果として、Ｐベース層１３及びＮソース層１５は、それぞれ、個別にフローティングの電位となる。このため、電子の注入効率が向上し、導通損失を低減することができる。また、ラッチアップ等の誤動作を防止することも可能となる。
他方、図５（ｂ）を参照して、トレンチゲート１８１と隣接するダミーゲート３５３とに挟まれた領域に対応する部分では、全てのプラグ電極がエミッタ電極５に接続されて、Ｐベース層１３もＮソース層１５もエミッタ電位となる。
図６は、構造断面と平面レイアウトを示した別の例であり、（ａ）構造断面と、（ｂ）層間絶縁膜１２におけるエミッタ電極５の側から見た断面であって、プラグ電極２３を含む層を横切るF-F’断面を示す図である。
図６を参照して、本実施例においては、トレンチ構造に対応する部分２９７１、２９７２において、トレンチゲート及びダミーゲートのポリシリコンへ接続するプラグ電極の密度を、Nソース層やPベース層へコンタクトするプラグ電極の密度より下げている。
ゲート電極に流れる電流は、エミッタ電極に流れる電流に比べれば非常に小さい。そのため、コンタクト数を削減してもゲート駆動上の問題にならない。
また、プラグ電極の上部の配線の銅埋め込み性も改善されることが期待できる。エミッタ電極への接続は上下に行うため、プラグ上部の配線による問題は起こりにくい。他方、ゲート配線は水平方向（図６上で紙面に垂直方向）に長距離引き出される。そのため、プラグ上部配線の不具合が、直接チップの不具合に結びついてしまう。したがって、ゲート配線の数を減らすことで、歩留まりを向上させることが期待できる。
図７は、本発明の別の配線の断面構造である。
本実施例においては、ダミーゲート内のポリシリコンに接続されたプラグが、プラグ上面の配線から端部に引き出されることなく、ビア３４３１〜３４３８を介して直接に、Nソース層のエミッタ電極側表面に対する法線方向（本願請求項における「法線方向」の一例）に沿って、最上面のエミッタ電極（エミッタパッド）に接続されている。こうすることにより、ダミートレンチからの放熱性を向上させることが可能となる。
図９は、実施例４に係るＩＧＢＴ装置の構成の概要を示す図である。
本実施例のＩＧＢＴ装置４０１が実施例１のＩＧＢＴ装置１と異なる点として、ダミーゲート４３５１及びダミーゲート４３５２に挟まれた部分には、Pベース層４１３１が形成されているものの、Nソース層が形成されていない。これにより、ダミーゲートに挟まれた部分（メサ）には、エミッタ電極４０５及びコレクタ電極４０３の間に寄生のサイリスタ（ｐｎｐｎ４層構造）が存在しない。そのため、この部分ではラッチアップ動作を生じ得ず、絶縁ゲートバイポーラトランジスタ装置としてのラッチアップ耐性を向上させ、安定させることが可能となる。
また、ダミーゲート４３５１及びダミーゲート４３５２に挟まれた部分（メサ）にあるPベース層４１３１に接続しているプラグ電極４３２１は、エミッタ電極４０５と直接接続されていない。このとき、エミッタ電極４０５とPベース層４１３１との電位差が大きくなる。このため、ターンオン時にエミッタ電極５からNソース層４１５２，４１５３・MOSチャネルを通ってNベース層４０７に電子が効率的に注入される。よって、より多くの電子がNベース層４０７に蓄積され、低オン電圧を実現可能となる。
さらに、ダミーゲート４３５４及びダミーゲート４３５５に挟まれた部分（メサ）にあるPベース層４１３５に接続しているプラグ電極４３２５は、エミッタ電極４０５と直接接続されている。これにより、オン時に、Pエミッタ層４１１から、正孔がNベース層４０７に注入され、蓄積される。蓄積された正孔は、ターンオフ時に、Pベース層４１３５を通ってエミッタ電極４０５に排出される。つまり、Pベース層４１３５に接続しているプラグ電極４３２５は、エミッタ電極４０５と直接接続されているため、正孔の排出ルートが増大し、正孔が速やかに排出される。よって、ターンオフに要する時間が短縮されるので、スイッチング動作の高速化が図られる。また、ターンオフ時にNソース層４１５２，４１５３直下のPベース層４１３２，４１３３を流れてエミッタ電極４０５に排出される正孔の量が減少するため、Nソース層４１５２，４１５３とPベース層４１３２，４１３３がなすpn接合を順バイアスする電位を低く抑えることができ、ラッチアップ耐性を向上させることができる。
さらに、エミッタ電極４０５と直接接続されているPベース層４１３５，４１３６に挟まれたダミーゲート４３５５の内部の電極４３７５は、ゲート電極４２９に接続されている。これによりチャネル領域を形成しているＭＯＳゲート部とは別に、ゲート容量を増加させ、ノイズ誤動作を防止することが可能となる。
さらに、Pベース層４１３のうち、少なくとも１つのダミーゲート４３５に接している領域４５９がダミーゲート４３５と同等の深さとなっている。これにより、ゲートエミッタ間の容量をさらに増やすことができ、ノイズ誤動作抑制の効果をさらに高めることが可能となる。なお、トレンチゲート部に隣接するPベース層４１３２，４１３３がトレンチゲート４１８と接する領域も同様に、トレンチゲート４１８と同等の深さとしてもよい。ここで、同等の深さとは、例えば、90%以上であることが望ましい。ただし、ノイズ誤動作が問題ない範囲で、ダミーゲートに隣接するPベース層４１３の深さが、ダミーゲート４３５の深さよりも浅い構造であってもよい。
図１０は、実施例５に係るＩＧＢＴ装置の構成におけるトレンチ構造付近の拡大図である。
本実施例のＩＧＢＴ装置５０１が実施例１のＩＧＢＴ装置１と異なる点として、エミッタ電極５０５に接続されたプラグ電極５３２２，５３２３（本願請求項における「第三電極」及び「第四電極」の一例）が、トレンチゲート５１８に隣接するNソース層５１５２，５１５３をそれぞれ貫通してPベース層５１３２，５１３３の内部に達している。ただし、Nベース層５０７までは達していない。すなわち、プラグ電極５３２２，５３２３は、Nソース層５１５２，５１５３とは側壁を介して接続され、Pベース層５１３２，５１３３とは側壁及び底部を介して接続されている。これにより、プラグ電極とNソース層及びPベース層とのコンタクト面積が増加し、確実に接続を確保することが可能となる。さらに、Pベース層に流れるホール電流が、Nソース層の近くを通ることなくプラグ電極に流入するため、ラッチアップによる破壊が起こりにくい。
さらに、Pベース層及びNソース層をそれぞれ全面に積層させた上でプラグ電極を形成することにより、Pベース層及びNソース層のパターニングを簡素化することが可能となる。このため、微細化を容易にすることができる。ただし、Pベース層及びNソース層は、図４（ｃ）に示すように、エミッタ電極５０５側の表面において、トレンチ構造の長手方向に交互に表出する構成であってもよい。
なお、トレンチゲート５１８に隣接するプラグ電極以外のプラグ電極もPベース層等に貫通する構成であってもよい。このとき、プラグ電極の形成を場所ごとに区別しなくてよいため、プラグ電極の形成が容易となる。
なお、本発明の各実施例において、トレンチ構造が形成されていないメサ部分の面積比率を小さくすることで、トレンチゲート下部の角に集中する電解を弱める効果が期待できる。例えば、メサ部分の面積を有効素子面積の３０％以下とすることが好ましい。また、メサ部分の幅が０．５μｍ以下であるとすることも好ましい。
また、トレンチゲートのアスペクト比（トレンチ深さ／トレンチ幅）を３以上としてもよい。コレクタ方向に面しているトレンチ構造の底部の面積を小さくでき、コレクタ電極とゲート電極間の容量を小さくすることになる。そのため、スイッチングスピードが向上する。ここで、ダミーゲートとトレンチゲートは同時に形成される。そのため、ダミーゲートもトレンチゲートも同じ形状とすることで、プロセスやマスク設計を単純化できるだけでなく歩留まりも向上する。
さらに、本発明の各実施例では、エミッタ、ソース、ゲートといった表現を用いた。しかし、RC-IGBT（MOSFET内蔵IGBTやダイオード内蔵IGBT）等では、これらの表現とは異なる。本発明は、RC-IGBTにも適用可能であり、その場合には電極の呼び方が異なるものであってもよい。
１・・・絶縁ゲートバイポーラトランジスタ装置、３・・・コレクタ電極層、５・・・エミッタ電極、７・・・Ｎベース層、９・・・Ｎバッファ層、１１・・・Ｐエミッタ層、１２・・・絶縁膜、１３・・・Ｐベース層、１５・・・Ｎソース層、１７・・・トレンチ構造、１８・・・トレンチゲート、１９・・・酸化膜、２１・・・ポリシリコン、２３・・・プラグ電極、２５・・・プラグ電極、２７・・・配線部、２９・・・ポリシリコン、３１・・・プラグ電極、３３・・・配線部、３５・・・ダミーゲート、３７・・・ポリシリコン、３９・・・プラグ電極、４１・・・配線部、４３・・・ビア、４５・・・プラグ電極、５７・・・側壁、７１・・・層間絶縁膜、７３・・・プラグ電極用の隙間、７５・・・配線部用の隙間、７７・・・表面、７９・・・層間絶縁膜、８１・・・プラグ電極、８３・・・ビア用の隙間、８５・・・ビアが形成された層、８６・・・配線部を含む層、８８・・・プラグ電極が形成された層

Claims (26)

  1. 第一主電極層、第二主電極及び制御電極を備える絶縁ゲートバイポーラトランジスタ装置であって、
    第一導電型第一半導体層と、
    前記第一導電型第一半導体層の前記第一主電極層の側に形成された第一導電型第二半導体層と、
    前記第一導電型第二半導体層と前記第一主電極層の間に形成された第二導電型第一半導体層と、
    前記第一導電型第一半導体層の前記第二主電極の側に形成された第二導電型第二半導体層と、
    前記第二導電型第二半導体層の前記第二主電極の側に選択的に形成された第一導電型第三半導体層と、
    前記第二導電型第二半導体層又は前記第一導電型第三半導体層の前記第二主電極の側の表面から前記第一導電型第一半導体層まで突き出す複数の溝構造とを備え、
    前記溝構造は、
    半導体物質からなる導電物質領域と、
    前記第二主電極の側の表面以外の前記導電物質領域の表面に形成された絶縁膜とを有し、
    複数の前記溝構造として、少なくとも、主制御溝構造、第一擬似溝構造及び第二擬似溝構造を有し、
    前記第一擬似溝構造及び前記第二擬似溝構造の間には、他に前記溝構造は無く、
    前記主制御溝構造が有する前記導電物質領域である主制御導電物質領域は、前記制御電極に接続されており、
    前記主制御溝構造に隣接する第一導電型第三半導体層の表面に形成された第一電極と、前記主制御溝構造に隣接する第二導電型第二半導体層の表面に形成された第二電極は、前記第二主電極に接続されており、
    前記第一擬似溝構造が有する前記導電物質領域である第一擬似導電物質領域は、前記制御電極には接続されずに、前記第二主電極に接続されており、
    前記第二擬似溝構造が有する前記導電物質領域である第二擬似導電物質領域は、前記制御電極には接続されずに、前記第二主電極に接続されており、
    前記第一導電型第三半導体層が、前記第一擬似溝構造及び前記第二擬似溝構造の間にも形成されている、絶縁ゲートバイポーラトランジスタ装置。
  2. コレクタ電極層、エミッタ電極及びゲート電極を備える絶縁ゲートバイポーラトランジスタ装置であって、
    第一導電型高抵抗層と、
    前記第一導電型高抵抗層の前記コレクタ電極層の側に形成された第一導電型バッファ層と、
    前記第一導電型バッファ層と前記コレクタ電極層の間に形成された第二導電型エミッタ層と、
    前記第一導電型高抵抗層の前記エミッタ電極の側に形成された第二導電型ベース層と、
    前記第二導電型ベース層の前記エミッタ電極の側に選択的に形成された第一導電型ソース層と、
    前記第二導電型ベース層又は前記第一導電型ソース層の前記エミッタ電極の側の表面から前記第一導電型高抵抗層まで突き出す複数のトレンチ構造とを備え、
    前記トレンチ構造は、
    半導体物質からなるトレンチ部と、
    前記エミッタ電極の側の表面以外の前記トレンチ部の表面に形成された絶縁膜とを有し、
    複数の前記トレンチ構造として、少なくとも、トレンチゲート、第一ダミートレンチ及び第二ダミートレンチを有し、
    前記第一ダミートレンチ及び前記第二ダミートレンチの間には、他に前記トレンチ構造は無く、
    前記トレンチゲートが有する前記トレンチ部であるゲートトレンチ部は、前記ゲート電極に接続されており、
    前記トレンチゲートに隣接する第一導電型ソース層の表面に形成された第一プラグ電極と、前記トレンチゲートに隣接する第二導電型ベース層の表面に形成された第二プラグ電極は、前記エミッタ電極に接続されており、
    前記第一ダミートレンチが有する前記トレンチ部である第一ダミートレンチ部は、前記ゲート電極には接続されずに、前記エミッタ電極に接続されており、
    前記第二ダミートレンチが有する前記トレンチ部である第二ダミートレンチ部は、前記ゲート電極には接続されずに、前記エミッタ電極に接続されており、
    前記第一導電型ソース層が、前記第一ダミートレンチ及び前記第二ダミートレンチの間にも形成されている、絶縁ゲートバイポーラトランジスタ装置。
  3. 前記第一導電型ソース層及び前記第二導電型ベース層は、
    前記エミッタ電極の側の表面において、前記トレンチゲートの長手方向に交互に現れていると共に、
    前記第一ダミートレンチ及び前記第二ダミートレンチで挟まれた前記エミッタ電極の側の表面においても、前記第一ダミートレンチ及び前記第二ダミートレンチの長手方向に交互に表出している、請求項２記載の絶縁ゲートバイポーラトランジスタ装置。
  4. 前記第一プラグ電極とも前記第二プラグ電極とも異なる第三プラグ電極が、前記第一ダミートレンチ及び前記第二ダミートレンチの間に形成された、前記第一導電型ソース層又は前記第二導電型ベース層の少なくとも一つにコンタクトしている、請求項２又は３記載の絶縁ゲートバイポーラトランジスタ装置。
  5. 前記第三プラグ電極が、前記第一ダミートレンチ及び前記第二ダミートレンチの間に形成された前記第一導電型ソース層にコンタクトしており、
    前記第三プラグ電極と前記エミッタ電極が、電気的に絶縁されている、請求項４記載の絶縁ゲートバイポーラトランジスタ装置。
  6. 前記第一プラグ電極とも前記第二プラグ電極とも異なる第四プラグ電極が、前記第一ダミートレンチ及び前記第二ダミートレンチの間に形成された第二導電型ベース層にコンタクトしており、
    前記第四プラグ電極と前記エミッタ電極が、電気的に絶縁されている、請求項４又は５記載の絶縁ゲートバイポーラトランジスタ装置。
  7. 前記第三プラグ電極が、前記第一ダミートレンチ及び前記第二ダミートレンチの間に形成された前記第一導電型ソース層にコンタクトしており、
    前記第一プラグ電極、前記第二プラグ電極、前記第三プラグ電極のいずれとも異なる第四プラグ電極が、前記第一ダミートレンチ及び前記第二ダミートレンチの間に形成された第二導電型ベース層にコンタクトしており、
    前記第三プラグ電極と前記第四プラグ電極が、電気的に絶縁されている、請求項４から６のいずれかに記載の絶縁ゲートバイポーラトランジスタ装置。
  8. 前記第一導電型ソース層と前記エミッタ電極との間に、
    前記第一導電型ソース層に接する層であって、前記第一プラグ電極及び前記第二プラグ電極を有するプラグ電極層と、
    前記エミッタ電極への電気的な接続を選択的に絶縁する絶縁層とを含む２層以上の層を備え、
    前記トレンチゲートと前記第一ダミートレンチは、隣接するトレンチ構造であり、
    前記トレンチゲートと前記第一ダミートレンチの間に対応する前記プラグ電極層の構造は、前記第一ダミートレンチと前記第二ダミートレンチの間に対応する前記プラグ電極層の構造と同一である、請求項２から７のいずれかに記載の絶縁ゲートバイポーラトランジスタ装置。
  9. 前記エミッタ電極の側の表面に現れる前記トレンチ構造の幅であるトレンチ幅が、隣接する前記トレンチ構造の中心間距離の半分より大きい、請求項８記載の絶縁ゲートバイポーラトランジスタ装置。
  10. 前記第一プラグ電極、前記第二プラグ電極、及び／又は、前記エミッタ電極に接続される配線に銅が用いられている、請求項２から９のいずれかに記載の絶縁ゲートバイポーラトランジスタ装置。
  11. 前記第一ダミートレンチ部及び／又は前記第二ダミートレンチ部と前記エミッタ電極とは、
    銅により配線されており、
    前記第一導電型ソース層の前記エミッタ電極の側の表面に対する法線方向に配線されている、請求項１０記載の絶縁ゲートバイポーラトランジスタ装置。
  12. 第一主電極、第二主電極及び制御電極を備える絶縁ゲートバイポーラトランジスタ装置であって、
    第一導電型第一半導体層は、
    前記第一主電極と前記第二主電極の間にあり、
    前記第二主電極の側の表面から前記第一主電極の側に向かって突き出す溝構造として、第一溝構造、第二溝構造、及び、第三溝構造を有し、
    前記第一溝構造及び前記第二溝構造の間には、他に前記溝構造は無く、
    前記第一溝構造及び前記第二溝構造は、それぞれ前記第二主電極に電気的に接続されており、
    前記第三溝構造は、前記制御電極に電気的に接続されており、
    前記第一溝構造及び前記第二溝構造に挟まれた前記第一導電型第一半導体層の領域に、
    前記制御電極によって反転層が形成される第二導電型第一半導体層と、
    前記第二導電型第一半導体層の前記反転層にキャリアを注入する第一導電型第二半導体層とをさらに備える、絶縁ゲートバイポーラトランジスタ装置。
  13. 半導体装置の生産方法であって、
    第一導電型高抵抗層に、第二導電型ベース層を構築する第二導電型ベース層構築ステップと、
    前記第二導電型ベース層の内側に、第一導電型ソース層を構築する第一導電型ソース層構築ステップと、
    前記第二導電型ベース層を貫通して前記第一導電型高抵抗層に至る、複数のトレンチ構造を構築するトレンチ構築ステップと、
    複数の前記トレンチ構造、複数の前記第一導電型ソース層、及び前記第二導電型ベース層に個別にコンタクトする複数のプラグ電極を含むプラグ電極層を構築するプラグ電極層構築ステップとを含む、半導体装置の生産方法。
  14. 前記第一導電型ソース層構築ステップにおいて、複数の前記第二導電型ベース層の全てに、前記第一導電型ソース層を構築する、請求項１３記載の半導体装置の生産方法。
  15. 前記プラグ電極層を研磨する研磨ステップをさらに含む、請求項１３又は１４記載の半導体装置の生産方法。
  16. 請求項１３から１５のいずれかの生産方法により生産された半導体装置に対して、複数の前記プラグ電極のうち一部のみをエミッタ電極に接続する配線構造を構築するエミッタ配線構造構築ステップとを含む、絶縁ゲートバイポーラトランジスタ装置の生産方法。
  17. 請求項１記載の前記第一擬似溝構造及び前記第二擬似溝構造の擬似溝構造ペアを複数有しており、前記第一擬似溝構造及び前記第二擬似溝構造の間に請求項１記載の前記第二導電型第二半導体層が形成されており、かつ、請求項１記載の前記第一導電型第三半導体層が形成されていない前記擬似溝構造ペアを有し、
    又は、
    請求項１２記載の前記第一溝構造及び前記第二溝構造の溝構造ペアを複数有しており、前記第一溝構造及び前記第二溝構造の間に請求項１２記載の前記第二導電型第一半導体層が形成されており、かつ、請求項１２記載の前記第一導電型第二半導体層が形成されていない前記溝構造ペアを有する、請求項１又は１２記載の絶縁ゲートバイポーラトランジスタ装置。
  18. 前記第一擬似溝構造と、前記第二擬似溝構造をそれぞれ複数さらに備え、
    前記第一擬似溝構造及び前記第二擬似溝構造の間に形成されている前記第二導電型第二半導体層のうち少なくとも一部は、前記第二主電極と直接接続されていない、請求項１７記載の絶縁ゲートバイポーラトランジスタ装置。
  19. 前記第一擬似溝構造と、前記第二擬似溝構造をそれぞれ複数さらに備え、
    前記第一擬似溝構造及び前記第二擬似溝構造の間に形成されている前記第二導電型第二半導体層のうち少なくとも一部は、前記第二主電極と直接接続されている、請求項１７又は１８記載の絶縁ゲートバイポーラトランジスタ装置。
  20. 前記第二主電極と直接接続されている前記第二導電型第二半導体層に挟まれた前記第一擬似溝構造又は前記第二擬似溝構造を備え、当該第一擬似溝構造の前記第一擬似導電物質領域又は当該第二擬似溝構造の前記第二擬似導電物質領域は、前記制御電極に直接接続されている、請求項１９記載の絶縁ゲートバイポーラトランジスタ装置。
  21. 前記第一擬似溝構造又は前記第二擬似溝構造の両側の前記第二導電型第二半導体層のうち、少なくとも１つの前記第二導電型第二半導体層が前記第一擬似溝構造又は前記第二擬似溝構造に接している領域の深さは、前記第一擬似溝構造又は前記第二擬似溝構造の深さの90%以上の深さである、請求項２０記載の絶縁ゲートバイポーラトランジスタ装置。
  22. 前記第一導電型第三半導体層と前記第二主電極との間に、
    前記第一導電型第三半導体層に接する層であって、前記第一電極及び前記第二電極を有するプラグ電極層と、
    前記第二主電極への電気的な接続を選択的に絶縁する絶縁層とを含む２層以上の層をさらに備え、
    前記トレンチゲートと前記第一ダミートレンチは、隣接するトレンチ構造であり、
    前記トレンチゲートと前記第一ダミートレンチの間に対応する前記プラグ電極層の構造は、前記第一ダミートレンチと前記第二ダミートレンチの間に対応する前記プラグ電極層の構造と同一である、請求項１７から２１のいずれかに記載の絶縁ゲートバイポーラトランジスタ装置。
  23. 前記第二主電極に接続された第三電極及び第四電極とをさらに備え、
    前記第三電極及び前記第四電極は、それぞれ、前記主制御溝構造に隣接する第一導電型第三半導体層を貫通して第二導電型第二半導体層の内部に達すると共に前記第一導電型高抵抗層には接しないように形成されている、請求項１記載の絶縁ゲートバイポーラトランジスタ装置。
  24. 前記第一導電型第三半導体層及び前記第二導電型第二半導体層は、複数の前記溝構造で挟まれた前記第二主電極の側の表面において、前記溝構造の長手方向に交互に表出している、請求項２３記載の絶縁ゲートバイポーラトランジスタ装置。
  25. 前記溝構造が形成されていない部分の面積が有効素子面積の３０％以下であり、
    前記溝構造は、溝の深さが溝の幅の３倍以上である、請求項１から１２又は１７から２４のいずれかに記載の絶縁ゲートバイポーラトランジスタ装置。
  26. 隣接する２つの前記溝構造に挟まれた部分が０．５μｍ以下である、請求項１から１２又は１７から２５のいずれかに記載の絶縁ゲートバイポーラトランジスタ装置。

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