JPWO2017195615A1 - 検出装置および検出方法 - Google Patents

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Abstract

本技術は、より正確にロック状態を判定することができるようにする検出装置および検出方法に関する。
第１のエッジ検出器は、第１のクロック信号の１周期中に第２のクロック信号のエッジがあるかを検出する。第２のエッジ検出器は、第２のクロック信号の１周期中に第１のクロック信号のエッジがあるかを検出する。論理回路は、第１のエッジ検出器の検出結果と第２のエッジ検出器の検出結果の論理演算を行う。本技術は、例えば、PLL回路のロック状態を検出する回路等に適用できる。

Description

本技術は、検出装置および検出方法に関し、特に、より正確にロック状態を判定することができるようにした検出装置および検出方法に関する。
現在、PLL(Phase Locked Loop)回路は、さまざまな分野で必要不可欠なものとなっており、多くのシステムに搭載されている。また、PLL回路のロック状態を検出するロック検出回路も広く用いられている。（例えば、特許文献１参照）。
特開平０５−０２２１３０号公報
これまでのロック検出回路では、例えば、比較クロックのパルス幅が小さい場合にロック状態を誤判定するものや、比較クロックの位相の変動が大きい場合にロック状態を誤判定するものなどがあり、より誤判定の少ないロック検出回路が要請されている。
本技術は、このような状況に鑑みてなされたものであり、より正確にロック状態を判定することができるようにするものである。
本技術の一側面の検出装置は、第１のクロック信号の１周期中に第２のクロック信号のエッジがあるかを検出する第１のエッジ検出器と、前記第２のクロック信号の１周期中に前記第１のクロック信号のエッジがあるかを検出する第２のエッジ検出器と、前記第１のエッジ検出器の検出結果と前記第２のエッジ検出器の検出結果の論理演算を行う論理回路とを備える。
本技術の一側面の検出方法は、検出装置が、第１のクロック信号の１周期中に第２のクロック信号のエッジがあるかを検出し、前記第２のクロック信号の１周期中に前記第１のクロック信号のエッジがあるかを検出し、前記第２のクロック信号のエッジの検出結果と、前記第１のクロック信号のエッジの検出結果の論理演算を行うステップを含む。
本技術の一側面においては、第１のクロック信号の１周期中に第２のクロック信号のエッジがあるかが検出され、前記第２のクロック信号の１周期中に前記第１のクロック信号のエッジがあるかが検出され、前記第２のクロック信号のエッジの検出結果と、前記第１のクロック信号のエッジの検出結果の論理演算が行われる。
検出装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
本技術の一側面によれば、より正確にロック状態を判定することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
Integer型のPLL回路の構成例を示すブロック図である。 ロック検出回路の最も一般的な回路構成を示すブロック図である。 図２のロック検出回路のロック状態のタイミングチャートである。 図２のロック検出回路のアンロック状態のタイミングチャートである。 パルススワロ分周器の構成例を示すブロック図である。 小パルス幅によって誤判定する場合のタイミングチャートである。 Fractional-N型のPLL回路の構成例を示すブロック図である。 位相変化によって誤判定する場合のタイミングチャートである。 プロセス・温度・電源電圧等で遅延量が変化した場合の基準クロック遅延信号REFCLK_Dの例を示す図である。 特許文献１のロック検出回路の回路構成を示すブロック図である。 図１０のロック検出回路のタイミングチャートである。 クロックエッジを計数器で観測するタイプのロック検出回路の回路構成を示すブロック図である。 図１２のロック検出回路においてロック状態を誤判定する場合を説明する図である。 電圧信号VCTLをモニタするタイプのロック検出回路の回路構成を示すブロック図である。 図１４のロック検出回路においてロックおよびアンロック状態を説明する図である。 本技術を適用したロック検出回路の第１の実施の形態のブロック図である。 図１６の第１のエッジ検出器及び第２のエッジ検出器の詳細構成を示したロック検出回路のブロック図である。 第１のエッジ検出器と第２のエッジ検出器の第１詳細構成を示す図である。 第１のエッジ検出器の概略の動作を説明するタイミングチャートである。 ロック状態のときのタイミングチャートである。 CLK2パルス幅が小でロック状態のときのタイミングチャートである。 アンロック状態のときのタイミングチャートである。 CLK2パルス幅が小でアンロック状態のときのタイミングチャートである。 位相変化が大きい場合でロック状態のときのタイミングチャートである。 第１のエッジ検出器と第２のエッジ検出器の第２詳細構成を示す図である。 ロック状態のときのタイミングチャートである。 CLK2パルス幅が小でロック状態のときのタイミングチャートである。 アンロック状態のときのタイミングチャートである。 CLK2パルス幅が小でアンロック状態のときのタイミングチャートである。 位相変化が大きい場合でロック状態のときのタイミングチャートである。 CLK2パルス幅が小で位相変化が大きい場合でロック状態のときのタイミングチャートである。 位相変化が大きい場合でアンロック状態のときのタイミングチャートである。 CLK2パルス幅が小で位相変化が大きい場合でアンロック状態のときのタイミングチャートである。 第１のエッジ検出器と第２のエッジ検出器の第３詳細構成を示す図である。 第１のエッジ検出器と第２のエッジ検出器の第４詳細構成を示す図である。 第１の実施の形態の第１詳細構成乃至第４詳細構成の関係をまとめた図である。 本技術を適用したロック検出回路の第２の実施の形態のブロック図である。 第２の実施の形態の動作を示すタイミングチャートである。 本技術を適用したロック検出回路の第３の実施の形態のブロック図である。 第３の実施の形態の動作を示すタイミングチャートである。 第１のクロック信号CLK1が停止した場合のタイミングチャートである。 第２のクロック信号CLK2が停止した場合のタイミングチャートである。
以下、図面を参照しながら、本技術を実施するための形態（以下、実施の形態という）について説明する。本明細書では、PLL回路のロック状態を検出するためのロック検出回路の実施の形態について説明するが、ロック検出回路の実施の形態の理解を容易にするために、一般的なPLL回路の回路構成と、基本的なロック検出回路の回路構成から、順を追って説明する。
本明細書において説明は以下の順序で行う。
１．Integer型PLL回路の構成例
２．ロック検出回路（１）
３．Fractional-N型PLL回路の構成例
４．ロック検出回路（２）
５．ロック検出回路（３）
６．ロック検出回路（４）
７．ロック検出回路の第１の実施の形態
７．１ 第１の実施の形態の第１詳細構成
７．２ 第１の実施の形態の第２詳細構成
７．３ 第１の実施の形態の第３詳細構成
７．４ 第１の実施の形態の第４詳細構成
７．５ 第１詳細構成乃至第４詳細構成のまとめ
８．ロック検出回路の第２の実施の形態
９．ロック検出回路の第３の実施の形態
＜１．Integer型PLL回路の構成例＞
図１は、Integer型のPLL回路の構成例を示すブロック図である。
Integer型のPLL回路１１は、入力分周器（RDIV）２１、位相周波数比較器（Phase Frequency Detector:PFD）２２、チャージポンプ（Charge Pump:CP）２３、アナログループフィルタ（Analog Loop Filter:ALF）２４、電圧制御発振器（Voltage Controled Oscillator:VCO）２５、及び、帰還分周器（Feedback Divider:FDIV）２６で構成される。
入力分周器２１は、PLL回路１１に入力されてきた入力クロック信号INCLKを1/K倍の周波数となるように分周し、分周後の信号である基準クロック信号REFCLKを位相周波数比較器２２に出力する。
位相周波数比較器２２は、入力分周器２１から供給される基準クロック信号REFCLKと帰還分周器２６から供給される比較クロック信号FBCLKとを位相比較し、比較結果に応じたUP信号またはDN信号（DOWN信号）をチャージポンプ２３に出力する。
チャージポンプ２３は、位相周波数比較器２２から供給されるUP信号またはDN信号を電流信号に変換してアナログループフィルタ２４に出力する。アナログループフィルタ２４は、チャージポンプ２３から供給される電流信号を電圧信号VCTLに変換して、電圧制御発振器２５に出力する。
電圧制御発振器２５は、アナログループフィルタ２４から供給される電圧信号VCTLを周波数に変換することにより出力クロック信号VCOCLKを生成し、PLL回路１１から出力するとともに、帰還分周器２６にも供給する。
帰還分周器２６は、入力されてきた出力クロック信号VCOCLKを1/N倍の周波数となるように分周し、分周後の信号である比較クロック信号FBCLKを位相周波数比較器２２に出力する。
以上のように構成されるPLL回路１１では、入力された基準クロック信号REFCLKと、フィードバックされた出力クロック信号VCOCLKに基づく比較クロック信号FBCLKの位相及び周波数が一致するように制御される。PLL回路１１から出力される出力クロック信号VCOCLKは、例えば、PLL回路１１が組み込まれたシステムのマスタークロック信号として供給され、マスタークロック信号から、必要に応じて複数のクロック信号が生成されて利用される。
PLL回路１１において、基準クロック信号REFCLKと比較クロック信号FBCLKの位相及び周波数が一致した状態がロック状態であり、基準クロック信号REFCLKと比較クロック信号FBCLKの位相及び周波数が一致していない状態がアンロック状態である。
PLL回路１１がロック状態のとき、各クロック信号の周波数や位相関係が定まる。アンロック状態ではクロック間の周波数及び位相関係が保証されないため、システムは論理STA（Static timing analysis）の要求仕様を満たすことができず正常に機能しないことがある。そのため、出力クロック信号VCOCLKの供給を受けるシステムは、PLL回路１１がロック状態であることを必要とする場合がある。
そこで、PLL回路１１のロック状態またはアンロック状態を検出してシステムの起動信号やデータ処理開始信号などに使用するために、ロック検出回路が必要とされる。
また、ロック検出回路の出力であるロック検出信号は、例えば、PLL回路１１のロックアップタイムを短くするために、ロックするまでの期間、PLL回路１１の帯域を切り替える用途にも使われることがある。
ロック検出回路は、判定精度、実装の容易さ、回路規模等により様々なタイプが使用されている。
＜２．ロック検出回路（１）＞
図２は、ロック検出回路の最も一般的な回路構成を示す図である。
図２のロック検出回路図４１は、遅延回路５１及び５２、D-フリップフロップ５３及び５４、並びに、NOR回路５５で構成される。
ロック検出回路図４１には、図１の位相周波数比較器２２へ入力される信号と同じ、基準クロック信号REFCLKと比較クロック信号FBCLKとが入力される。
遅延回路５１は、入力された比較クロック信号FBCLKを所定時間だけ遅延させた信号である比較クロック遅延信号FBCLK_Dを生成して、D-フリップフロップ５３のD入力へ出力する。
遅延回路５２は、入力された基準クロック信号REFCLKを所定時間だけ遅延させた信号である基準クロック遅延信号REFCLK_Dを生成して、D-フリップフロップ５４のD入力へ出力する。
D-フリップフロップ５３は、CLK端子に入力される基準クロック信号REFCLKの立上がりエッジのタイミングにおけるD入力の比較クロック遅延信号FBCLK_Dを、Q1信号としてQ出力から出力する。
D-フリップフロップ５４は、CLK端子に入力される比較クロック信号FBCLKの立上がりエッジのタイミングにおけるD入力の基準クロック遅延信号REFCLK_Dを、Q2信号としてQ出力から出力する。
NOR回路５５は、D-フリップフロップ５３から供給されるQ1信号と、D-フリップフロップ５４から供給されるQ2信号の否定論理和（NOR）を演算し、演算結果をロック検出信号LOCKとして出力する。
以上のように構成されるロック検出回路図４１では、ロック判定窓が遅延回路５１及び５２の遅延量で決定され、基準クロック信号REFCLKと比較クロック信号FBCLKの位相差がロック判定窓より小さい場合に、Q1信号とQ2信号がいずれもLowとなるので、NOR回路５５は、その否定論理和（NOR）をとって、ロック状態を示すHiのロック検出信号LOCKを出力する。
図３は、ロック検出回路図４１がロック状態を示すHiのロック検出信号LOCKを出力する場合のタイミングチャート例を示している。なお、図３は、基準クロック信号REFCLKと比較クロック信号FBCLKの位相が一致している場合の例を示している。
基準クロック信号REFCLKの立上がりエッジのタイミングにおいて比較クロック遅延信号FBCLK_DがLowとなっており、その状態（Low）がQ1信号として出力され、比較クロック信号FBCLKの立上がりエッジのタイミングにおいて基準クロック遅延信号REFCLK_DがLowとなっており、その状態（Low）がQ2信号として出力される。そして、Q1信号=LowとQ2信号=LowとがNOR回路５５に入力され、NOR回路５５は、Q1信号=LowとQ2信号=Lowとの否定論理和（NOR）をとって、ロック状態を示すHiのロック検出信号LOCKを出力する。
図４は、ロック検出回路図４１がアンロック状態を示すLowのロック検出信号LOCKを出力する場合のタイミングチャート例を示している。なお、図４は、比較クロック信号FBCLKの位相が基準クロック信号REFCLKより進み、比較クロック信号FBCLKのパルス幅がロック判定窓の幅と一致している場合の例を示している。
基準クロック信号REFCLKの立上がりエッジのタイミングにおいて比較クロック遅延信号FBCLK_DがHiとなっており、その状態（Hi）がQ1信号として出力され、比較クロック信号FBCLKの立上がりエッジのタイミングにおいて基準クロック遅延信号REFCLK_DがLowとなっており、その状態（Low）がQ2信号として出力される。そして、Q1信号=HiとQ2信号=LowとがNOR回路５５に入力され、NOR回路５５は、Q1信号=HiとQ2信号=Lowとの否定論理和（NOR）をとって、アンロック状態を示すLowのロック検出信号LOCKを出力する。
なお、図４において、Q1信号がHiとなる前の状態は、それ以前の基準クロック信号REFCLKの立上がりエッジのタイミングにおける比較クロック遅延信号FBCLK_Dに依存するため不定である。ロック検出信号LOCKについても同様である。
＜パルススワロ分周器＞
出力クロック信号VCOCLKの周波数として、高い周波数が必要となる場合には、高速動作に対応するため、帰還分周器２６としてパルススワロ分周器（Dual Modulus Pulse Swallow Divider）が使用される。
図５は、パルススワロ分周器の構成例を示すブロック図である。
図５のパルススワロ分周器６１は、デュアルモジュラスプリスケーラ７１、スワロカウンタ７２、及び、プログラムカウンタ７３で構成される。
デュアルモジュラスプリスケーラ７１は、入力されてきた出力クロック信号VCOCLKを、スワロカウンタ７２から供給される分周数制御信号に基づいて1／nまたは1/（n+1）のいずれかの分周数で分周し、スワロカウンタ７２及びプログラムカウンタ７３に出力する。
スワロカウンタ７２は、デュアルモジュラスプリスケーラ７１からの出力信号に基づいてカウントを行い、分周数を1／nまたは1/（n+1）とする分周数制御信号を出力する。具体的には、スワロカウンタ７２は、S回をカウントするまで、分周数を1/（n+1）とする分周数制御信号を出力し、S回をカウント後、分周数を1／nとする分周数制御信号を出力する。また、プログラムカウンタ７３からリセット信号が供給された場合、カウント中のカウンタをリセットし、分周数を1/（n+1）とする分周数制御信号に出力を切り替える。
プログラムカウンタ７３は、デュアルモジュラスプリスケーラ７１からの出力信号を比較クロック信号FBCLKとして出力する。また、プログラムカウンタ７３は、デュアルモジュラスプリスケーラ７１からの出力信号に基づいてカウントを行い、P回のカウントをカウントした時点で、スワロカウンタ７２にリセット信号を供給するとともに、自身のカウンタもリセットする。
以上のように構成されるパルススワロ分周器６１の分周数Nは、次式で表される。
N=VCOCLK/FBCLK=n*P+S （n,P,Sは正の整数）
なお、高速動作を実現するために、パルススワロ分周器６１では、n=2のデュアルモジュラスプリスケーラ７１が選ばれる場合が多い。
ここで、パルススワロ分周器６１において、比較クロック信号FBCLKのパルス幅が、帰還分周器２６の分周設定数Nに依存して、出力クロック信号VCOCLKの周期のn倍で決まる小パルス幅となる場合がある。また、電圧制御発振器２５の構成やIF回路の構成、入力クロック規格など、比較クロック信号FBCLKのパルス幅が小パルス幅になる例は他にも考えられる。
比較クロック信号FBCLKのパルス幅を大きく保つためには、分周器回路の構成を調整する方法があるが、設定可能な分周数Nや動作速度に制限がかかるなど容易でない。比較クロック信号FBCLKのパルス幅を大きくするためにDuty調整回路を用いる方法があるが、位相精度を保ったままDutyを調整するのは難しい。また、パルス幅ストレッチャーを採用する方法もあるが、パルス幅を伸長するために遅延素子を使用するか、出力クロック信号VCOCLKなどの高速クロックの引き込みを必要とするなど、回路コスト、消費電流の点で問題がある。
ここで、帰還分周器２６としてパルススワロ分周器６１が使用され、比較クロック信号FBCLKのパルス幅が、小パルス幅となって、図２のロック検出回路図４１の遅延回路５１及び５２が作るロック判定窓より小さいパルス幅となる場合、図２のロック検出回路図４１では、ロック状態を誤判定する場合がある。
図６は、比較クロック信号FBCLKのパルス幅が小パルス幅となることによってロック状態を誤判定してしまう場合のタイミングチャート例を示している。
図６の例では、基準クロック信号REFCLKの立上がりエッジのタイミングにおいて比較クロック遅延信号FBCLK_DがLowとなっているのでQ1信号=Lowとなり、比較クロック信号FBCLKの立上がりエッジのタイミングにおいて基準クロック遅延信号REFCLK_DがLowとなっているのでQ2信号=Lowなる。そして、Q1信号=LowとQ2信号=LowとがNOR回路５５に入力され、NOR回路５５は、Q1信号=LowとQ2信号=Lowとの否定論理和（NOR）をとって、ロック状態を示すHiのロック検出信号LOCKを出力する。
しかしながら、図６の例では、基準クロック信号REFCLKと比較クロック信号FBCLKの位相差は、遅延量で決まるロック判定窓を超えているため、正しくはアンロック状態と検出されるべきである。比較クロック信号FBCLKのパルス幅が小さいために、上述したように、Hiのロック検出信号LOCKが出力され、ロック状態であると誤判定されている。
＜３．Fractional-N型PLL回路の構成例＞
図１に示したInteger型のPLL回路１１には、出力クロック信号VCOCLKの周波数である出力クロック周波数が、基準クロック信号REFCLKの周波数である基準クロック周波数の整数倍に制限されるという条件がある。そのため、基準クロック周波数よりも狭い間隔で出力クロック周波数を設定可能なPLL回路として、Fractional-N型のPLL回路がある。
Fractional-N型のPLL回路が使用される理由として、前述した出力クロック周波数の調整とは別に下記のFractional-N型のPLL回路の特徴がある。
１．PLL回路の帯域を高くすることができ、低ノイズ化が実現可能である。
２．ローパスフィルタであるアナログループフィルタ２４の容量を小さくすることができ、小面積で実現可能である。
３．小数分周値（Fraction：α）のビット数を変えるだけで容易に細かい出力周波数制御が可能である。
４．基準クロック信号REFCLKの周波数を高く保てるため、ロックアップタイムを小さくできる。
図７は、Fractional-N型のPLL回路の構成例を示すブロック図である。
なお、図７においては、図１に示したInteger型のPLL回路１１と対応する部分については同一の符号を付してあり、その説明は適宜省略する。
Fractional-N型のPLL回路８１は、入力分周器（RDIV）２１、位相周波数比較器（PFD）２２、チャージポンプ（CP）２３、アナログループフィルタ（ALF）２４、電圧制御発振器（VCO）２５、帰還分周器（FDIV）２６、及び、ΔΣ変調器（Delta-Sigma Moduletor：DSM）８２で構成される。
即ち、Fractional-N型のPLL回路８１では、図１に示したInteger型のPLL回路１１と比較して、ΔΣ変調器８２が新たに追加されており、フラクショナルスプリアスを抑えるために高次のΔΣ変調器８２によるノイズシェーピングが用いられている。ΔΣ変調器８２には、整数ｎと小数分周値（Fraction）αが供給され、帰還分周器２６の分周数Nが平均で分周数N=n・αになるような整数列を帰還分周器２６に供給する。
Fractional-N型のPLL回路８１において、ロック時の入力クロック周波数FRQ_INCLK、基準クロック周波数FRQ_REFCLK、比較クロック周波数FRQ_FBCLK、出力クロック周波数FRQ_VCOCLKの各クロック周波数は、下記の計算式で決まる。
FRQ_REFCLK= FRQ_INCLK/K
FRQ_REFCLK= FRQ_FBCLK
FRQ_VCOCLK= FRQ_REFCLK*N
小数分周値（Fraction）αの値を設定することで、出力クロック周波数FRQ_VCOCLKは、基準クロック周波数FRQ_REFCLKより狭い幅で制御できる。
Fractional-N型のPLL回路８１では、ΔΣ変調器８２としてよく使われる3次のMASH（Multi-stAge-noize-Shaping）構成では、帰還分周器２６の分周数Nは8階調の値をとり、ΔΣ変調器８２から分周数Nを動的に切り替えることで実現する。
ここで、比較クロック周波数FRQ_FBCLK = FRQ_VCOCLK/Nであり、比較クロック信号FBCLKの周期は、最大で(1/FRQ_VCOCLK) *8の変化幅を取りえる。そして、比較クロック信号FBCLKの周期が前述の変化幅で変化し、比較クロック信号FBCLKの位相が動的に大きく変化する場合に、図２のロック検出回路図４１では、正常なロック状態の判定をすることができないことがある。
図８は、比較クロック信号FBCLKの位相変化によってロック状態を誤判定してしまう場合のタイミングチャート例を示している。
例えば、図８において、太い矢印で示されるように、比較クロック信号FBCLKと比較クロック遅延信号FBCLK_Dの位相がロック判定窓を超えて大きく変化した場合、正常なロック状態の判定をすることができない。
Fractional-N型のPLL回路８１の位相変動に対応するためには、例えば、ロック判定窓を拡げる必要がある。そして、ロック判定窓を拡げる方法の一つとして、図２の遅延回路５１及び５２の遅延量を増やす方法がある。
図９は、図２の遅延回路５２で遅延量がプロセス・温度・電源電圧等で変化した場合の基準クロック遅延信号REFCLK_Dの例を示している。
遅延回路５２の遅延量は、プロセス(P)、電源電圧(V)、及び温度(T)の各条件（以下、PVT条件と総称する。）により大きく変動する。必要なロック判定窓の幅を確保するためには、例えば、遅延が図９のminになる条件において必要な遅延量になるように回路を調整するが、異なるPVT条件では遅延が図９のtypやmaxなどようになることがあり、遅延量のばらつきが大きく判定精度を一定に保つのが難しい。また、遅延がminになる条件で十分大きな遅延量を得るためには、遅延素子を増やすことが必要となり、回路コスト増や、素子数増加による消費電流増加も発生する。
＜４．ロック検出回路（２）＞
そこで、ロック判定窓の幅を決めるために遅延回路を用いるのでなく、周期の決まったVCOクロックからロック判定窓を生成する方法が、背景技術に記載の特許文献１に開示されている。
図１０は、特許文献１に開示されているロック検出回路の回路構成を示すブロック図である。
図１０のロック検出回路９１は、D-フリップフロップ９２及び９３、D-フリップフロップ５３及び５４、並びに、NOR回路５５で構成される。
図１０のロック検出回路９１を図２のロック検出回路４１と比較すると、ロック検出回路４１の遅延回路５１及び５２が、D-フリップフロップ９２及び９３に置き換えられている。
図１１は、図１０のロック検出回路９１のD-フリップフロップ９２及び９３の入力信号と出力信号のタイミングチャート例を示している。
D-フリップフロップ９２は、D入力へ入力された比較クロック信号FBCLKを出力クロック信号VCOCLKの１周期だけ遅延させたD1信号を生成して出力する。
D-フリップフロップ９３は、D入力へ入力された基準クロック信号REFCLKを出力クロック信号VCOCLKの１周期だけ遅延させたD2信号を生成して出力する。
従って、図１０のロック検出回路９１では、ロック判定窓幅は出力クロック信号VCOCLKの周期で決まる。
ロック検出回路９１の方法では、遅延回路を用いることなくロック判定窓を生成することができるが、高い周波数の出力クロック信号VCOCLKの引き込み同期をとるためのタイミング調整が必要になること、消費電流増加などの問題がある。
＜５．ロック検出回路（３）＞
そこで、さらにその他の方法として、出力クロック信号VCOCLKのエッジを計数器で観測して、ロック状態を判定するロック検出回路もある。
図１２は、クロックエッジを計数器で観測するタイプのロック検出回路の回路構成を示している。
図１２において、図１のPLL回路１１とともに示されたロック検出回路１０１は、計数器（Conuter:CNT）１１１を備える。
計数器１１１は、入力される出力クロック信号VCOCLKのエッジをカウントし、カウント結果に基づいて移動平均周波数を算出する。そして、計数器１１１は、算出した移動平均周波数がVCOCLK判定閾値１とVCOCLK判定閾値２の範囲内であるかを判定し、範囲外のときはアンロック状態と判定し、範囲内のときはロック状態と判定する。
このようなクロックエッジを観測するタイプのロック検出回路１０１では、上述したような、比較クロック信号FBCLKのパルス幅が小パルス幅である場合や、Fractional-N型のPLL回路８１のときにおこり得る比較クロック信号FBCLKの位相が動的に大きく変化する場合に、ロック状態を誤判定してしまうことはない。
しかしながら、平均周波数を算出して判定閾値と比較するため、PLL回路１１がループ設計等により安定しない状態であっても、ロック状態であると誤判定してしまう場合がある。
図１３は、ロック検出回路１０１においてロック状態を誤判定してしまう場合を説明する図である。
図１３は、時間経過に応じて計数器１１１で算出された移動平均周波数と、実際の周波数（リアルタイム周波数）とを示したグラフである。
図１３では、移動平均周波数が破線で示されており、リアルタイム周波数が実線で示されている。
なお、図１３においては、リアルタイム周波数が最初の減少を開始した後、反転して増大する時刻以降、リアルタイム周波数を示す実線の波形が２種類示さている。この２種類のリアルタイム周波数は、いずれも、移動平均周波数を計算したときに、破線の波形で示されるように観測される。
破線で示される移動平均周波数は時間の経過とともにLOCK周波数に集束しているので、計数器１１１は、算出した移動平均周波数がVCOCLK判定閾値１とVCOCLK判定閾値２の範囲内となった時点で、ロック状態と判定する。
しかしながら、上述した２種類のリアルタイム周波数のうち、一方はリアルタイム周波数がLOCK周波数に集束し、正常なロック状態であるが、他方は、リアルタイム周波数がVCOCLK判定閾値１とVCOCLK判定閾値２を跨いで一定の振れ幅で遷移しており、ロック状態ではない。
このように、クロックエッジを観測するタイプのロック検出回路１０１においても、ロック状態を誤判定する場合がある。また、平均周波数算出後にロック状態の判定を行うため、ロック状態の判定に時間がかかるという問題もある。
＜６．ロック検出回路（４）＞
次に、その他のロック検出方法として、電圧制御発振器２５を制御する電圧信号VCTLをモニタしてロック状態を検出するロック検出回路がある。
図１４は、電圧信号VCTLをモニタするタイプのロック検出回路の回路構成を示している。
図１４において、図１のPLL回路１１とともに示されたロック検出回路１２１は、リファレンス電圧生成回路(Voltage Reference: VREF)１３１、及び、電圧比較器(Voltage Comparator:VCMP)１３２を備える。
リファレンス電圧生成回路１３１は、入力される制御信号に基づいて、ロック判定に用いる判定閾値であるVCTL判定閾値１及びVCTL判定閾値２を設定し、電圧比較器１３２に出力する。
電圧比較器１３２は、リファレンス電圧生成回路１３１から供給されるVCTL判定閾値１及びVCTL判定閾値２を用いて、PLL回路１１のアナログループフィルタ２４から供給される電圧信号VCTLがVCTL判定閾値１とVCTL判定閾値２の範囲内であるかを判定し、範囲外のときはアンロック状態と判定し、範囲内のときはロック状態と判定する。電圧制御発振器２５を制御する電圧信号VCTLは、出力クロック信号VCOCLKと相関があるため、電圧信号VCTLから出力クロック周波数FRQ_VCOCLKを推測することができる。
図１５は、時間経過に応じた実際の電圧信号VCTL（リアルタイムVCTL電圧）の変化を示すグラフである。
このような電圧信号VCTLをモニタするタイプのロック検出回路１２１では、電圧信号VCTL（リアルタイムVCTL電圧）の変化を常時モニタしており、PLL回路１１がループ設計等により安定しない状態であっても、電圧信号VCTLが判定閾値を超えたことを即座に検出してアンロック状態を検出可能である。
一方、ロック検出回路１２１では、VCTL判定閾値１とVCTL判定閾値２を設定する必要があるが、PLL回路１１の分周設定やPVT条件の変動に対して制度のよい値を設定するのが難しい。
また、リファレンス電圧生成回路１３１及び電圧比較器１３２はアナログ回路であるため、調整の手間の増加や回路面積増加に伴うコスト増大も懸念される。
以上説明した４つのロック検出回路、即ち、図２のロック検出回路図４１、図１０のロック検出回路９１、図１２のロック検出回路１０１、及び、図１４のロック検出回路１２１には、上述したように、比較クロック信号FBCLKのパルス幅が小パルス幅である場合や比較クロック信号FBCLKの位相が動的に大きく変化する場合などの所定の条件のときに誤判定することがある、またループ設計等によりPLLが安定しない場合に誤判定することがある、ロック状態の判定に時間がかかる、調整の難しさやコスト増大などが懸念される。
そこで、以下より、本技術を適用したロック検出回路について説明する。
＜７．ロック検出回路の第１の実施の形態＞
図１６は、本技術を適用したロック検出回路の第１の実施の形態のブロック図である。
図１６のロック検出回路２０１は、第１のエッジ検出器２２１、第２のエッジ検出器２２２、及び、論理回路２２３で構成される。
ロック検出回路２０１には、第１のクロック信号CLK1と第２のクロック信号CLK2が入力される。例えば、第１のクロック信号CLK1としては、上述したPLL回路１１またはPLL回路８１の基準クロック信号REFCLKが入力され、第２のクロック信号CLK2としては、PLL回路１１またはPLL回路８１の比較クロック信号FBCLKが入力される。
ロック検出回路２０１は、入力された第１のクロック信号CLK1と第２のクロック信号CLK2のロック状態を判定する。ロック検出回路２０１は、第１のクロック信号CLK1と第２のクロック信号CLK2がロック状態である場合にはHiのロック検出信号LOCKを出力し、アンロック状態の場合にはLowのロック検出信号LOCKを出力する。
第１のエッジ検出器２２１は、第１のクロック信号CLK1の１周期中に第２のクロック信号CLK2のエッジがあるかを検出し、検出結果をED1信号として論理回路２２３に出力する。
第２のエッジ検出器２２２は、第２のクロック信号CLK2の１周期中に第１のクロック信号CLK1のエッジがあるかを検出し、検出結果をED2信号として論理回路２２３に出力する。
論理回路２２３は、第１のエッジ検出器２２１の検出結果であるED1信号と第２のエッジ検出器２２２の検出結果であるED2信号の論理演算を行う。
図１７は、図１６の第１のエッジ検出器２２１及び第２のエッジ検出器２２２の詳細構成を示したロック検出回路２０１のブロック図である。
第１のエッジ検出器２２１は、エッジ検出部（第１のエッジ検出部）２４１、リセットパルス生成部（第１のリセットパルス生成部）２４２、及び、結果取得部（第１の結果取得部）２４３で構成される。
エッジ検出部２４１は、入力されてくる第２のクロック信号CLK2のエッジの有無を検出し、検出結果をエッジ検出信号CLK2_RSとして結果取得部２４３に出力する。
リセットパルス生成部２４２は、第１のクロック信号CLK1の１周期単位でエッジ検出部２４１をリセットするリセットパルスを生成し、エッジ検出部２４１に出力する。
結果取得部２４３は、リセットパルス生成部２４２からのリセットパルスによってエッジ検出部２４１が１周期単位でリセットされる直前のエッジ検出部２４１の検出結果を取得して、ED1信号として出力する。
第２のエッジ検出器２２２は、エッジ検出部（第２のエッジ検出部）２６１、リセットパルス生成部（第２のリセットパルス生成部）２６２、及び、結果取得部（第２の結果取得部）２６３で構成される。
エッジ検出部２６１は、入力されてくる第１のクロック信号CLK1のエッジの有無を検出し、検出結果をエッジ検出信号CLK1_RSとして結果取得部２６３に出力する。
リセットパルス生成部２６２は、第２のクロック信号CLK2の１周期単位でエッジ検出部２６１をリセットするリセットパルスを生成し、エッジ検出部２６１に出力する。
結果取得部２６３は、リセットパルス生成部２６２からのリセットパルスによってエッジ検出部２６１が１周期単位でリセットされる直前のエッジ検出部２６１の検出結果を取得して、ED2信号として出力する。
従って、第１のエッジ検出器２２１と第２のエッジ検出器２２２の構成は同一に構成され、第１のクロック信号CLK1と第２のクロック信号CLK2の入力先が入れ替わった構成とされている。
＜７．１ 第１の実施の形態の第１詳細構成例＞
図１８は、第１のエッジ検出器２２１と第２のエッジ検出器２２２の第１詳細構成を示している。
まず、第１のエッジ検出器２２１について説明する。
エッジ検出部２４１は、バッファ３０１、遅延回路３０２、インバータ３０３、及び、D-フリップフロップ３０４で構成される。
エッジ検出部２４１に入力された第２のクロック信号CLK2は、バッファ３０１及び遅延回路３０２で所定時間遅延された後、インバータ３０３によって論理が反転される。そして、インバータ３０３によって反転された第２のクロック反転信号FF1_CK2が、D-フリップフロップ３０４のCLK端子に入力される。
D-フリップフロップ３０４のD入力には常時Hiの信号が入力されており、D-フリップフロップ３０４は、CLK端子に入力される第２のクロック反転信号FF1_CK2の立上がりタイミングで、D入力のHi信号をエッジ検出信号CLK2_RSとしてQ出力から出力する。ここで、CLK端子に入力される第２のクロック反転信号FF1_CK2は、第２のクロック信号CLK2の反転信号であるので、換言すれば、D-フリップフロップ３０４は、第２のクロック信号CLK2の立下がりタイミングで、D入力のHi信号をエッジ検出信号CLK2_RSとしてQ出力から出力する。
また、D-フリップフロップ３０４のQ出力のエッジ検出信号CLK2_RSは、リセットパルス生成部２４２からの出力がLowになったタイミングでリセットされる。
リセットパルス生成部２４２は、バッファ３２１、遅延回路３２２、インバータ３２３、及び、NAND回路３２４で構成される。
リセットパルス生成部２４２に入力された第１のクロック信号CLK1は、バッファ３２１及び遅延回路３２２で所定時間遅延された後、インバータ３２３によって論理が反転される。そして、インバータ３２３によって論理が反転された第１のクロック反転信号CLK1_INVが、第１のNAND入力信号NAND_IN1としてNAND回路３２４に入力され、バッファ３２１の出力である第１のクロック信号CLK1が、第２のNAND入力信号NAND_IN2としてNAND回路３２４に入力される。
NAND回路３２４は、第１のNAND入力信号NAND_IN1と第２のNAND入力信号NAND_IN2の否定論理積（NAND）を演算し、演算結果を第１のロック判定窓信号LOCK_WD1としてD-フリップフロップ３０４のRST端子に出力する。
結果取得部２４３は、D-フリップフロップ３３１で構成される。
D-フリップフロップ３３１のD入力には、エッジ検出部２４１のQ出力から出力されたエッジ検出信号CLK2_RSが入力され、CLK端子には、リセットパルス生成部２４２から第１のクロック信号CLK1が入力される。
D-フリップフロップ３３１は、第１のクロック信号CLK1の立上がりエッジのタイミングにおけるエッジ検出信号CLK2_RSを、ED1信号としてQ出力から出力する。
図１９は、第１のエッジ検出器２２１の概略の動作を説明するタイミングチャートである。
リセットパルス生成部２４２は、遅延回路３２２で所定時間遅延された第１のクロック反転信号CLK1_INVである第１のNAND入力信号NAND_IN1と、第１のクロック信号CLK1である第２のNAND入力信号NAND_IN2との否定論理積（NAND）を、第１のロック判定窓信号LOCK_WD1として出力する。
第１のロック判定窓信号LOCK_WD1は、エッジ検出部２４１のD-フリップフロップ３０４のRST端子に入力される。D-フリップフロップ３０４は、RST端子に入力されるパルスがLowのときにQ出力をリセットするので、第１のロック判定窓信号LOCK_WD1は、D-フリップフロップ３０４の出力をリセットするリセットパルスとして機能する。
D-フリップフロップ３０４は、第１のクロック信号CLK1の周期でリセットされ、リセットパルスがLowを取る期間は、遅延回路３２２の遅延量に対応する。
D-フリップフロップ３０４は、リセットパルスがHiの期間中で、第２のクロック信号CLK2の立下がりエッジ（第２のクロック反転信号FF1_CK2の立上がりエッジ）が検出された場合に、Hiのエッジ検出信号CLK2_RSをQ出力から出力する。
すなわち、リセットパルスがHiとなっている期間が、ロック状態か否かを判定するロック判定窓となっており、このロック判定窓は、第１のクロック信号CLK1の立上がりエッジ単位で生成される。そして、生成されたロック判定窓中に、第２のクロック信号CLK2の立下がりエッジが観測されるか否かによって、ロック状態か、または、アンロック状態かが判定される。ロック状態か、または、アンロック状態かの判定結果は、第１のクロック信号CLK1の周期でリセットされるので、エッジ検出信号CLK2_RSは周期単位のエッジ検出結果となる。
ここで、ロック判定窓を生成するクロック信号のエッジをロック判定窓生成エッジと称し、観測対象のクロック信号のエッジを被観測クロックエッジと称することとすると、エッジ検出部２４１では、図１９に示されるように、ロック判定窓生成エッジは第１のクロック信号CLK1の立上がりエッジとなっており、被観測クロックエッジが第２のクロック信号CLK2の立下がりエッジとなっている。
結果取得部２４３のD-フリップフロップ３３１は、エッジ検出部２４１のD-フリップフロップ３０４が１周期単位でリセットされる直前のエッジ検出信号CLK2_RSを取得して、ED1信号としてQ出力から出力する。
従って、第１のエッジ検出器２２１は、第１のクロック信号CLK1の立上がりエッジで決定される第１のクロック信号CLK1の１周期内のロック判定窓中に、第２のクロック信号CLK2の立下がりエッジがあるかを検出する。
なお、エッジ検出部２４１の遅延回路３０２は、D-フリップフロップ３０４がリセットパルスによってリセットされたあとで確実に、被観測クロックである第２のクロック信号CLK2がD-フリップフロップ３０４に入力されるように配置したものであり、省略してもよい。
次に、第２のエッジ検出器２２２について説明する。
エッジ検出部２６１は、バッファ３５１、遅延回路３５２、インバータ３５３、及び、D-フリップフロップ３５４で構成される。
エッジ検出部２６１のバッファ３５１、遅延回路３５２、インバータ３５３、及び、D-フリップフロップ３５４は、上述したエッジ検出部２４１のバッファ３０１、遅延回路３０２、インバータ３０３、及び、D-フリップフロップ３０４にそれぞれ対応するものであり、同じ動作を行う。ただし、処理対象の信号が第２のクロック信号CLK2ではなく、第１のクロック信号CLK1となるので、D-フリップフロップ３５４のCLK端子に入力される信号は、第１のクロック反転信号FF2_CK1である。
D-フリップフロップ３５４のD入力には常時Hiの信号が入力されており、D-フリップフロップ３５４は、CLK端子に入力される第１のクロック反転信号FF2_CK1の立上がりタイミングで、D入力のHi信号をエッジ検出信号CLK1_RSとしてQ出力から出力する。ここで、CLK端子に入力される第１のクロック反転信号FF2_CK1は、第１のクロック信号CLK1の反転信号であるので、換言すれば、D-フリップフロップ３５４は、第１のクロック信号CLK1の立下がりタイミングで、D入力のHi信号をエッジ検出信号CLK1_RSとしてQ出力から出力する。
リセットパルス生成部２６２は、バッファ３７１、遅延回路３７２、インバータ３７３、及び、NAND回路３７４で構成される。
リセットパルス生成部２６２のバッファ３７１、遅延回路３７２、インバータ３７３、及び、NAND回路３７４は、上述したリセットパルス生成部２４２のバッファ３２１、遅延回路３２２、インバータ３２３、及び、NAND回路３２４にそれぞれ対応するものであり、同じ動作を行う。ただし、処理対象の信号が第１のクロック信号CLK1ではなく、第２のクロック信号CLK2となる。
リセットパルス生成部２６２は、遅延回路３７２で所定時間遅延された第２のクロック反転信号CLK2_INVである第１のNAND入力信号NAND_IN1と、第２のクロック信号CLK2である第２のNAND入力信号NAND_IN2との否定論理積（NAND）を、第２のロック判定窓信号LOCK_WD2として出力する。
結果取得部２６３は、D-フリップフロップ３８１で構成される。
D-フリップフロップ３８１は、第２のクロック信号CLK2の立上がりエッジのタイミングにおけるエッジ検出信号CLK1_RSを、ED2信号としてQ出力から出力する。
従って、第２のエッジ検出器２２２は、第２のクロック信号CLK2の立上がりエッジで決定される第２のクロック信号CLK2の１周期内のロック判定窓中に、第１のクロック信号CLK1の立下がりエッジがあるかを検出する。
次に、論理回路２２３について説明する。
論理回路２２３は、AND回路３９１で構成される。
AND回路３９１は、第１のエッジ検出器２２１の検出結果であるED1信号と第２のエッジ検出器２２２の検出結果であるED2信号の論理積（AND）を演算し、演算結果をロック検出信号LOCKとして出力する。
＜ロック時タイミングチャート＞
図２０は、ロック検出回路２０１の第１詳細構成におけるロック状態のときの動作を示すタイミングチャートである。
図２０において、ロック判定窓１は、第１のクロック信号CLK1に基づいて生成されるロック判定窓であり、図１９の第１のロック判定窓信号LOCK_WD1と対応する。ロック判定窓２は、第２のクロック信号CLK2に基づいて生成されるロック判定窓であり、図１８の第２のロック判定窓信号LOCK_WD2と対応する。図２０のロック判定窓１及びロック判定窓２では、Low期間が極めて短時間であるため、その図示が省略されている。
第１のエッジ検出器２２１では、第１のクロック信号CLK1の立上がりエッジでロック判定窓１が生成される。生成されたロック判定窓１の間に、第２のクロック反転信号FF1_CK2の立上がりエッジ（第２のクロック信号CLK2の立下がりエッジに対応）が検出されたときに、エッジ検出信号CLK2_RSがHiに遷移する。そのHiのエッジ検出信号CLK2_RSが、その後の第１のクロック信号CLK1の立上がりエッジのタイミングで取得され、HiのED1信号が出力される。
第２のエッジ検出器２２２では、第２のクロック信号CLK2の立上がりエッジでロック判定窓２が生成される。生成されたロック判定窓２の間に、第１のクロック反転信号FF2_CK1の立上がりエッジ（第１のクロック信号CLK1の立下がりエッジに対応）が検出されたときに、エッジ検出信号CLK1_RSがHiに遷移する。そのHiのエッジ検出信号CLK1_RSが、その後の第２のクロック信号CLK2の立上がりエッジのタイミングで取得され、HiのED2信号が出力される。
ED1信号とED2信号がいずれもHiであるので、論理回路２２３（AND回路３９１）が出力するロック検出信号LOCKもHiとなる。
従って、ロック検出回路２０１の第１詳細構成によれば、ロック状態を正しく判定することができる。
＜ロック時タイミングチャート（CLK2パルス幅=小の例）＞
図２１は、ロック検出回路２０１の第１詳細構成において、第２のクロック信号CLK2のパルス幅が小パルス幅であってロック状態のときの動作を示すタイミングチャートである。
詳細な説明は省略するが、図２０における場合と同様に、第２のクロック信号CLK2のパルス幅が小パルス幅であっても、ロック状態を正しく判定することができる。
＜アンロック時タイミングチャート＞
図２２は、ロック検出回路２０１の第１詳細構成において、アンロック状態のときの動作を示すタイミングチャートである。
なお、図２２は、第２のクロック信号CLK2の周波数が、第１のクロック信号CLK1の周波数の約０．５倍である場合のタイミングチャートを示している。
第１のエッジ検出器２２１では、第１のクロック信号CLK1の立上がりエッジで生成されたロック判定窓１の間に、第２のクロック反転信号FF1_CK2の立上がりエッジ（第２のクロック信号CLK2の立下がりエッジに対応）が検出されないときがある。そのときには、Lowのエッジ検出信号CLK2_RSが、その後の第１のクロック信号CLK1の立上がりエッジのタイミングで取得されることとなり、LowのED1信号が出力される。
ED1信号がLowである場合、論理回路２２３（AND回路３９１）が出力するロック検出信号LOCKもLowとなる。
従って、Lowのロック検出信号LOCKが出力される状態があり、アンロック状態を正しく判定することができる。
＜アンロック時タイミングチャート（CLK2パルス幅=小の例）＞
図２３は、ロック検出回路２０１の第１詳細構成において、第２のクロック信号CLK2のパルス幅が小パルス幅であってアンロック状態のときの動作を示すタイミングチャートである。
図２３においても、図２２における場合と同様にLowのロック検出信号LOCKが出力される状態があり、第２のクロック信号CLK2のパルス幅が小パルス幅であっても、アンロック状態を正しく判定することができる。
＜ロック時タイミングチャート（CLK2位相変化=大の例）＞
図２４は、ロック検出回路２０１の第１詳細構成において、第２のクロック信号CLK2の位相変化が大きい場合であってロック状態のときの動作を示すタイミングチャートである。
図２４に示されるように、第２のクロック信号CLK2の位相変化が大きい場合であっても、図２０における場合と同様に、ロック状態を正しく判定することができる。また、図示は省略するが、アンロック状態のときも、アンロック状態を正しく判定することができる。
以上説明したように、ロック検出回路２０１の第１詳細構成によれば、第２のクロック信号CLK2のパルス幅が小パルス幅である場合や、第２のクロック信号CLK2の位相が動的に大きく変化する場合などであっても、ロック状態及びアンロック状態を正しく判定することができる。
＜７．２ 第１の実施の形態の第２詳細構成例＞
図２５は、第１のエッジ検出器２２１と第２のエッジ検出器２２２の第２詳細構成を示している。
図２５の第２詳細構成においては、図１８に示した第１詳細構成と共通する部分については同一の符号を付してあり、その部分については説明を適宜省略して説明する。
図２５の第２詳細構成を図１８に示した第１詳細構成と比較すると、第１詳細構成における第１のエッジ検出器２２１のエッジ検出部２４１のバッファ３０１がインバータ４１１に置き換えられ、リセットパルス生成部２４２のバッファ３２１がインバータ４２１に置き換えられている。
従って、第２詳細構成の第１のエッジ検出器２２１のロック判定窓生成エッジと被観測クロックエッジのエッジ検出論理（エッジ方向）が、上述した第１詳細構成の第１のエッジ検出器２２１と反対となる。
すなわち、上述した第１詳細構成の第１のエッジ検出器２２１は、第１のクロック信号CLK1の立上がりエッジで決定される第１のクロック信号CLK1の１周期内のロック判定窓中に、第２のクロック信号CLK2の立下がりエッジがあるかを検出していた。
これに対し、第２詳細構成の第１のエッジ検出器２２１は、第１のクロック信号CLK1の立下がりエッジで決定される第１のクロック信号CLK1の１周期内のロック判定窓中に、第２のクロック信号CLK2の立上がりエッジがあるかを検出する。
第２のエッジ検出器２２２と論理回路２２３の構成は、上述した第１詳細構成と同じである。
従って、第２のエッジ検出器２２２は、第２のクロック信号CLK2の立上がりエッジで決定される第２のクロック信号CLK2の１周期内のロック判定窓中に、第１のクロック信号CLK1の立下がりエッジがあるかを検出する。
論理回路２２３のAND回路３９１は、第１のエッジ検出器２２１の検出結果であるED1信号と第２のエッジ検出器２２２の検出結果であるED2信号の論理積（AND）を演算し、演算結果をロック検出信号LOCKとして出力する。
＜ロック時タイミングチャート＞
図２６は、ロック検出回路２０１の第２詳細構成例において、ロック状態のときの動作を示すタイミングチャートである。
第１のエッジ検出器２２１では、第１のクロック信号CLK1の立下がりエッジでロック判定窓１が生成される。生成されたロック判定窓１の間に、第２のクロック反転信号FF1_CK2の立上がりエッジ（第２のクロック信号CLK2の立上がりエッジに対応）が検出されたときに、エッジ検出信号CLK2_RSがHiに遷移する。そのHiのエッジ検出信号CLK2_RSが、その後の第１のクロック信号CLK1の立下がりエッジのタイミングで取得され、HiのED1信号が出力される。
第２のエッジ検出器２２２では、第２のクロック信号CLK2の立上がりエッジでロック判定窓２が生成される。生成されたロック判定窓２の間に、第１のクロック反転信号FF2_CK1の立上がりエッジ（第１のクロック信号CLK1の立下がりエッジに対応）が検出されたときに、エッジ検出信号CLK1_RSがHiに遷移する。そのHiのエッジ検出信号CLK1_RSが、その後の第２のクロック信号CLK2の立上がりエッジのタイミングで取得され、HiのED2信号が出力される。
ED1信号とED2信号がいずれもHiであるので、論理回路２２３（AND回路３９１）が出力するロック検出信号LOCKもHiとなる。
従って、ロック検出回路２０１の第２詳細構成によれば、ロック状態を正しく判定することができる。
＜ロック時タイミングチャート（CLK2パルス幅=小の例）＞
図２７は、ロック検出回路２０１の第２詳細構成において、第２のクロック信号CLK2のパルス幅が小パルス幅であってロック状態のときの動作を示すタイミングチャートである。
図２７に示されるように、第２のクロック信号CLK2のパルス幅が小パルス幅であっても、ロック状態を正しく判定することができる。
＜アンロック時タイミングチャート＞
図２８は、ロック検出回路２０１の第２詳細構成において、アンロック状態のときの動作を示すタイミングチャートである。
なお、図２８は、上述した図２２における場合等と同様に、第２のクロック信号CLK2の周波数が、第１のクロック信号CLK1の周波数の約０．５倍である場合のタイミングチャートを示している。
第１のエッジ検出器２２１では、第１のクロック信号CLK1の立下がりエッジで生成されたロック判定窓１の間に、第２のクロック反転信号FF1_CK2の立上がりエッジ（第２のクロック信号CLK2の立上がりエッジに対応）が検出されないときがある。そのときには、Lowのエッジ検出信号CLK2_RSが、その後の第１のクロック信号CLK1の立下がりエッジのタイミングで取得されることとなり、LowのED1信号が出力される。
ED1信号がLowである場合、論理回路２２３（AND回路３９１）が出力するロック検出信号LOCKもLowとなる。
従って、Lowのロック検出信号LOCKが出力される状態があり、アンロック状態を正しく判定することができる。
＜アンロック時タイミングチャート（CLK2パルス幅=小の例）＞
図２９は、ロック検出回路２０１の第２詳細構成において、第２のクロック信号CLK2のパルス幅が小パルス幅であってアンロック状態のときの動作を示すタイミングチャートである。
図２９においても、図２８における場合と同様にLowのロック検出信号LOCKが出力される状態があり、第２のクロック信号CLK2のパルス幅が小パルス幅であっても、アンロック状態を正しく判定することができる。
＜ロック時タイミングチャート（CLK2位相変化=大の例）＞
図３０は、ロック検出回路２０１の第２詳細構成において、第２のクロック信号CLK2の位相変化が大きい場合であってロック状態のときの動作を示すタイミングチャートである。
図２６における場合と同様に、第２のクロック信号CLK2の位相変化が大きい場合であっても、ロック状態を正しく判定することができる。
＜ロック時タイミングチャート（CLK2パルス幅=小、CLK2位相変化=大の例）＞
図３１は、ロック検出回路２０１の第２詳細構成において、第２のクロック信号CLK2のパルス幅が小パルス幅で、かつ、位相変化が大きい場合においてロック状態のときの動作を示すタイミングチャートである。
図３１に示されるように、第２のクロック信号CLK2のパルス幅が小パルス幅で、かつ、位相変化が大きい場合であっても、ロック状態を正しく判定することができる。
＜アンロック時タイミングチャート（CLK2位相変化=大の例）＞
図３２は、ロック検出回路２０１の第２詳細構成において、第２のクロック信号CLK2の位相変化が大きい場合であってアンロック状態のときの動作を示すタイミングチャートである。
図２８における場合と同様に、第２のクロック信号CLK2の位相変化が大きい場合であっても、アンロック状態を正しく判定することができる。
＜アンロック時タイミングチャート（CLK2パルス幅=小、CLK2位相変化=大の例）＞
図３３は、ロック検出回路２０１の第２詳細構成において、第２のクロック信号CLK2のパルス幅が小パルス幅で、かつ、位相変化が大きい場合においてアンロック状態のときの動作を示すタイミングチャートである。
図３３に示されるように、第２のクロック信号CLK2のパルス幅が小パルス幅で、かつ、位相変化が大きい場合であっても、アンロック状態を正しく判定することができる。
＜７．３ 第１の実施の形態の第３詳細構成例＞
図３４は、第１のエッジ検出器２２１と第２のエッジ検出器２２２の第３詳細構成を示している。
図３４の第３詳細構成においては、図１８に示した第１詳細構成と共通する部分については同一の符号を付してあり、その部分については説明を適宜省略して説明する。
図３４の第３詳細構成を図１８に示した第１詳細構成と比較すると、第１詳細構成における第１のエッジ検出器２２１のエッジ検出部２４１のバッファ３０１がインバータ４１１に置き換えられ、リセットパルス生成部２４２のバッファ３２１がインバータ４２１に置き換えられている。
従って、第２詳細構成の第１のエッジ検出器２２１のロック判定窓生成エッジと被観測クロックエッジのエッジ検出論理（エッジ方向）が、上述した第１詳細構成の第１のエッジ検出器２２１と反対となる。
すなわち、上述した第１詳細構成の第１のエッジ検出器２２１は、第１のクロック信号CLK1の立上がりエッジで決定される第１のクロック信号CLK1の１周期内のロック判定窓中に、第２のクロック信号CLK2の立下がりエッジがあるかを検出していた。
これに対し、第３詳細構成の第１のエッジ検出器２２１は、第１のクロック信号CLK1の立下がりエッジで決定される第１のクロック信号CLK1の１周期内のロック判定窓中に、第２のクロック信号CLK2の立上がりエッジがあるかを検出する。
また、図３４の第３詳細構成を図１８に示した第１詳細構成と比較すると、第１詳細構成における第２のエッジ検出器２２２のエッジ検出部２６１のバッファ３５１がインバータ４５１に置き換えられ、リセットパルス生成部２６２のバッファ３７１がインバータ４６１に置き換えられている。
従って、第３詳細構成の第２のエッジ検出器２２２のロック判定窓生成エッジと被観測クロックエッジのエッジ検出論理（エッジ方向）が、上述した第１詳細構成の第２のエッジ検出器２２２と反対となる。
すなわち、上述した第１詳細構成の第２のエッジ検出器２２２は、第２のクロック信号CLK2の立上がりエッジで決定される第２のクロック信号CLK2の１周期内のロック判定窓中に、第１のクロック信号CLK1の立下がりエッジがあるかを検出していた。
これに対し、第３詳細構成の第２のエッジ検出器２２２は、第２のクロック信号CLK2の立下がりエッジで決定される第２のクロック信号CLK2の１周期内のロック判定窓中に、第１のクロック信号CLK1の立上がりエッジがあるかを検出する。
第３詳細構成における他の構成は、上述した第１詳細構成と同じである。
＜７．４ 第１の実施の形態の第４詳細構成例＞
図３５は、第１のエッジ検出器２２１と第２のエッジ検出器２２２の第４詳細構成を示している。
図３５の第４詳細構成においては、図１８に示した第１詳細構成と共通する部分については同一の符号を付してあり、その部分については説明を適宜省略して説明する。
第１のエッジ検出器２２１については、図３５の第４詳細構成は、図１８に示した第１詳細構成と同じである。
従って、第１のエッジ検出器２２１は、第１のクロック信号CLK1の立上がりエッジで決定される第１のクロック信号CLK1の１周期内のロック判定窓中に、第２のクロック信号CLK2の立下がりエッジがあるかを検出する。
一方、第２のエッジ検出器２２２については、図３５の第４詳細構成を図１８に示した第１詳細構成と比較すると、第１詳細構成における第２のエッジ検出器２２２のエッジ検出部２６１のバッファ３５１がインバータ４５１に置き換えられ、リセットパルス生成部２６２のバッファ３７１がインバータ４６１に置き換えられている。
従って、第４詳細構成の第２のエッジ検出器２２２のロック判定窓生成エッジと被観測クロックエッジのエッジ検出論理（エッジ方向）が、上述した第１詳細構成の第２のエッジ検出器２２２と反対となる。
すなわち、上述した第１詳細構成の第２のエッジ検出器２２２は、第２のクロック信号CLK2の立上がりエッジで決定される第２のクロック信号CLK2の１周期内のロック判定窓中に、第１のクロック信号CLK1の立下がりエッジがあるかを検出していた。
これに対し、第４詳細構成の第２のエッジ検出器２２２は、第２のクロック信号CLK2の立下がりエッジで決定される第２のクロック信号CLK2の１周期内のロック判定窓中に、第１のクロック信号CLK1の立上がりエッジがあるかを検出する。
第３詳細構成における他の構成は、上述した第１詳細構成と同じである。
＜７．５ 第１詳細構成乃至第４詳細構成のまとめ＞
図３６は、上述した第１の実施の形態の第１詳細構成乃至第４詳細構成の関係をまとめた図である。
ロック判定窓生成エッジと被観測クロックエッジのエッジ方向が、第１のエッジ検出器２２１と第２のエッジ検出器２２２とで同じ（同相）であるか、または、反対（逆相）であるかで、２種類に分けられる。
ロック判定窓生成エッジと被観測クロックエッジのエッジ方向が第１のエッジ検出器２２１と第２のエッジ検出器２２２とで同じ（同相）である構成として、図１８に示した第１詳細構成と、図３４に示した第３詳細構成が挙げられる。
図１８に示した第１詳細構成では、第１のエッジ検出器２２１と第２のエッジ検出器２２２のいずれにおいても、立上がりエッジでロック判定窓が生成されていた。被観測クロックエッジは、ロック判定窓生成エッジのエッジ方向と反対となるので、立下がりエッジとなる。
図３４に示した第３詳細構成では、第１のエッジ検出器２２１と第２のエッジ検出器２２２のいずれにおいても、立下がりエッジでロック判定窓が生成されていた。被観測クロックエッジは、ロック判定窓生成エッジのエッジ方向と反対となるので、立上がりエッジとなる。
即ち、ロック検出回路２０１の第１詳細構成及び第３詳細構成は、クロック信号の立上がりエッジまたは立下がりエッジの一方を第１のエッジとし、他方を第２のエッジとして、第１のエッジ検出器２２１は、第１のクロック信号CLK1の第１のエッジで決定される第１のクロック信号CLK1の１周期内の判定窓中に、第２のクロック信号CLK2の第２のエッジがあるかを検出し、第２のエッジ検出器２２２は、第２のクロック信号CLK2の第１のエッジで決定される第２のクロック信号CLK2の１周期内の判定窓中に、第１のクロック信号CLK1の第２のエッジがあるかを検出する構成である。
一方、ロック判定窓生成エッジと被観測クロックエッジのエッジ方向が第１のエッジ検出器２２１と第２のエッジ検出器２２２とで反対（逆相）である構成として、図２５に示した第２詳細構成と、図３５に示した第４詳細構成が挙げられる。
図２５に示した第２詳細構成では、第１のエッジ検出器２２１では立下がりエッジでロック判定窓が生成され、第２のエッジ検出器２２２では立上がりエッジでロック判定窓が生成されていた。被観測クロックエッジは、ロック判定窓生成エッジのエッジ方向と反対となるので、第１のエッジ検出器２２１では立上がりエッジとなり、第２のエッジ検出器２２２では立下がりエッジとなる。
図３５に示した第４詳細構成では、第１のエッジ検出器２２１では立上がりエッジでロック判定窓が生成され、第２のエッジ検出器２２２では立下がりエッジでロック判定窓が生成されていた。被観測クロックエッジは、ロック判定窓生成エッジのエッジ方向と反対となるので、第１のエッジ検出器２２１では立下がりエッジとなり、第２のエッジ検出器２２２では立上がりエッジとなる。
即ち、ロック検出回路２０１の第２詳細構成及び第４詳細構成は、クロック信号の立上がりエッジまたは立下がりエッジの一方を第１のエッジとし、他方を第２のエッジとして、第１のエッジ検出器２２１は、第１のクロック信号CLK1の第１のエッジで決定される第１のクロック信号CLK1の１周期内の判定窓中に、第２のクロック信号CLK2の第２のエッジがあるかを検出し、第２のエッジ検出器２２２は、第２のクロック信号CLK2の第２のエッジで決定される第２のクロック信号CLK2の１周期内の判定窓中に、第１のクロック信号CLK1の第１のエッジがあるかを検出する構成である。
上述した第１詳細構成乃至第４詳細構成のいずれかで構成されるロック検出回路２０１の第１の実施の形態によれば、第２のクロック信号CLK2（比較クロック信号FBCLK）のパルス幅が小パルス幅である場合、位相変化が大きい場合、または、第２のクロック信号CLK2の周波数が一定の振れ幅で遷移している場合など、どのような場合であっても、ロック状態かどうかを正常に判定することができる。
第１の実施の形態に係るロック検出回路２０１は、上述した図２のロック検出回路４１、図１０のロック検出回路９１、図１２のロック検出回路１０１、図１４のロック検出回路１２１などと比較して、リセットパルス生成回路２４２及び２６２等の小規模かつ単純な回路の追加のみで構成できるため、回路構成が簡易である。
また、遅延回路によるロック判定窓の調整や、出力クロック信号VCOCLKなどの高速クロックの引き込みも不要であるので、調整の手間や回路コスト、消費電流の点などでも優位性がある。
＜８．ロック検出回路の第２の実施の形態＞
図３７は、本技術を適用したロック検出回路の第２の実施の形態のブロック図である。
図３８は、第２の実施の形態におけるロック検出回路の動作を示すタイミングチャートである。なお、図３８は、ロック状態のときのタイミングチャートを示している。
第２の実施の形態に係るロック検出回路２０１は、ロック検出コア回路５０１及び第１の計数回路５０２を備える。
ロック検出コア回路５０１は、上述した第１の実施の形態に係るロック検出回路２０１と同じ構成を有している。ロック検出コア回路５０１は、入力された第１のクロック信号CLK1と第２のクロック信号CLK2のロック状態を判定し、ロック状態の場合にはHiのロック検出信号LOCKを出力し、アンロック状態の場合にはLowのロック検出信号LOCKを出力する。
第１の計数回路５０２には、第１のクロック信号CLK1と、ロック検出コア回路５０１の出力であるロック検出信号LOCKが入力される。ロック検出信号LOCKは、第１の計数回路５０２のRST端子に入力される。
第１の計数回路５０２は、入力された第１のクロック信号CLK1に基づいてロック状態の連続回数をカウントし、カウント値が規定のカウント値CNT_TH1を超えた場合に、ロック状態を表すHiのラッチ検出信号LKDETを出力する。ただし、RST端子にLowのロック検出信号LOCKが入力されたとき、第１の計数回路５０２は、カウント中のカウント値をリセットする。Hiのラッチ検出信号LKDETを出力するための閾値となるカウント値CNT_TH1は、予め記憶された複数の値の中から選択したり、設定画面等からユーザが設定することができる。
ここで、第１のクロック信号CLK1または第２のクロック信号CLK2の周期に等しいロック判定窓時間Tw、第１のクロック信号CLK1と第２のクロック信号CLK2の周期の差ΔT、第１の計数回路５０２のカウント値Jとして、
Tw＞ΔT・J
が成り立つとき、第１の計数回路５０２は、ロック状態であると判定する。例えば、カウント値J=１００の場合には、ロック判定窓時間Twの間に、１００回以上のエッジがきたときにロック状態と判定されることになり、周波数精度は１％となる。ロック検出コア回路５０１では、第１のクロック信号CLK1と第２のクロック信号CLK2との間で互いにロック判定窓生成とエッジ観測を行っているので、いずれの周波数ずれに対しても精度良いロック状態判定を行うことができる。
上述した第２の実施の形態によれば、第１の実施の形態と同じ構成のロック検出コア回路５０１を備えるので、第２のクロック信号CLK2（比較クロック信号FBCLK）のパルス幅が小パルス幅である場合、位相変化が大きい場合、または、第２のクロック信号CLK2の周波数が一定の振れ幅で遷移している場合など、どのような場合であっても、ロック状態かどうかを正常に判定することができる。
また、Hiのラッチ検出信号LKDETを出力するための閾値となるカウント値CNT_TH1を切り替えることで、ロック判定精度を容易に設定することができる。
＜９．ロック検出回路の第３の実施の形態＞
図３９は、本技術を適用したロック検出回路の第３の実施の形態のブロック図である。
第３の実施の形態に係るロック検出回路２０１は、ロック検出コア回路５０１、第１の計数回路５０２、第２の計数回路５０３、第３の計数回路５０４、及び、論理回路５０５を備える。
ロック検出コア回路５０１及び第１の計数回路５０２については、上述した第２の実施の形態と同様であるので、その説明は省略する。
第２の計数回路５０３、第３の計数回路５０４、及び、論理回路５０５は、第１のクロック信号CLK1及び第２のクロック信号CLK2の異常を検出する異常検出回路５０６を構成する。
また、第３の実施の形態に係るロック検出回路２０１は、NAND回路５１１及び遅延回路５１２を有する。NAND回路５１１及び遅延回路５１２は、異常検出回路５０６に供給するイネーブル信号ULCNT_ENを生成するイネーブル信号生成回路５１３を構成する。
NAND回路５１１には、ロック検出コア回路５０１の出力であるロック検出信号LOCKと、第１の計数回路５０２の出力であるラッチ検出信号LKDETが入力され、NAND回路５１１は、ラッチ検出信号LKDETとロック検出信号LOCKの否定論理積（NAND）を演算し、その演算結果を、アンロック状態をカウントするイネーブル信号ULCNT_ENとして出力する。NAND回路５１１から出力されたイネーブル信号ULCNT_ENは、遅延回路５１２において所定期間遅延された後、第２の計数回路５０３及び第３の計数回路５０４のRST端子に入力される。
第２の計数回路５０３は、入力される第２のクロック信号CLK2に基づいて第１のクロック信号CLK1の異常を検出する。
より具体的には、第２の計数回路５０３は、アンロック状態をカウントするイネーブル信号ULCNT_ENがHiであるイネーブル期間中に、入力される第２のクロック信号CLK2に基づいてアンロック状態の連続回数をカウントし、カウント値が規定のカウント値CNT_TH2を超えた場合に、第１のクロック信号CLK1の異常を表すHiの第１クロック異常検出信号ULCNT1を出力する。
第２の計数回路５０３は、RST端子にLowのイネーブル信号ULCNT_ENが入力されたとき、カウント中のカウント値をリセットする。第１のクロック信号CLK1の異常を検出するための閾値となるカウント値CNT_TH2は、予め記憶された複数の値の中から選択したり、設定画面等からユーザが設定することができる。
第３の計数回路５０４は、入力される第１のクロック信号CLK1に基づいて第２のクロック信号CLK2の異常を検出する。
より具体的には、第３の計数回路５０４は、アンロック状態をカウントするイネーブル信号ULCNT_ENがHiであるイネーブル期間中に、入力される第１のクロック信号CLK1に基づいてアンロック状態の連続回数をカウントし、カウント値が規定のカウント値CNT_TH3を超えた場合に、第２のクロック信号CLK2の異常を表すHiの第２クロック異常検出信号ULCNT2を出力する。
第３の計数回路５０４は、RST端子にLowのイネーブル信号ULCNT_ENが入力されたとき、カウント中のカウント値をリセットする。第２のクロック信号CLK2の異常を検出するための閾値となるカウント値CNT_TH3は、予め記憶された複数の値の中から選択したり、設定画面等からユーザが設定することができる。
なお、第２の計数回路５０３のカウント値CNT_TH2及び第３の計数回路５０４のカウント値CNT_TH3は、以下の関係式で示されるように、第１の計数回路５０２のカウント値CNT_TH1よりも十分に大きな値で、かつ、想定されるロックアップタイムよりも十分長い時間となるように設定される。ここで、「<<」及び「<<」は、左辺と右辺との差が十分に大きいことを表す不等号である。
（第２のクロック信号CLK2の周期）*（第２の計数回路５０３のカウント値CNT_TH2）>>ロックアップタイム
（第１のクロック信号CLK1の周期）*（第３の計数回路５０４のカウント値CNT_TH3）>>ロックアップタイム
（第１の計数回路５０２のカウント値CNT_TH1）<<（第２の計数回路５０３のカウント値CNT_TH2）
（第１の計数回路５０２のカウント値CNT_TH1）<<（第３の計数回路５０４のカウント値CNT_TH3）
論理回路５０５は、第１クロック異常検出信号ULCNT1と第２クロック異常検出信号ULCNT2の論理和（OR）を演算し、演算結果をシステムリセット信号SYSRESETとして出力する。
以上のように構成される異常検出回路５０６は、第１のクロック信号CLK1及び第２のクロック信号CLK2の少なくとも一方の停止、並びに、PLL回路（PLL回路１１またはPLL回路８１）のロック異常を検出し、その検出結果をシステムリセット信号SYSRESETとして出力する。システムリセット信号SYSRESETは、PLL回路またはそれが組み込まれたシステムのリセット動作等のリカバリ制御に用いることができる。
図４０は、第３の実施の形態におけるロック検出回路の動作を示すタイミングチャートである。なお、図４０は、第２のクロック信号CLK2の周波数が第１のクロック信号CLK1の周波数の約０．５倍である場合のアンロック状態のタイミングチャートを示している。
図４０では、第２のクロック信号CLK2の周波数が第１のクロック信号CLK1の周波数の約０．５倍であるため、ロック検出コア回路５０１は、第１のクロック信号CLK1と第２のクロック信号CLK2の位相関係に応じてLowまたはHiのロック検出信号LOCKを出力する。
一方、第１の計数回路５０２は、第１のクロック信号CLK1に基づいてロック状態の連続回数をカウントしたカウント値が規定のカウント値CNT_TH1を超えられないため、Lowのラッチ検出信号LKDETを出力する。
イネーブル信号生成回路５１３は、LowまたはHiのロック検出信号LOCKとLowのラッチ検出信号LKDETの否定論理積（NAND）を演算するので、Hiのイネーブル信号ULCNT_ENを出力する。
第２の計数回路５０３及び第３の計数回路５０４は、イネーブル信号ULCNT_ENがHiであるイネーブル期間中に、アンロック状態の連続回数をカウントする。第２の計数回路５０３がHiの第１クロック異常検出信号ULCNT1を出力するか、または、第３の計数回路５０４がHiの第２クロック異常検出信号ULCNT2を出力した場合、論理回路５０５から、Hiのシステムリセット信号SYSRESETが出力される。
図４１は、第３の実施の形態においてロック状態となった後に第１のクロック信号CLK1が停止した場合のタイミングチャートを示している。
図４１に示されるように、第１のクロック信号CLK1が停止した場合、ロック検出コア回路５０１が出力するロック検出信号LOCKがHiからLowに遷移する。これにより、イネーブル信号生成回路５１３が出力するイネーブル信号ULCNT_ENがLowからHiに遷移する。
第２の計数回路５０３は、入力される第２のクロック信号CLK2に基づいてアンロック状態の連続回数をカウントし、カウント値が規定のカウント値CNT_TH2を超えた場合に、第１のクロック信号CLK1の異常を表すHiの第１クロック異常検出信号ULCNT1を出力する。その結果、論理和（OR）を演算する論理回路５０５の出力であるシステムリセット信号SYSRESETもHiとなる。
なお、第３の実施の形態では、第１のクロック信号CLK1の停止を、ED1信号とED2信号の論理積（AND）で表されるロック検出信号LOCKによって検出しているが、ロック検出信号LOCKの代わりにED2信号を用いてもよい。
図４２は、第３の実施の形態においてロック状態となった後に第２のクロック信号CLK2が停止した場合のタイミングチャートを示している。
図４２に示されるように、第２のクロック信号CLK2が停止した場合、ロック検出コア回路５０１が出力するロック検出信号LOCKがHiからLowに遷移する。これにより、イネーブル信号生成回路５１３が出力するイネーブル信号ULCNT_ENがLowからHiに遷移する。
第３の計数回路５０４は、入力される第１のクロック信号CLK1に基づいてアンロック状態の連続回数をカウントし、カウント値が規定のカウント値CNT_TH3を超えた場合に、第２のクロック信号CLK2の異常を表すHiの第２クロック異常検出信号ULCNT2を出力する。その結果、論理和（OR）を演算する論理回路５０５の出力であるシステムリセット信号SYSRESETもHiとなる。
なお、第３の実施の形態では、第２のクロック信号CLK2の停止を、ED1信号とED2信号の論理積（AND）で表されるロック検出信号LOCKによって検出しているが、ロック検出信号LOCKの代わりにED1信号を用いてもよい。
上述した第３の実施の形態によれば、第１の実施の形態と同じ構成のロック検出コア回路５０１を備えるので、第２のクロック信号CLK2（比較クロック信号FBCLK）のパルス幅が小パルス幅である場合、位相変化が大きい場合、または、第２のクロック信号CLK2の周波数が一定の振れ幅で遷移している場合など、どのような場合であっても、ロック状態かどうかを正常に判定することができる。
また、第２の実施の形態と同じ第１の計数回路５０２を備えるので、Hiのラッチ検出信号LKDETを出力するための閾値となるカウント値CNT_TH1を切り替えることで、ロック判定精度を容易に設定することができる。
さらに、異常検出回路５０６を備えるので、第１のクロック信号CLK1及び第２のクロック信号CLK2の少なくとも一方の停止、並びに、PLL回路のロック異常を検出することができる。また、検出した異常状態をシステムリセット信号SYSRESETとして出力することができるので、PLL回路またはそれが組み込まれたシステムのリカバリ制御が可能となる。
本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、すべての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
例えば、本技術は、１つの機能をネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。
本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
第１のクロック信号の１周期中に第２のクロック信号のエッジがあるかを検出する第１のエッジ検出器と、
前記第２のクロック信号の１周期中に前記第１のクロック信号のエッジがあるかを検出する第２のエッジ検出器と、
前記第１のエッジ検出器の検出結果と前記第２のエッジ検出器の検出結果の論理演算を行う論理回路と
を備える検出装置。
（２）
前記第１のエッジ検出器は、
前記第２のクロック信号のエッジの有無を検出する第１のエッジ検出部と、
前記第１のクロック信号の１周期単位で前記第１のエッジ検出部をリセットするリセットパルスを生成する第１のリセットパルス生成部と、
前記第１のエッジ検出部がリセットされる直前の前記第１のエッジ検出部の検出結果を取得して出力する第１の検出結果取得部と
を備え、
前記第２のエッジ検出器は、
前記第１のクロック信号のエッジの有無を検出する第２のエッジ検出部と、
前記第２のクロック信号の１周期単位で前記第２のエッジ検出部をリセットするリセットパルスを生成する第２のリセットパルス生成部と、
前記第２のエッジ検出部がリセットされる直前の前記第２のエッジ検出部の検出結果を取得して出力する第２の検出結果取得部と
を備える
前記（１）に記載の検出装置。
（３）
クロック信号の立上がりエッジまたは立下がりエッジの一方を第１のエッジとし、他方を第２のエッジとして、
前記第１のエッジ検出器は、前記第１のクロック信号の前記第１のエッジで決定される前記第１のクロック信号の１周期内の判定窓中に、前記第２のクロック信号の前記第２のエッジがあるかを検出し、
前記第２のエッジ検出器は、前記第２のクロック信号の前記第２のエッジで決定される前記第２のクロック信号の１周期内の判定窓中に、前記第１のクロック信号の前記第１のエッジがあるかを検出する
前記（１）に記載の検出装置。
（４）
前記第１のエッジ検出器は、前記第１のクロック信号の立下がりエッジで決定される前記第１のクロック信号の１周期内の判定窓中に、前記第２のクロック信号の立上がりエッジがあるかを検出し、
前記第２のエッジ検出器は、前記第２のクロック信号の立上がりエッジで決定される前記第２のクロック信号の１周期内の判定窓中に、前記第１のクロック信号の立下がりエッジがあるかを検出する
前記（１）に記載の検出装置。
（５）
前記第１のエッジ検出器は、前記第１のクロック信号の立上がりエッジで決定される前記第１のクロック信号の１周期内の判定窓中に、前記第２のクロック信号の立下がりエッジがあるかを検出し、
前記第２のエッジ検出器は、前記第２のクロック信号の立下がりエッジで決定される前記第２のクロック信号の１周期内の判定窓中に、前記第１のクロック信号の立上がりエッジがあるかを検出する
前記（１）に記載の検出装置。
（６）
クロック信号の立上がりエッジまたは立下がりエッジの一方を第１のエッジとし、他方を第２のエッジとして、
前記第１のエッジ検出器は、前記第１のクロック信号の前記第１のエッジで決定される前記第１のクロック信号の１周期内の判定窓中に、前記第２のクロック信号の前記第２のエッジがあるかを検出し、
前記第２のエッジ検出器は、前記第２のクロック信号の前記第１のエッジで決定される前記第２のクロック信号の１周期内の判定窓中に、前記第１のクロック信号の前記第２のエッジがあるかを検出する
前記（１）に記載の検出装置。
（７）
前記第１のエッジ検出器は、前記第１のクロック信号の立上がりエッジで決定される前記第１のクロック信号の１周期内の判定窓中に、前記第２のクロック信号の立下がりエッジがあるかを検出し、
前記第２のエッジ検出器は、前記第２のクロック信号の立上がりエッジで決定される前記第２のクロック信号の１周期内の判定窓中に、前記第１のクロック信号の立下がりエッジがあるかを検出する
前記（１）に記載の検出装置。
（８）
前記第１のエッジ検出器は、前記第１のクロック信号の立下がりエッジで決定される前記第１のクロック信号の１周期内の判定窓中に、前記第２のクロック信号の立上がりエッジがあるかを検出し、
前記第２のエッジ検出器は、前記第２のクロック信号の立下がりエッジで決定される前記第２のクロック信号の１周期内の判定窓中に、前記第１のクロック信号の立上がりエッジがあるかを検出する
前記（１）に記載の検出装置。
（９）
前記論理回路の出力を前記第１のクロック信号でカウントする第１の計数回路をさらに備える
前記（１）乃至（８）のいずれかに記載の検出装置。
（１０）
前記第１のクロック信号及び前記第２のクロック信号の異常を検出する異常検出回路をさらに備える
前記（９）に記載の検出装置。
（１１）
前記異常検出回路は、
前記第１のクロック信号の異常を検出する第２の計数回路と、
前記第２のクロック信号の異常を検出する第３の計数回路と
を有する
前記（１０）に記載の検出装置。
（１２）
前記第２の計数回路は、前記論理回路の出力と前記第１の計数回路の出力とから生成されたイネーブル信号が示すイネーブル期間中に、前記第２のクロック信号に基づいてカウントすることで、前記第１のクロック信号の異常を検出する
前記（１１）に記載の検出装置。
（１３）
前記第３の計数回路は、前記論理回路の出力と前記第１の計数回路の出力とから生成されたイネーブル信号が示すイネーブル期間中に、前記第１のクロック信号に基づいてカウントすることで、前記第２のクロック信号の異常を検出する
前記（１１）または（１２）に記載の検出装置。
（１４）
前記論理回路の出力と、前記第１の計数回路の出力とから、前記イネーブル信号を生成するイネーブル信号生成回路をさらに備える
前記（１２）または（１３）に記載の検出装置。
（１５）
前記イネーブル信号生成回路は、前記論理回路の出力と、前記第１の計数回路の出力のNNAND演算を行うことで、前記イネーブル信号を生成する
前記（１４）に記載の検出装置。
（１６）
前記論理回路は、論理積を演算する回路で構成される
前記（１）乃至（１５）のいずれかに記載の検出装置。
（１７）
検出装置が、
第１のクロック信号の１周期中に第２のクロック信号のエッジがあるかを検出し、
前記第２のクロック信号の１周期中に前記第１のクロック信号のエッジがあるかを検出し、
前記第２のクロック信号のエッジの検出結果と、前記第１のクロック信号のエッジの検出結果の論理演算を行う
ステップを含む検出方法。
２０１ ロック検出回路， ２２１ 第１のエッジ検出器， ２２２ 第２のエッジ検出器， ２２３ 論理回路， ２４１ エッジ検出部， ２４２ リセットパルス生成部， ２４３ 結果取得部， ２６１ エッジ検出部， ２６２ リセットパルス生成部， ２６３ 結果取得部， ５０１ ロック検出コア回路， ５０２ 第１の計数回路， ５０３ 第２の計数回路， ５０４ 第３の計数回路， ５０５ 論理回路， ５０６ 異常検出回路， ５１３ イネーブル信号生成回路

Claims (17)

  1. 第１のクロック信号の１周期中に第２のクロック信号のエッジがあるかを検出する第１のエッジ検出器と、
    前記第２のクロック信号の１周期中に前記第１のクロック信号のエッジがあるかを検出する第２のエッジ検出器と、
    前記第１のエッジ検出器の検出結果と前記第２のエッジ検出器の検出結果の論理演算を行う論理回路と
    を備える検出装置。
  2. 前記第１のエッジ検出器は、
    前記第２のクロック信号のエッジの有無を検出する第１のエッジ検出部と、
    前記第１のクロック信号の１周期単位で前記第１のエッジ検出部をリセットするリセットパルスを生成する第１のリセットパルス生成部と、
    前記第１のエッジ検出部がリセットされる直前の前記第１のエッジ検出部の検出結果を取得して出力する第１の検出結果取得部と
    を備え、
    前記第２のエッジ検出器は、
    前記第１のクロック信号のエッジの有無を検出する第２のエッジ検出部と、
    前記第２のクロック信号の１周期単位で前記第２のエッジ検出部をリセットするリセットパルスを生成する第２のリセットパルス生成部と、
    前記第２のエッジ検出部がリセットされる直前の前記第２のエッジ検出部の検出結果を取得して出力する第２の検出結果取得部と
    を備える
    請求項１に記載の検出装置。
  3. クロック信号の立上がりエッジまたは立下がりエッジの一方を第１のエッジとし、他方を第２のエッジとして、
    前記第１のエッジ検出器は、前記第１のクロック信号の前記第１のエッジで決定される前記第１のクロック信号の１周期内の判定窓中に、前記第２のクロック信号の前記第２のエッジがあるかを検出し、
    前記第２のエッジ検出器は、前記第２のクロック信号の前記第２のエッジで決定される前記第２のクロック信号の１周期内の判定窓中に、前記第１のクロック信号の前記第１のエッジがあるかを検出する
    請求項１に記載の検出装置。
  4. 前記第１のエッジ検出器は、前記第１のクロック信号の立下がりエッジで決定される前記第１のクロック信号の１周期内の判定窓中に、前記第２のクロック信号の立上がりエッジがあるかを検出し、
    前記第２のエッジ検出器は、前記第２のクロック信号の立上がりエッジで決定される前記第２のクロック信号の１周期内の判定窓中に、前記第１のクロック信号の立下がりエッジがあるかを検出する
    請求項１に記載の検出装置。
  5. 前記第１のエッジ検出器は、前記第１のクロック信号の立上がりエッジで決定される前記第１のクロック信号の１周期内の判定窓中に、前記第２のクロック信号の立下がりエッジがあるかを検出し、
    前記第２のエッジ検出器は、前記第２のクロック信号の立下がりエッジで決定される前記第２のクロック信号の１周期内の判定窓中に、前記第１のクロック信号の立上がりエッジがあるかを検出する
    請求項１に記載の検出装置。
  6. クロック信号の立上がりエッジまたは立下がりエッジの一方を第１のエッジとし、他方を第２のエッジとして、
    前記第１のエッジ検出器は、前記第１のクロック信号の前記第１のエッジで決定される前記第１のクロック信号の１周期内の判定窓中に、前記第２のクロック信号の前記第２のエッジがあるかを検出し、
    前記第２のエッジ検出器は、前記第２のクロック信号の前記第１のエッジで決定される前記第２のクロック信号の１周期内の判定窓中に、前記第１のクロック信号の前記第２のエッジがあるかを検出する
    請求項１に記載の検出装置。
  7. 前記第１のエッジ検出器は、前記第１のクロック信号の立上がりエッジで決定される前記第１のクロック信号の１周期内の判定窓中に、前記第２のクロック信号の立下がりエッジがあるかを検出し、
    前記第２のエッジ検出器は、前記第２のクロック信号の立上がりエッジで決定される前記第２のクロック信号の１周期内の判定窓中に、前記第１のクロック信号の立下がりエッジがあるかを検出する
    請求項１に記載の検出装置。
  8. 前記第１のエッジ検出器は、前記第１のクロック信号の立下がりエッジで決定される前記第１のクロック信号の１周期内の判定窓中に、前記第２のクロック信号の立上がりエッジがあるかを検出し、
    前記第２のエッジ検出器は、前記第２のクロック信号の立下がりエッジで決定される前記第２のクロック信号の１周期内の判定窓中に、前記第１のクロック信号の立上がりエッジがあるかを検出する
    請求項１に記載の検出装置。
  9. 前記論理回路の出力を前記第１のクロック信号でカウントする第１の計数回路をさらに備える
    請求項１に記載の検出装置。
  10. 前記第１のクロック信号及び前記第２のクロック信号の異常を検出する異常検出回路をさらに備える
    請求項９に記載の検出装置。
  11. 前記異常検出回路は、
    前記第１のクロック信号の異常を検出する第２の計数回路と、
    前記第２のクロック信号の異常を検出する第３の計数回路と
    を有する
    請求項１０に記載の検出装置。
  12. 前記第２の計数回路は、前記論理回路の出力と前記第１の計数回路の出力とから生成されたイネーブル信号が示すイネーブル期間中に、前記第２のクロック信号に基づいてカウントすることで、前記第１のクロック信号の異常を検出する
    請求項１１に記載の検出装置。
  13. 前記第３の計数回路は、前記論理回路の出力と前記第１の計数回路の出力とから生成されたイネーブル信号が示すイネーブル期間中に、前記第１のクロック信号に基づいてカウントすることで、前記第２のクロック信号の異常を検出する
    請求項１１に記載の検出装置。
  14. 前記論理回路の出力と、前記第１の計数回路の出力とから、前記イネーブル信号を生成するイネーブル信号生成回路をさらに備える
    請求項１２に記載の検出装置。
  15. 前記イネーブル信号生成回路は、前記論理回路の出力と、前記第１の計数回路の出力のNNAND演算を行うことで、前記イネーブル信号を生成する
    請求項１４に記載の検出装置。
  16. 前記論理回路は、論理積を演算する回路で構成される
    請求項１に記載の検出装置。
  17. 検出装置が、
    第１のクロック信号の１周期中に第２のクロック信号のエッジがあるかを検出し、
    前記第２のクロック信号の１周期中に前記第１のクロック信号のエッジがあるかを検出し、
    前記第２のクロック信号のエッジの検出結果と、前記第１のクロック信号のエッジの検出結果の論理演算を行う
    ステップを含む検出方法。
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