JPWO2017033808A1 - 電子部品の製造方法および処理システム - Google Patents

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Abstract

本発明の一形態に係る電子部品の製造方法は、複数の突起電極１０３が設けられる電極形成領域を有する第１の面と、前記第１の面とは反対側の第２の面と、前記第１の面と前記第２の面との間に設けられた側周面とを有する部品本体１１０を準備し、前記第１の面の少なくとも周縁部に、前記電極形成領域を取り囲むマスク部Ｍ１を前記複数の突起電極の高さ以上の高さで形成し、部品保持用のホルダ上の粘着層３０に、前記マスク部を介して前記第１の面を接着させ、前記部品本体に前記第２の面および前記側周面を被覆する保護膜１０５を形成し、前記第１の面から前記マスク部Ｍ１を除去する。

Description

本発明は、例えば保護膜を有する電子部品の製造方法およびその電子部品を製造するための処理システムに関する。
近年、電子機器の小型化、高機能化に伴い、内蔵される各種電子部品にも更なる小型化、高機能化が求められている。このような要求に応えるため、例えば、電子部品の更なる高密度実装化が進められている。
一方、被処理物である単数又は複数のワークをキャリアに搭載し、当該キャリアを複数の工程へ順次搬送しながら、ワークを処理する技術が広く知られている。この場合、キャリア上でワークを保持でき、かつ、キャリアに対するワークの着脱を容易に行えることが好ましい。例えば下記特許文献１には、キャリア板と、このキャリア板の上に設けられた粘着層とを備え、粘着層でワークを着脱自在に粘着保持することが可能に構成されたキャリア治具が記載されている。
特開２００７−３２９１８２号公報
電子部品の高密度実装化には、個々の電子部品の実装スペースの低減が必須となっている。このため近年においてはＢＧＡ（Ball Grid Array）／ＣＳＰ（Chip Size Package）等のように、部品の底面（実装面）に複数の突起電極（バンプ）がグリッド状に配列された表面実装部品が主流となっている。
しかしながら、上記粘着層を備えたキャリアを用いて、この種の電子部品を粘着保持しようとすると、突起電極が部品本体と粘着層との接着を阻害してしまうため、十分な密着強度が得られず、搬送途上でキャリアから電子部品が脱落するおそれがある。また、この部品本体の表面に保護膜を形成しようとすると、部品本体と粘着層との隙間を介して成膜材料が部品本体の底面に回り込んで付着し、これが原因で突起電極の不良が生じるおそれがあった。
一方、例えば粘着層がクッション性を有する場合、突起電極が粘着層に沈み込むため、部品本体と粘着層との接触面積を大きくすることが可能となる。しかしながらこの場合、突起電極だけでなく、部品本体の底面も粘着層に沈み込むため、部品本体の側周面の底部が粘着層で覆われてしまい、当該側周面の底部に保護膜を適切に形成することが困難となる。さらに成膜後、粘着層から部品を取り外す際に、上記側周面に形成された保護膜が剥離してしまうことがあった。
以上のような事情に鑑み、本発明の目的は、突起電極への膜の付着を防止しつつ、部品本体の側周面の全域に保護膜を形成することが可能な電子部品の製造方法および処理システムを提供することにある。
上記目的を達成するため、本発明の一形態に係る電子部品の製造方法は、複数の突起電極が設けられる電極形成領域を有する第１の面と、上記第１の面とは反対側の第２の面と、上記第１の面と上記第２の面との間に設けられた側周面とを有する部品本体を準備することを含む。
上記第１の面の少なくとも周縁部に、上記電極形成領域を取り囲むマスク部が上記複数の突起電極の高さ以上の高さで形成される。
部品保持用のホルダ上の粘着層に、上記マスク部を介して上記第１の面が接着される。
上記部品本体に上記第２の面および上記側周面を被覆する保護膜が形成される。
上記第１の面から上記マスク部が除去される。
上記方法においては、部品本体の第１の面の少なくとも周縁部に、上記電極形成領域を取り囲むマスク部が上記複数の突起電極の高さ以上の高さで形成される。このため、ホルダへの部品本体の接着工程においては、部品本体と粘着層との間に隙間が形成されることなく、かつ部品本体が粘着層に沈み込むことなく、部品本体が粘着層へ高い平面度で、かつ十分な接触面積でもって接着されることになる。これにより、突起電極への膜の付着を防止しつつ、部品本体の側周面の全域に保護膜を形成することが可能となる。
上記マスク部は、上記第１の面の周縁部に、絶縁性材料又は導電性材料を塗布することで形成されてもよい。この例では、上記マスク部は、電極形成領域内の複数の突起電極を第１の面内において取り囲むように矩形環状に形成される。
あるいは、上記マスク部は、上記第１の面の周縁部および上記電極形成領域に、絶縁性材料又は導電性材料を塗布することで形成されてもよい。この例では、上記マスク部は、電極形成領域内の複数の突起電極を空間的に取り囲む保護層のような形態で形成される。さらに、マスク部とホルダ上の粘着層との接触面積をいっそう増加させることができるため、部品本体への粘着保持力が高められる。
あるいは、上記マスク部は、上記第１の面の周縁部に、上記電極形成領域を被覆する変形可能なフィルム材の周縁部を接着することで形成されてもよい。この例では、上記マスク部は、電極形成領域内の複数の突起電極を空間的に取り囲むカバーのような形態で形成される。この例においても、マスク部とホルダ上の粘着層との接触面積をいっそう増加させることができるため、部品本体への粘着保持力が高められる。
典型的には、上記製造方法においては、複数個の電子部品が同時に製造される。すなわち、上記粘着層には、複数個の部品本体が接着され、上記保護膜は、上記複数個の部品本体に一括して形成される。これにより、生産性の向上が図れるようになる。
上記製造方法は、上記部品本体を上記粘着層から剥離した後、さらに、上記ホルダ上の上記粘着層が貼り替えられてもよい。これにより、同一のホルダを用いて電子部品の製造が可能となるとともに、部品本体に対する粘着保持力を安定に維持することができる。
一方、本発明の一形態に係る処理システムは、複数の突起電極が設けられる電極形成領域を有する第１の面と、上記第１の面とは反対側の第２の面と、上記第１の面と上記第２の面との間に設けられた側周面とを有する電子部品を処理する処理システムであって、マスク形成部と、マウント部と、成膜部とを具備する。
上記マスク形成部は、上記第１の面の少なくとも周縁部に、上記電極形成領域を取り囲むマスク部を上記複数の突起電極の高さ以上の高さで形成する。
上記マウント部は、部品保持用のホルダ上の粘着層に、上記マスク部を介して上記第１の面を接着させる。
上記成膜部は、上記ホルダを収容可能な成膜室を有し、上記第２の面および上記側周面に保護膜を形成する。
以上述べたように、本発明によれば、突起電極への膜の付着を防止しつつ、部品本体の側周面の全域に保護膜を形成することができる。
製造対象である電子部品の構成を示す概略側断面である。 上記電子部品を製造するための処理システムの概略ブロック図である。 上記処理システムを用いた電子部品の製造方法を説明する工程フローである。 保護膜の形成前の電子部品（部品本体）を概略的に示す斜視図および側面図である。 上記部品本体の底面図である。 本発明の第１の実施形態におけるマスク部の構成を示す部品本体の底面図である。 同部品本体の側断面図である。 マウント工程で使用されるホルダの概略平面図である。 上記ホルダの構造および上記部品本体のマウント形態を説明する要部の概略側断面図である。 上記ホルダ上の部品本体に保護膜が形成された様子を示す要部の概略側断面図である。 比較例に係る電子部品の製造方法を説明する要部の概略側断面図である。 上記部品本体の回収工程を説明する要部の側断面図である。 粘着シートから上記部品本体を分離するための治具の構成を説明する概略側断面図である。 本発明の第２の実施形態におけるマスク部の構成を示す部品本体の底面図である。 同側断面図である。 本発明の第３の実施形態におけるマスク部の構成を示す部品本体の側断面図である。 上記マスク部の形成方法を説明する模式図である。
以下、図面を参照しながら、本発明の実施形態を説明する。
＜第１の実施形態＞
図１は、製造対象である電子部品の構成を示す概略側断面である。
図１に示すように、製造対象である電子部品１００は、ＢＧＡ／ＣＳＰタイプの半導体パッケージ部品で構成される。電子部品１００は、半導体チップ１０１と、半導体チップ１０１と電気的に接続された配線基板１０２と、配線基板１０２の裏面にグリッド状に配列された複数のバンプ（突起電極）１０３と、半導体チップ１０１を封止する樹脂体１０４と、樹脂体１０４の上面および側周面を被覆する保護膜１０５とを有する。
なお、理解を容易にするためバンプ１０３はやや誇張して示されており、その数や大きさ、形状等は実際のものと異なる場合がある（以下の各図においても同様）。
図２は、電子部品１００を製造するための処理システム１０の概略ブロック図である。処理システム１０は、電子部品１００の製造工程のひとつである保護膜１０５の成膜処理に用いられる。
図２に示すように、処理システム１０は、マスク形成部１１と、マウント部１２と、成膜部１３と、加熱部１４と、部品取出部１５と、粘着層貼替部１６とを有する。
図３は、処理システム１０を用いた電子部品１００の製造方法を説明する工程フローである。
図３に示すように、本実施形態に係る電子部品１００の製造方法は、部品本体の準備工程（ＳＴ０１）と、マスク部形成工程（ＳＴ０２）と、マウント工程（ＳＴ０３）と、成膜工程（ＳＴ０４）と、部品回収工程（ＳＴ０５）とを有する。
［部品本体準備工程］
図４Ａ〜Ｃはそれぞれ、保護膜１０５の形成前の電子部品（以下、部品本体１１０という）を示す上面斜視図、底面斜視図および側面図である。
部品本体１１０は、図４Ａ〜Ｃに示すように、概略直方体形状に形成され、複数のバンプ１０３が設けられる底面１１１（第１の面）と、底面１１１とは反対側の天面１１２（第２の面）と、底面１１１と天面１１２との間に設けられた側周面１１３とを有する。底面１１１は、配線基板１０２の裏面に相当し、天面１１２は樹脂体１０４の上面に相当し、側周面１１３は樹脂体１０４および配線基板１０２各々の４側面に相当する。
このような部品本体１１０は、典型的には、保護膜１０５の成膜工程の前に、あらかじめ製造されるが、部品本体１１０は、外部で製造されたものであってもよいし、市販品であってもよい。部品本体１１０の大きさも特に限定されず、例えば、平面形状が３ｍｍ〜２５ｍｍ四方のものが適用される。
［マスク部形成工程］
図５は、部品本体１１０の底面図、図６は、マスク部Ｍ１が形成された部品本体１１０の底面図、図７はその側断面図である。
マスク部形成工程（ＳＴ０２）では、部品本体１１０の底面１１１にマスク部Ｍ１が形成される。マスク部Ｍ１は、底面１１１の少なくとも周縁部に、複数のバンプ１０３が設けられる電極形成領域を取り囲むようにバンプ１０３の高さ（例えば１００μｍ）以上の高さで形成される。
図５に示すように、部品本体１１０の底面１１１は、複数のバンプ１０３が設けられる電極形成領域Ｒ１を有する。底面１１１の周縁部は、電極形成領域Ｒ１と底面１１１の外周縁部ＥＰとの間に位置する矩形環状の外周領域Ｒ２をいう。本実施形態において、マスク部Ｍ１は、底面１１１の外周領域Ｒ２に形成され、電極形成領域Ｒ１を取り囲む矩形環状の形状を呈する。そして、マスク部Ｍ１は、図７に示すように、複数のバンプ１０３と同等以上の高さで部品本体１１０の底面１１１に形成される。
マスク部Ｍ１の形成領域は、底面１１１において電極形成領域Ｒ１を取り囲むことができれば特に限定されず、図６に示したように外周領域Ｒ２の全域にマスク部Ｍ１が形成される例のみならず、外周領域Ｒ２の一部の領域にマスク部Ｍ１が形成されるものであってもよい。
マスク部Ｍ１は、絶縁性の樹脂材料で構成される。樹脂材料としては、例えば、シリコーン樹脂、エポキシ樹脂、フェノール樹脂等、例えば１００℃以上の耐熱性を有する樹脂材料が用いられる。樹脂材料の硬化型も特に限定されず、紫外線硬化型、熱硬化型、２液硬化型、乾燥型、湿気硬化型等が適用可能であり、中でも、紫外線硬化型、湿気硬化型等が生産性の点で有利である。
マスク部Ｍ１の形成方法も特に限定されず、典型的には、塗布法が採用されるが、これ以外にも、印刷法、転写法等が適用可能である。本実施形態では、ディスペンサノズルを用いた塗布法により、マスク部Ｍ１が形成される。
マスク部Ｍ１は、電極形成領域Ｒ１の最外周に位置するバンプ１０３群に接触して設けられてもよいし、これらに非接触で設けられてもよい。マスク部Ｍ１の断面形状も特に限定されず、図示する円弧形状のほか、矩形状等であってもよい。本実施形態では、塗布法でマスク部Ｍ１が形成されるため、ペースト状の樹脂材料の表面張力で図示する円弧形状に形成される。
マスク部形成工程は、処理システム１０のマスク形成部１１において実施される。部品本体１１０はマスク形成部１１に供給され、個々の部品本体１１０に又は複数個の部品本体１１０に同時に、マスク部Ｍ１が形成される。
マスク形成部１１は、例えば、複数の部品本体１１０をそれぞれ底面１１１が上向きとなるように位置決め支持することが可能なトレイと、当該トレイに支持された部品本体１１０の底面１１１にマスク部Ｍ１を順次形成する単数又は複数のディスペンサノズル等を有する。マスク部Ｍ１が形成された部品本体１１０は、上記トレイに支持された状態で、マスク形成部１１からマウント部１２へ搬送される。部品本体１１０の搬送は、ベルトコンベヤがロボットなどを用いた自動搬送であってもよいし、作業者によるカセット等を用いた運搬作業を伴ってもよい。
［マウント工程］
図８は、マウント工程で使用されるホルダ２０の概略平面図、図９は、ホルダ２０の構造および部品本体１１０のマウント形態を説明する要部の概略側断面図である。
ホルダ２０は、部品本体１１０を保持するためのものである。ホルダ２０は、図８に示すように、複数個の部品本体１１０を載置することが可能な略矩形の平板形状を有する。ホルダ２０は、図９に示すように、アルミニウムやステンレス鋼等の金属材料で構成されたホルダ本体２１と、ホルダ本体２１の表面に積層された熱伝導シート２２とを有する。なお熱伝導シート２２を省略した構成を採用してもよい。そして、ホルダ２０の表面（熱伝導シート２２の表面）には、部品本体１１０を粘着保持することが可能な粘着シート３０（粘着層）が貼着されている。
粘着シート３０は、例えば両面粘着テープで構成され、部品本体１１０と熱伝導シート２２との間を相互に接着させる。粘着シート３０の厚さは特に限定されず、例えば、２０μｍ〜２００μｍとされる。粘着シート３０が薄すぎると、部品本体１１０との十分な粘着保持力を確保することが困難となる。ここで、十分な粘着保持力とは、例えば、ホルダ２０を上下反転させたり、ホルダ２０に所定以上の加速度が加えられたりした際にも、部品本体１１０が粘着シート３０から脱落しない程度の大きさとされる。
一方、粘着シート３０が厚すぎると、厚み方向への弾力性が高まるため、マウント時に部品本体１１０が粘着シート３０の内部に沈み込みやすくなる。したがって、粘着シート３０は、部品本体１１０に対して十分な粘着保持力を確保しつつ、部品本体１１０がその自重によって粘着シート３０内へ沈み込まない程度の厚さで形成されるのが好ましい。
粘着シート３０は、例えば、ポリイミド、ＰＥＴ（ポリエチレンテレフタレート）等の樹脂材料で構成された基材と、その両面にアクリル系樹脂やシリコーン系樹脂等で構成された粘着層との積層構造を有する。あるいは、粘着シート３０は、単一層からなる接着性の樹脂材料で構成される。
本実施形態において、粘着シート３０は、ホルダ２０に対して剥離可能に構成される。具体的には、粘着シート３０は、常温では所定の粘着力を保持し、所定温度（例えば１２０℃）に加熱したときには粘着性が低下する熱剥離性の粘着剤で構成される。これ以外にも、粘着シート３０として、例えば紫外線の照射で粘着性が低下する特性を備えた粘着剤が用いられてもよい。あるいは、ホルダ２０との剥離性を高めるため、ホルダ２０との界面に剥離シート（図示略）が介装されていてもよい。
マウント工程（ＳＴ０３）では、ホルダ２０上の粘着シート３０に、部品本体１１０の底面１１１がマスク部Ｍ１を介して接着される。
本実施形態において、部品本体１１０の底面１１１には、バンプ１０３と同等以上の高さのマスク部Ｍ１が、突起形成領域Ｒ１を取り囲むように矩形環状に形成されている。このため、図９に示すように、部品本体１１０と粘着シート３０との間に隙間が形成されることなく、部品本体１１０が粘着シート３０に接着される。したがって、複数のバンプ１０３は、マスク部Ｍ１によって部品本体１１０の周囲から遮蔽される。このとき各バンプ１０３は、粘着シート３０に接触していてもよいし、接触していなくてもよい。
また、上記構成のマスク部Ｍ１が部品本体１１０の底面１１１に設けられているため、粘着シート３０に対する接触状態として、バンプ１０３のみの場合では点接触の状態であったものが、マスク部Ｍ１の存在により線接触を含む状態とされる。このため、部品本体１１０は、粘着シート３０に沈み込むことなく、部品本体１１０が粘着シート３０へ高い平面度で、かつ十分な接触面積でもって接着される。これにより、部品本体１１０は、水平な姿勢に保たれた状態で、かつ、十分な粘着力でもって、ホルダ２０上の粘着シート３０に保持される。
マウント工程は、処理システム１０のマウント部１２において実施される。マウント部１２においては、図８に示すように、部品本体１１０は、トレイＴからホルダ２０へ移載される。このとき、部品本体１１０は、バンプ１０３およびマスク部Ｍ１が設けられた底面１１１を上向きにした状態から、粘着シート３０と対向する下向きにした状態（天面１１２を上向きにした状態）へ姿勢変換されて、ホルダ２０へマウントされる。
図２において、実線の矢印は部品本体１１０の流れを示し、二点鎖線の矢印はホルダ２０の流れを示している。図２に示すように、マウント部１２には、マスク形成部１１においてマスク部Ｍ１が形成された複数の部品本体１１０を支持するトレイＴと、表面に粘着シート３０が貼着されたホルダ２０がそれぞれ供給される。マウント部１２は、トレイＴからホルダ２０へ部品本体１１０を個々に又は複数個同時に移載するマウンタを有する。
図８に示すように、ホルダ２０上へは、複数個の部品本体１１０が搭載される。搭載される部品本体１１０の数は特に限定されず、例えば、数十〜数百個とされる。これら複数個の部品本体１１０は、ホルダ２０に粘着保持された状態で、マウンタ部１２から成膜部１３へ搬送される。ホルダ２０の搬送は、ベルトコンベヤがロボットなどを用いた自動搬送であってもよいし、作業者によるカセット等を用いた運搬作業を伴ってもよい（以下の工程間の搬送についても同様）。
［成膜工程］
成膜工程（ＳＴ０４）は、処理システム１０の成膜部１３において実施される。成膜部１３は、部品本体１１０の天面１１２および側周面１１３に保護膜１０５を形成するための成膜装置を有する。
成膜工程では、ホルダ２０が成膜装置に装填されることで、部品本体１１０の天面１１２および側周面１１３に保護膜１０５が形成される。図１０は、ホルダ２０上の部品本体１１０に保護膜１０５が形成された様子を示す要部の概略側断面図である。
図９に示すように、保護膜１０５は、部品本体１１０の天面１１２および側周面１１３の全域に形成される。保護膜１０５の厚さは特に限定されず、例えば、５μｍ〜７μｍとされる。保護膜１０５を構成する材料も特に限定されず、典型的には、アルミニウム、チタン、クロム、銅、亜鉛、モリブデン、ニッケル、タングステン、タンタル、及びそれらの酸化物あるいは窒化物等が適用される。
この際、マスク部Ｍ１は、部品本体１１０の底面１１１と粘着シート３０との間に介在することで、複数のバンプ１０３を部品本体１１０の周囲から遮蔽する役割を果たす。このため、成膜時、成膜材料が部品本体１１０の底面１１１に回り込むことが防止され、したがって、バンプ１０３への成膜材料の付着が効果的に阻止される。
さらに、マスク部Ｍ１により、部品本体１１０が粘着シート３０内へ沈み込むことなく、粘着シート３０の表面に保持されているため、側周面１１３の底部は粘着シート３０の表面から離間した状態が維持される。これにより、保護膜１０５は、側周面１１３の底部だけでなく、マスク部Ｍ１の外周面にも形成されることになる。
ところが、マスク部Ｍ１を形成せずに部品本体１１０の表面に保護膜を形成する方法においては、部品本体１１０の粘着保持力を確保するため、例えば図１１Ａに示すように、粘着シート１３０として、バンプ１０３の押し込みによって容易に変形して部品本体１１０の底面部１１１に接着することが可能なクッション性の高いものを用いる必要があった。この場合、図１１Ａに示すように、部品本体１１０の側周面１１３の底部が粘着シート１３０の表面に接触したり、配線基板１０２の一部が粘着シート１３０の内部に埋もれたりすることになる。この状態で成膜すると、図１１Ａに示すように、側周面１１３の底部と粘着シート１３０との接触部を跨ぐように保護膜１０５が形成されることになる。このため、成膜後に粘着シート１３０から部品本体１１０を分離したとき、側周面１１３の底部と粘着シート１３０との接触部を境界にして保護膜１０５が分断されるため、側周面１１３の底部を被覆する保護膜１０５が剥ぎ取られたり（図１１ＢのＰ１部参照）、側周面１１３の底部の一部が成膜されなかったりして（図１１ＢのＰ２部参照）、保護膜１０５の成膜不良が生じることがあった。
これに対して本実施形態によれば、部品本体１１０の底面１１１にマスク部Ｍ１が形成されているため、上述のように、側周面１１３の底部だけでなく、マスク部Ｍ１の外周面にも保護膜１０５が形成されることになる。その結果、後の部品回収工程（ＳＴ０５）において、部品本体１１０を粘着シート３０から分離する際、図１２に示すように、部品本体１１０の底面１１１とマスク部Ｍ１との接触部を境界にして保護膜１０５が分断されるため、側周面１１３の底部を被覆する保護膜１０５が剥ぎ取られたり、側周面１１３の底部の一部が成膜されなかったりすることがなく、側周面１１３の全域を確実に保護膜１０５で被覆することが可能となる。
上記成膜装置には、典型的には、スパッタ装置や真空蒸着装置が用いられる。成膜装置としては、複数の部品本体１１０を保持するホルダ２０を、複数枚収容することができるバッチ式の成膜装置が好ましい。また、ホルダ２０上の全ての部品本体１１０の表面（天面１１２および側周面１１３）に適正に保護膜１０５を形成するため、スパッタカソード等の成膜源に対してホルダ２０を成膜室内で回転、搖動等、相対移動させることが可能に構成されることが好ましい。このような成膜装置として、例えば、カルーセル型スパッタリング装置が適用可能である。
上記成膜装置は、ホルダ２０を支持するステージや回転ドラム等の支持体を有する。上記支持体は、典型的には、冷却媒体が循環可能な冷却機構を有しており、プラズマや蒸発源の熱から保護する目的で、当該支持体に支持される成膜対象物を所定温度以下に冷却可能に構成される。本実施形態において、成膜対象物である部品本体１１０は、粘着シート３０および熱伝導シート２２を介してホルダ本体２１に支持される。このため、部品本体１１０はプラズマ等の熱から保護される一方、粘着シート３０については加熱による粘着力の劣化が防止される。
保護膜１０５の成膜後、ホルダ２０は、成膜部１３から加熱部１４へ搬送される。
［部品回収工程］
部品回収工程（ＳＴ０５）では、ホルダ２０から成膜済の複数の部品本体１１０が取り出される。部品回収工程は、処理システム１０における加熱部１４と部品取出部１５において実施される。
加熱部１４は、成膜済みの複数の部品本体１１０が搭載されたホルダ２０を収容し、ホルダ２０を所定温度（例えば１５０℃）に加熱することが可能な加熱炉を有する。加熱部１４におけるホルダ２０の加熱工程は、粘着シート３０を上記所定温度に加熱してその粘着力を低下させる目的で実施される。上記所定温度は、粘着シート３０を構成する熱剥離性の粘着剤の種類に応じて適宜設定される。
加熱部１４において所定時間、所定温度での加熱処理が行われた後、ホルダ２０は、部品取出部１５へ搬送される。ホルダ２０の搬送は、ベルトコンベヤがロボットなどを用いた自動搬送であってもよいし、作業者によるカセット等を用いた運搬作業を伴ってもよい。
部品取出部１５において、粘着シート３０はホルダ２０（熱伝導シート２２）から剥離される。粘着シート３０は、加熱部１４における加熱処理によって粘着力が低下しているため、ホルダ２０から容易に分離される。なお、粘着シート３０の剥離作業は、部品取出部１５への搬送前に実施されてもよい。
次に、部品取出部１５において、粘着シート３０から複数個の部品本体１１０が取り出される。粘着シート３０から各部品本体１１０を分離するために、例えば図１３に示す治具４０が用いられる。図１３は、治具４０の構成を概略的に示す側断面図である。
図１３に示すように、治具４０は、板状の治具本体４１と、治具本体４１の表面に設けられた複数の部品収容部４２と、治具本体３１の内部に設けられ、各部品収容部４２と吸引口４３との間を連絡する通路部４３とを有する。複数の部品収容部４２は、粘着シート３０上の複数の部品本体１１０の数、位置、形状等に対応するように設けられている。したがって、粘着シート１３０を上下反転させることで、粘着シート１３０上の複数の部品本体１１０が各部品収容部４２へそれぞれ収容可能となる。そして、吸引口４３を介して図示しない吸引ポンプ（真空ポンプ）により通路部４３を排気することで、各部品本体１１０は、各部品収容部４２に吸着保持される。この状態を維持しながら、粘着シート３０が各部品本体１１０から剥離される（図１２参照）。マスク部Ｍ１は、粘着シート３０に接着されたまま、各部品本体１１０から除去される。
なお、マスク部Ｍ１が部品本体１１０とともに粘着シート３０から剥離される場合には、例えば図示しない粘着テープを治具４０上の各部品本体１１０の底面１１１に貼り付けた後再び剥がすことによって、マスク部Ｍ１を各部品本体１１０から剥離除去することが可能である。
以上のようにして、部品本体１１０の表面（天面１１２および側周面１１３）に保護膜１０５が形成された電子部品１００が製造される。その後、治具４０上での各電子部品１００に対する吸着保持作用が解除される。そして、治具本体４０から図示しないトレイ上へ電子部品１００が移載され、トレイ単位で、電子部品１００が回収される。
［粘着層貼り替え工程］
一方、上記加熱工程の後、粘着シート３０が剥がし取られたホルダ２０は、処理システム１０における粘着層貼替部１６へ搬送される。
粘着層貼替部１６において、ホルダ２０は、必要に応じて熱伝導シート２２の表面の洗浄処理が施された後、その上に新しい粘着シート３０が貼着される。そして、粘着層貼替部１６からマウント部１２へホルダ２０が再搬送される。これにより、同一のホルダ２０を用いて電子部品１００の製造が可能となるとともに、部品本体１１０に対する粘着保持力を安定に維持することができる。
＜第２の実施形態＞
図１４および図１５は、本発明の第２の実施形態に係る電子部品の製造方法を説明する図であって、マスク部の形成工程を説明する部品本体の底面図および側断面図である。
以下、第１の実施形態と異なる構成について主に説明し、上述の実施形態と同様の構成については同様の符号を付しその説明を省略または簡略化する。
本実施形態では、部品本体２１０の底面２１１に電極形成領域を取り囲むようにマスク部が形成される点で第１の実施形態と共通するが、そのマスク部の形態が第１の実施形態と異なる。
すなわち本実施形態では、底面２１１の周縁部だけでなく、電極形成領域内にも絶縁性材料が塗布されることで、複数のバンプ１０３を空間的に取り囲む保護層のような形態でマスク部Ｍ２が形成される。マスク部Ｍ２は、第１の実施形態と同様に、複数のバンプ１０３の高さと同等以上の高さで形成される。
マスク部Ｍ２の形成方法は特に限定されず、第１の実施形態と同様にディスペンスノズルを用いた塗布法のほか、スクリーン印刷法や転写法等の各種印刷法が適用可能である。
本実施形態においても上述の第１の実施形態と同様に、バンプ１０３への膜の付着を防止しつつ、部品本体２１０の側周面の全域に適正に保護膜を形成することが可能となる。特に本実施形態によれば、部品本体２１０の底面２１１全域にマスク部Ｍ２が形成されることで、複数のバンプ１０３がマスク部Ｍ２で被覆されるため、底面２１１が平坦となる。これによりホルダ２０上の粘着シート３０との密着性を向上し、部品本体２１０への粘着保持力が高められる。
＜第３の実施形態＞
図１６は、本発明の第３の実施形態に係る電子部品の製造方法を説明する図であって、マスク部の形成工程を説明する部品本体の側断面図である。
以下、第１の実施形態と異なる構成について主に説明し、上述の実施形態と同様の構成については同様の符号を付しその説明を省略または簡略化する。
本実施形態では、部品本体３１０の底面３１１に電極形成領域を取り囲むようにマスク部が形成される点で第１の実施形態と共通するが、そのマスク部の形態が第１の実施形態と異なる。
すなわち本実施形態では、マスク部Ｍ３は、部品本体３１０の底面３１１の周縁部に、電極形成領域を被覆する変形可能なフィルム材Ｆの周縁部を接着することで形成される。したがって、マスク部Ｍ３は、電極形成領域内の複数のバンプ１０３を空間的に取り囲むカバーのような形態で形成される。この場合、マスク部Ｍ３は、複数のバンプ１０３の高さを超える高さで底面３１１に形成されることになる。
マスク部Ｍ３を構成するフィルム材Ｆは、部品本体３１０の底面３１１と同等又はそれ以上の面積を有する矩形のフィルムであって、ポリイミドやポリテトラフルオロエチレン等の耐熱性を有するプラスチックフィルムで構成される。フィルム材Ｆの厚さも特に限定されず、例えば、２０μｍ〜５０μｍのものが用いられる。
フィルム材Ｆを用いたマスク部Ｍ３の形成には、例えば図１７Ａに模式的に示す型枠Ｄが用いられる。型枠Ｄの上面には、部品本体３１０の底３１１（あるいはフィルム材Ｆ）よりも小さく、複数のバンプ１０３を収容可能な矩形の開口部Ｄｓが形成されている。この開口部Ｄｓにフィルム材Ｆを挟んで部品本体３１０の底面３１１が対向配置された後、図１７Ｂに示すように部品本体３１０が型枠Ｄの上面に押し付けられる。
典型的には、フィルム材Ｆの上面周縁部、あるいは部品本体３１０の底面３１１周縁部に、フィルム材Ｆと底面３１１とを相互に接着する接着剤が塗布される。これにより、型枠Ｄ上面への部品本体３１０の押し付け時、フィルム材Ｆの周縁部が、部品本体３１０の底面３１１の周縁部に接合される。フィルム材Ｆは、典型的には、その上面が各バンプ１０３の先端に接触するように適度な張力が加えられる。また、フィルム材Ｆの接合時に、フィルム材Ｆの皺の発生を抑えるため、例えばフィルム材の四隅に切り込み（スリット）が形成されてもよい。
本実施形態においても上述の第１の実施形態と同様に、バンプ１０３への膜の付着を防止しつつ、部品本体３１０の側周面の全域に適正に保護膜を形成することが可能となる。また、本実施形態によれば、第２の実施形態と同様に、部品本体３１０の底面３１１全域にマスク部Ｍ３が形成されることで、複数のバンプ１０３がマスク部Ｍ３で被覆されるため、底面３１１が平坦となる。これによりホルダ２０上の粘着シート３０との密着性を向上し、部品本体３１０への粘着保持力が高められる。
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
例えば以上の実施形態では、マスク部Ｍ１〜Ｍ３は絶縁性の材料で構成されたが、これに限られず、金属ペーストの硬化物や金属フィルム等の導電性材料で構成されてもよい。
１０…処理システム
１１…マスク形成部
１２…マウント部
１３…成膜部
１５…部品取出し部
１６…粘着層貼替部
２０…ホルダ
３０…粘着シート
１００…電子部品
１０３…バンプ
１０５…保護膜
１１０，２１０，３１０…部品本体
Ｍ１〜Ｍ３…マスク部

Claims (9)

  1. 複数の突起電極が設けられる電極形成領域を有する第１の面と、前記第１の面とは反対側の第２の面と、前記第１の面と前記第２の面との間に設けられた側周面とを有する部品本体を準備し、
    前記第１の面の少なくとも周縁部に、前記電極形成領域を取り囲むマスク部を前記複数の突起電極の高さ以上の高さで形成し、
    部品保持用のホルダ上の粘着層に、前記マスク部を介して前記第１の面を接着させ、
    前記部品本体に前記第２の面および前記側周面を被覆する保護膜を形成し、
    前記第１の面から前記マスク部を除去する
    電子部品の製造方法。
  2. 請求項１に記載の電子部品の製造方法であって、
    前記マスク部は、前記第１の面の周縁部に、絶縁性材料を塗布することで形成される
    電子部品の製造方法。
  3. 請求項１に記載の電子部品の製造方法であって、
    前記マスク部は、前記第１の面の周縁部および前記電極形成領域に、絶縁性材料を塗布することで形成される
    電子部品の製造方法。
  4. 請求項１に記載の電子部品の製造方法であって、
    前記マスク部は、前記第１の面の周縁部に、前記電極形成領域を被覆する変形可能なフィルム材の周縁部を接着することで形成される
    電子部品の製造方法。
  5. 請求項１に記載の電子部品の製造方法であって、
    前記マスク部は、前記第１の面の周縁部に、導電性材料を塗布することで形成される
    電子部品の製造方法。
  6. 請求項１に記載の電子部品の製造方法であって、
    前記マスク部は、前記第１の面の周縁部および前記電極形成領域に、導電性材料を塗布することで形成される
    電子部品の製造方法。
  7. 請求項１〜６のいずれか１つに記載の電子部品の製造方法であって、
    前記部品本体は、複数個の部品本体を含み、
    前記粘着層には、前記複数個の部品本体が接着され、
    前記保護膜は、前記複数個の部品本体に一括して形成される
    電子部品の製造方法。
  8. 請求項１〜７のいずれか１つに記載の電子部品の製造方法であって、
    前記部品本体を前記粘着層から剥離した後、さらに、前記ホルダ上の前記粘着層を貼り替える
    電子部品の製造方法。
  9. 複数の突起電極が設けられる電極形成領域を有する第１の面と、前記第１の面とは反対側の第２の面と、前記第１の面と前記第２の面との間に設けられた側周面とを有する電子部品を処理する処理システムであって、
    前記第１の面の少なくとも周縁部に、前記電極形成領域を取り囲むマスク部を前記複数の突起電極の高さ以上の高さで形成する構成されたマスク形成部と、
    部品保持用のホルダ上の粘着層に、前記マスク部を介して前記第１の面を接着させるマウント部と、
    前記ホルダを収容可能な成膜室を有し、前記第２の面および前記側周面に保護膜を形成する成膜部と
    を具備する処理システム。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10103125B2 (en) * 2016-11-28 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
KR102176972B1 (ko) * 2017-11-10 2020-11-10 시바우라 메카트로닉스 가부시끼가이샤 성막 장치 및 부품 박리 장치
JP7320932B2 (ja) * 2017-11-10 2023-08-04 芝浦メカトロニクス株式会社 成膜装置及び部品剥離装置
JP7000129B2 (ja) * 2017-11-15 2022-01-19 芝浦メカトロニクス株式会社 成膜装置
JP6935306B2 (ja) * 2017-11-16 2021-09-15 芝浦メカトロニクス株式会社 成膜装置
WO2021006185A1 (ja) * 2019-07-05 2021-01-14 昭和電工マテリアルズ株式会社 電子部品用キャリアフィルム及びキャリアフィルムの製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127206A (ja) * 1999-08-13 2001-05-11 Citizen Watch Co Ltd チップスケールパッケージの製造方法及びｉｃチップの製造方法
JP2003347441A (ja) * 2002-05-22 2003-12-05 Sharp Corp 半導体素子、半導体装置、及び半導体素子の製造方法
JP2005116957A (ja) * 2003-10-10 2005-04-28 Lintec Corp 半導体装置の製造方法
JP2014175853A (ja) * 2013-03-08 2014-09-22 Seiko Instruments Inc パッケージ、圧電振動子、発振器、電子機器及び電波時計
JP2015115559A (ja) * 2013-12-13 2015-06-22 株式会社東芝 半導体装置の製造方法および半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007329182A (ja) 2006-06-06 2007-12-20 Shin Etsu Polymer Co Ltd キャリア治具及びその製造方法
CN101677055A (zh) * 2008-09-18 2010-03-24 高宏明 圆片研磨工艺
CN102194769A (zh) 2010-03-11 2011-09-21 国碁电子(中山)有限公司 芯片封装结构及方法
CN102270586A (zh) * 2010-06-03 2011-12-07 宏宝科技股份有限公司 半导体元件的封装方法
JP5810958B2 (ja) 2012-02-17 2015-11-11 富士通株式会社 半導体装置の製造方法及び電子装置の製造方法
CN104752189A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种wlcsp晶圆背面减薄工艺
CN105789058A (zh) * 2015-01-14 2016-07-20 钰桥半导体股份有限公司 中介层嵌置于加强层中的线路板及其制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127206A (ja) * 1999-08-13 2001-05-11 Citizen Watch Co Ltd チップスケールパッケージの製造方法及びｉｃチップの製造方法
JP2003347441A (ja) * 2002-05-22 2003-12-05 Sharp Corp 半導体素子、半導体装置、及び半導体素子の製造方法
JP2005116957A (ja) * 2003-10-10 2005-04-28 Lintec Corp 半導体装置の製造方法
JP2014175853A (ja) * 2013-03-08 2014-09-22 Seiko Instruments Inc パッケージ、圧電振動子、発振器、電子機器及び電波時計
JP2015115559A (ja) * 2013-12-13 2015-06-22 株式会社東芝 半導体装置の製造方法および半導体装置

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