CN107836040A - 电子部件的制造方法以及处理系统 - Google Patents

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Abstract

本发明的一个方面的电子部件的制造方法，准备部件主体(110)，该部件主体(110)具有：第一面，其具有设置有多个突起电极(103)的电极形成区域；第二面，其是所述第一面的相反侧；以及侧周面，其设置在所述第一面与所述第二面之间，在所述第一面的至少周缘部，以所述多个突起电极的高度以上的高度形成包围所述电极形成区域的掩膜部(M1)，经由所述掩膜部使所述第一面粘接于部件保持用的保持器上的粘合层(30)，在所述部件主体形成覆盖所述第二面以及所述侧周面的保护膜(105)，并从所述第一面除去所述掩膜部(M1)。

Description

电子部件的制造方法以及处理系统
技术领域
本发明涉及一种例如具有保护膜的电子部件的制造方法以及用于制造该电子部件的处理系统。
背景技术
近年来，随着电子设备的小型化、高功能化，对内置的各种电子部件也要求进一步的小型化、高功能化。为了满足这样的要求，例如，正在推进电子部件的进一步的高密度安装化。
另一方面，众所周知的有如下技术：将作为被处理物的单个或多个工件搭载在载体上，一边将该载体依次输送至多个工序，一边处理工件。在该情况下，优选地，能够在载体上保持工件，而且能够容易地进行工件相对于载体的装卸。例如在下述专利文献1中，记载有具备载体板、和设置在该载体板上的粘合层的载体夹具，该载体夹具构成为：可以在粘合层上以自由装卸的方式粘合保持工件。
现有技术文献
专利文献
专利文献1：日本专利公开2007-329182号公报
发明内容
(一)要解决的技术问题
要实现电子部件的高密度安装化，必须降低单个电子部件的安装空间。因此近年来像BGA(Ball Grid Array：球栅阵列)/CSP(Chip Size Package：芯片尺寸封装)等那样，在部件的底面(安装面)呈网格状排列有多个突起电极(凸点)的表面安装部件成为了主流。
然而，若要使用具备上述粘合层的载体来粘合保持这种电子部件，则突起电极会妨碍部件主体与粘合层的粘接，因此无法获得充分的粘附强度，电子部件有可能在输送途中从载体脱落。另外，若要在该部件主体的表面形成保护膜，则有可能成膜材料经由部件主体与粘合层的间隙而蔓延并附着在部件主体的底面，并因此而产生突起电极的不良。
另一方面，例如在粘合层具有缓冲性的情况下，突起电极陷入粘合层，因此可以增大部件主体与粘合层的接触面积。然而在该情况下，不仅是突起电极，部件主体的底面也陷入粘合层，因此部件主体的侧周面的底部被粘合层覆盖，难以在该侧周面的底部适当地形成保护膜。进一步地，在成膜后，当从粘合层取下部件时，有时形成在上述侧周面的保护膜会剥离。
鉴于以上的问题，本发明的目的在于，提供一种电子部件的制造方法以及处理系统，其可以防止膜向突起电极附着，并在部件主体的侧周面的整个区域形成保护膜。
(二)技术方案
为了实现上述目的，本发明的一个方面的电子部件的制造方法包括：准备部件主体，该部件主体具有：第一面，其具有设置有多个突起电极的电极形成区域；第二面，其是上述第一面的相反侧；以及侧周面，其设置在上述第一面与上述第二面之间，。
在上述第一面的至少周缘部，以上述多个突起电极的高度以上的高度形成包围上述电极形成区域的掩膜部。
经由上述掩膜部使上述第一面粘接于部件保持用的保持器上的粘合层。
在上述部件主体形成有覆盖上述第二面以及上述侧周面的保护膜。
从上述第一面除去上述掩膜部。
在上述方法中，在部件主体的第一面的至少周缘部，以上述多个突起电极的高度以上的高度形成有包围上述电极形成区域的掩膜部。因此，在部件主体向保持器的粘接工序中，不会在部件主体与粘合层之间形成有间隙，且部件主体不会陷入粘合层，部件主体会以较高的平面度且以充分的接触面积向粘合层粘接。由此，可以防止膜向突起电极附着，并在部件主体的侧周面的整个区域形成保护膜。
上述掩膜部也可以通过在上述第一面的周缘部涂敷绝缘性材料或导电性材料而形成。在该例中，上述掩膜部以在第一面内包围电极形成区域内的多个突起电极的方式呈矩形环状形成。
或者，上述掩膜部也可以通过在上述第一面的周缘部以及上述电极形成区域涂敷绝缘性材料或导电性材料而形成。在该例中，上述掩膜部以在空间上包围电极形成区域内的多个突起电极的保护层那样的形态形成。进一步地，能够进一步增加掩膜部与保持器上的粘合层的接触面积，因此提高了对于部件主体的粘合保持力。
或者，上述掩膜部也可以通过在上述第一面的周缘部粘接覆盖上述电极形成区域的可以变形的膜材的周缘部而形成。在该例中，上述掩膜部以在空间上包围电极形成区域内的多个突起电极的盖那样的形态形成。在该例中，也能够进一步增加掩膜部与保持器上的粘合层的接触面积，因此提高了对于部件主体的粘合保持力。
典型地，在上述制造方法中，多个电子部件被同时制造。即，在上述粘合层粘接有多个部件主体，上述保护膜一并形成于上述多个部件主体。由此，会实现生产性的提高。
上述制造方法也可以在从上述粘合层剥离上述部件主体后，再重贴上述保持器上的上述粘合层。由此，可以使用同一保持器制造电子部件，并且能够稳定地维持对于部件主体的粘合保持力。
另一方面，本发明的一个方面的处理系统是处理电子部件的处理系统，该电子部件具有：第一面，其具有设置有多个突起电极的电极形成区域；第二面，其是上述第一面的相反侧；以及侧周面，其设置在上述第一面与上述第二面之间，该处理系统具备：掩膜形成部、安装部、以及成膜部。
上述掩膜形成部在上述第一面的至少周缘部，以上述多个突起电极的高度以上的高度形成包围上述电极形成区域的掩膜部。
上述安装部经由上述掩膜部使上述第一面粘接于部件保持用的保持器上的粘合层。
上述成膜部具有可以收纳上述保持器的成膜室，并在上述第二面以及上述侧周面形成保护膜。
(三)有益效果
如上所述，根据本发明，能够防止膜向突起电极附着，并在部件主体的侧周面的整个区域形成保护膜。
附图说明
图1是表示作为制造对象的电子部件的结构的概略侧截面。
图2是用于制造上述电子部件的处理系统的概略方框图。
图3是对使用了上述处理系统的电子部件的制造方法进行说明的工序流程。
图4是概略表示形成保护膜前的电子部件(部件主体)的立体图以及侧视图。
图5是上述部件主体的仰视图。
图6是表示本发明的第一实施方式的掩膜部的结构的部件主体的仰视图。
图7是该部件主体的侧剖视图。
图8是在安装工序中使用的保持器的概略俯视图。
图9是对上述保持器的构造以及上述部件主体的安装形态进行说明的主要部分的概略侧剖视图。
图10是表示在上述保持器上的部件主体形成有保护膜的样子的主要部分的概略侧剖视图。
图11是对比较例的电子部件的制造方法进行说明的主要部分的概略侧剖视图。
图12是对上述部件主体的回收工序进行说明的主要部分的侧剖视图。
图13是对用于从粘合片分离上述部件主体的夹具的结构进行说明的概略侧剖视图。
图14是表示本发明的第二实施方式的掩膜部的结构的部件主体的仰视图。
图15是该第二实施方式的掩膜部的结构的部件主体的侧剖视图。
图16是表示本发明的第三实施方式的掩膜部的结构的部件主体的侧剖视图。
图17是对上述掩膜部的形成方法进行说明的模式图。
具体实施方式
以下，参照附图，对本发明的实施方式进行说明。
＜第一实施方式＞
图1是表示作为制造对象的电子部件的结构的概略侧截面。
如图1所示，作为制造对象的电子部件100由BGA/CSP型的半导体封装部件构成。电子部件100具有：半导体芯片101、与半导体芯片101电连接的配线基板102、呈网格状排列在配线基板102的背面的多个凸点(突起电极)103、密封半导体芯片101的树脂体104、以及覆盖树脂体104的上表面以及侧周面的保护膜105。
此外，为了方便理解，凸点103表示得略为夸张，其数量、大小、形状等可能与实际不同(以下的各图中也同样)。
图2是用于制造电子部件100的处理系统10的概略方框图。处理系统10用于作为电子部件100的制造工序之一的保护膜105的成膜处理。
如图2所示，处理系统10具有：掩膜形成部11、安装部12、成膜部13、加热部14、部件取出部15、以及粘合层重贴部16。
图3是对使用了处理系统10的电子部件100的制造方法进行说明的工序流程。
如图3所示，本实施方式的电子部件100的制造方法具有：部件主体的准备工序(ST01)、掩膜部形成工序(ST02)、安装工序(ST03)、成膜工序(ST04)、以及部件回收工序(ST05)。
[部件主体准备工序]
图4的A～C分别是表示形成保护膜105前的电子部件(以下称为部件主体110)的上表面立体图、底面立体图以及侧视图。
如图4的A～C所示，部件主体110形成为大致长方体形状，其具有：设置有多个凸点103的底面111(第一面)、位于底面111的相反侧的顶面112(第二面)、以及设置在底面111与顶面112之间的侧周面113。底面111相当于配线基板102的背面，顶面112相当于树脂体104的上表面，侧周面113相当于树脂体104以及配线基板102各自的四个侧面。
典型地，这样的部件主体110是在保护膜105的成膜工序前事先制造的，但部件主体110可以是在外部制造的，也可以是市面销售商品。部件主体110的大小也无特别限定，例如，可以适用平面形状为3mm～25mm的四边形的部件主体。
[掩膜部形成工序]
图5是部件主体110的仰视图，图6是形成有掩膜部M1的部件主体110的仰视图，图7是其侧剖视图。
在掩膜部形成工序(ST02)中，在部件主体110的底面111形成有掩膜部M1。掩膜部M1以包围设置有多个凸点103的电极形成区域的方式，以凸点103的高度(例如100μm)以上的高度形成在底面111的至少周缘部。
如图5所示，部件主体110的底面111具有设置有多个凸点103的电极形成区域R1。底面111的周缘部是指位于电极形成区域R1与底面111的外周缘部EP之间的矩形环状的外周区域R2。在本实施方式中，掩膜部M1形成在底面111的外周区域R2，呈包围电极形成区域R1的矩形环状的形状。而且，如图7所示，掩膜部M1以与多个凸点103为同等以上的高度形成在部件主体110的底面111。
掩膜部M1的形成区域只要能在底面111中包围电极形成区域R1则无特别限定，除了如图6所示的那样在外周区域R2的整个区域形成有掩膜部M1的例子，也可以在外周区域R2的一部分区域形成有掩膜部M1。
掩膜部M1由绝缘性的树脂材料构成。作为树脂材料，使用例如硅树脂、环氧树脂、酚醛树脂等具有例如100℃以上的耐热性的树脂材料。树脂材料的固化型也无特别限定，紫外线固化型、热固化型、二液固化型、干燥型、湿气固化型等均可适用，其中，紫外线固化型、湿气固化型等在生产性上是有利的。
掩膜部M1的形成方法也无特别限定，典型地，会采用涂敷法，但除此以外，也可适用印刷法、转印法等。在本实施方式中，通过使用分配器喷嘴的涂敷法形成有掩膜部M1。
掩膜部M1可以与位于电极形成区域R1的最外周的凸点103组接触而进行设置，也可以不与它们接触而进行设置。掩膜部M1的截面形状也无特别限定，除了图示的圆弧形状之外，也可以是矩形状等。在本实施方式中，掩膜部M1用涂敷法形成，因此借助糊状树脂材料的表面张力而形成为图示的圆弧形状。
掩膜部形成工序在处理系统10的掩膜形成部11中实施。部件主体110被供给至掩膜形成部11，在单个部件主体110或同时在多个部件主体110形成有掩膜部M1。
掩膜形成部11例如具有：能够以使各自底面111朝上的方式定位支承多个部件主体110的托盘、和在被该托盘支承的部件主体110的底面111依次形成掩膜部M1的单个或多个分配器喷嘴等。形成有掩膜部M1的部件主体110在被上述托盘支承的状态下，从掩膜形成部11向安装部12输送。部件主体110的输送可以是带式输送机使用了机器人等的自动输送，也可以与作业者使用盒子等的搬运作业一起进行。
[安装工序]
图8是在安装工序中使用的保持器20的概略俯视图，图9是对保持器20的结构以及部件主体110的安装形态进行说明的主要部分的概略侧剖视图。
保持器20用于保持部件主体110。如图8所示，保持器20具有能够载置多个部件主体110的大致矩形的平板形状。如图9所示，保持器20具有：由铝、不锈钢等金属材料构成的保持器主体21、和层叠在保持器主体21的表面的热传导片22。此外，也可以采用省略了热传导片22的结构。而且，在保持器20的表面(热传导片22的表面)，贴附有能够粘合保持部件主体110的粘合片30(粘合层)。
粘合片30由例如双面胶带构成，使部件主体110与热传导片22之间相互粘接。粘合片30的厚度无特别限定，可为例如20μm～200μm。若粘合片30过薄，则难以确保与部件主体110的充分的粘合保持力。这里，充分的粘合保持力是指，例如，即使将保持器20上下翻转，或对保持器20施加规定以上的加速度时，部件主体110也不会从粘合片30脱落的程度的大小。
另一方面，若粘合片30过厚，则向厚度方向的弹性会变高，因此在安装时，部件主体110容易陷入粘合片30的内部。因此，优选地，粘合片30以对部件主体110确保充分的粘合保持力、且部件主体110不会由于其自重而陷入粘合片30内的程度的厚度形成。
粘合片30具有例如基材和粘合层的层叠结构，其中，该基材由聚酰亚胺、PET(聚对苯二甲酸乙二醇酯)等树脂材料构成，该粘合层在该基材的两面由丙烯酸类树脂、硅类树脂等构成。或者，粘合片30由单一层组成的粘接性的树脂材料构成。
在本实施方式中，粘合片30以可以相对于保持器20剥离的方式构成。具体而言，粘合片30由在常温下保持规定的粘合力、而在加热至规定温度(例如120℃)时粘合性下降的热剥离性的粘合剂构成。除此以外，作为粘合片30，也可以使用例如具备在紫外线的照射下粘合性下降的特性的粘合剂。或者，也可以为了提高与保持器20的剥离性，而在与保持器20的界面安装剥离片(省略图示)。
在安装工序(ST03)中，部件主体110的底面111经由掩膜部M1与保持器20上的粘合片30粘接。
在本实施方式中，在部件主体110的底面111，以包围突起形成区域R1的方式，呈矩形环状形成有与凸点103为同等以上的高度的掩膜部M1。因此，如图9所示，不会在部件主体110与粘合片30之间形成有间隙，部件主体110粘接于粘合片30。因此，多个凸点103被掩膜部M1从部件主体110的周围遮蔽。这时各凸点103可以与粘合片30接触，也可以不接触。
另外，上述结构的掩膜部M1设置在部件主体110的底面111，因此作为相对于粘合片30的接触状态，在仅有凸点103的情况下为点接触的状态，但由于掩膜部M1的存在，成为含有线接触的状态。因此，部件主体110不会陷入粘合片30，部件主体110以较高的平面度且以充分的接触面积向粘合片30粘接。由此，部件主体110以保持水平的姿势的状态且以充分的粘合力保持在保持器20上的粘合片30。
安装工序在处理系统10的安装部12中实施。在安装部12中，如图8所示，部件主体110从托盘T向保持器20移载。这时，部件主体110从设置有凸点103以及掩膜部M1的底面111朝上的状态，转变姿势为与粘合片30相对的朝下的状态(顶面112朝上的状态)，而向保持器20安装。
在图2中，实线箭头表示部件主体110的流向，双点划线箭头表示保持器20的流向。如图2所示，支承在掩膜形成部11中形成有掩膜部M1的多个部件主体110的托盘T、和在表面贴附有粘合片30的保持器20被分别供给至安装部12。安装部12具有使部件主体110逐个或多个同时从托盘T向保持器20移载的安装器。
如图8所示，多个部件主体110向保持器20上搭载。搭载的部件主体110的数量无特别限定，可为例如几十～几百个。这些多个部件主体110在粘合保持于保持器20的状态下，从安装部12向成膜部13输送。保持器20的输送可以是带式输送机使用了机器人等的自动输送，也可以与作业者使用盒子等的搬运作业一起进行(以下的工序之间的输送也同样)。
[成膜工序]
成膜工序(ST04)在处理系统10的成膜部13中实施。成膜部13具有用于在部件主体110的顶面112以及侧周面113形成保护膜105的成膜装置。
在成膜工序中，通过将保持器20装填至成膜装置，而在部件主体110的顶面112以及侧周面113形成有保护膜105。图10是表示在保持器20上的部件主体110形成了保护膜105的样子的主要部分的概略侧剖视图。
如图9所示，保护膜105形成在部件主体110的顶面112以及侧周面113的整个区域。保护膜105的厚度无特别限定，可为例如5μm～7μm。构成保护膜105的材料无特别限定，典型地，适用铝、钛、铬、铜、锌、钼、镍、钨、钽、以及它们的氧化物或者氮化物等。
这时，掩膜部M1通过介于部件主体110的底面111与粘合片30之间，而起到从部件主体110的周围遮蔽多个凸点103的作用。因此，防止成膜时成膜材料蔓延至部件主体110的底面111，因此，有效地阻止成膜材料向凸点103附着。
进一步地，由于掩膜部M1，部件主体110不会陷入粘合片30内而保持在粘合片30的表面，因此侧周面113的底部维持与粘合片30的表面分离的状态。由此，保护膜105不仅形成在侧周面113的底部，也会形成在掩膜部M1的外周面。
然而，在不形成掩膜部M1而在部件主体110的表面形成保护膜的方法中，为了确保部件主体110的粘合保持力，例如图11的A所示，作为粘合片130，需要使用由于凸点103的按入而容易变形且可以与部件主体110的底面部111粘接的缓冲性较高的粘合片。在该情况下，如图11的A所示，部件主体110的侧周面113的底部会与粘合片130的表面接触，或配线基板102的一部分会埋入粘合片130的内部。若在该状态下成膜，则如图11的A所示，会以跨过侧周面113的底部与粘合片130的接触部的方式形成有保护膜105。因此，在成膜后从粘合片130分离部件主体110时，保护膜105以侧周面113的底部与粘合片130的接触部为分界断开，因此覆盖侧周面113的底部的保护膜105被剥下(参照图11的B的P1部分)，或侧周面113的底部的一部分未成膜(参照图11的B的P2部分)，会发生保护膜105的成膜不良。
对此，根据本实施方式，在部件主体110的底面111形成有掩膜部M1，因此如上所述，保护膜105不仅形成在侧周面113的底部，也会形成在掩膜部M1的外周面。其结果为，在之后的部件回收工序(ST05)中，当从粘合片30分离部件主体110时，如图12所示，保护膜105以部件主体110的底面111与掩膜部M1的接触部为分界断开，因此不会发生覆盖侧周面113的底部的保护膜105被剥下，或侧周面113的底部的一部分未成膜，可以切实地用保护膜105覆盖侧周面113的整个区域。
典型地，在上述成膜装置中使用溅射装置、真空蒸镀装置。作为成膜装置，优选能够收纳多张保持多个部件主体110的保持器20的批量式成膜装置。另外，为了在保持器20上的所有部件主体110的表面(顶面112以及侧周面113)适当地形成保护膜105，优选构成为：使保持器20在成膜室内可以相对于溅射阴极等成膜源进行旋转、摆动等相对移动。作为这样的成膜装置，例如，可以适用转盘型溅射装置。
上述成膜装置具有支承保持器20的台、旋转鼓等支承体。典型地，上述支承体具有可供冷却介质循环的冷却机构，为了保护其不受等离子体、蒸发源的热量影响，其构成为：可以将被该支承体支承的成膜对象物冷却至规定温度以下。在本实施方式中，作为成膜对象物的部件主体110经由粘合片30以及热传导片22支承于保持器主体21。因此，保护部件主体110在不受等离子体等的热量影响的同时，也防止粘合片30由加热所引起的粘合力的劣化。
在保护膜105成膜后，保持器20从成膜部13向加热部14输送。
[部件回收工序]
在部件回收工序(ST05)中，从保持器20取出成膜完毕的多个部件主体110。部件回收工序在处理系统10的加热部14和部件取出部15中实施。
加热部14具有收纳搭载有成膜完毕的多个部件主体110的保持器20且可以将保持器20加热至规定温度(例如150℃)的加热炉。加热部14中的保持器20的加热工序，是以将粘合片30加热至上述规定温度而使其粘合力下降为目的实施的。上述规定温度根据构成粘合片30的热剥离性的粘合剂的种类进行适当设定。
在加热部14中进行了规定时间、规定温度下的加热处理后，保持器20向部件取出部15输送。保持器20的输送可以是带式输送机使用了机器人等的自动输送，也可以与作业者使用盒子等的搬运作业一起进行。
在部件取出部15中，粘合片30被从保持器20(热传导片22)剥离。粘合片30由于加热部14中的加热处理而粘合力下降，因此容易与保持器20分离。此外，粘合片30的剥离作业也可以在向部件取出部15输送前实施。
接着，在部件取出部15中，从粘合片30取出多个部件主体110。为了从粘合片30分离各部件主体110，而使用例如图13所示的夹具40。图13是概略表示夹具40的结构的侧剖视图。
如图13所示，夹具40具有：板状的夹具主体41、设置在夹具主体41的表面的多个部件收纳部42、以及设置在夹具主体31的内部且连通各部件收纳部42与吸气口43之间的通道部43。多个部件收纳部42与粘合片30上的多个部件主体110的数量、位置、形状等相对应地设置。因此，通过将粘合片130上下翻转，粘合片130上的多个部件主体110可以分别向各部件收纳部42收纳。而且，通过由未图示的吸气泵(真空泵)经由吸气口43对通道部43进行排气，而使各部件主体110被各部件收纳部42吸附保持。一边维持该状态，一边从各部件主体110剥离粘合片30(参照图12)。掩膜部M1以保持粘接于粘合片30的状态被从各部件主体110除去。
此外，在掩膜部M1与部件主体110一同被从粘合片30剥离的情况下，通过将例如未图示的粘合胶带贴附在夹具40上的各部件主体110的底面111之后再次剥下，可以从各部件主体110剥离除去掩膜部M1。
如上所述，制造出在部件主体110的表面(顶面112以及侧周面113)形成有保护膜105的电子部件100。之后，解除夹具40上的对各电子部件100的吸附保持作用。而且，电子部件100从夹具主体40向未图示的托盘移载，并以托盘为单位，回收电子部件100。
[粘合层重贴工序]
另一方面，在上述加热工序后，被剥去了粘合片30的保持器20被向处理系统10中的粘合层重贴部16输送。
在粘合层重贴部16中，保持器20在根据需要被实施了热传导片22的表面的清洗处理后，在其上贴附新的粘合片30。而且，保持器20被再次从粘合层重贴部16向安装部12输送。由此，可以使用同一保持器20制造电子部件100，并且能够稳定地维持对于部件主体110的粘合保持力。
＜第二实施方式＞
图14以及图15是对本发明的第二实施方式的电子部件的制造方法进行说明的图，是对掩膜部的形成工序进行说明的部件主体的仰视图以及侧剖视图。
以下，主要对与第一实施方式不同的结构进行说明，对与上述的实施方式相同的结构标注相同的附图标记，而省略或简化其说明。
在本实施方式中，掩膜部以包围电极形成区域的方式形成在部件主体210的底面211，这点与第一实施方式相同，但该掩膜部的形态与第一实施方式不同。
即在本实施方式中，通过不仅在底面211的周缘部涂敷绝缘性材料，也在电极形成区域内涂敷绝缘性材料，掩膜部M2以在空间上包围多个凸点103的保护层那样的形态形成。掩膜部M2与第一实施方式相同，以与多个凸点103的高度为同等以上的高度形成。
掩膜部M2的形成方法无特别限定，除了与第一实施方式同样地使用分配器喷嘴的涂敷法之外，也可以适用丝网印刷法、转印法等各种印刷法。
在本实施方式中，也与上述的第一实施方式相同，可以防止膜向凸点103附着，并在部件主体210的侧周面的整个区域适当地形成保护膜。尤其是根据本实施方式，通过在部件主体210的底面211整个区域形成有掩膜部M2，而使多个凸点103被掩膜部M2覆盖，因此底面211变得平坦。由此提高与保持器20上的粘合片30的粘附性，并提高对于部件主体210的粘合保持力。
＜第三实施方式＞
图16是对本发明的第三实施方式的电子部件的制造方法进行说明的图，是对掩膜部的形成工序进行说明的部件主体的侧剖视图。
以下，主要对与第一实施方式不同的结构进行说明，与上述的实施方式相同的结构标注相同的附图标记，而省略或简化其说明。
在本实施方式中，掩膜部以包围电极形成区域的方式形成在部件主体310的底面311，这点与第一实施方式相同，但该掩膜部的形态与第一实施方式不同。
即在本实施方式中，掩膜部M3通过在部件主体310的底面311的周缘部粘接覆盖电极形成区域的可以变形的膜材F的周缘部而形成。因此，掩膜部M3以在空间上包围电极形成区域内的多个凸点103的盖那样的形态形成。在该情况下，掩膜部M3以超过多个凸点103的高度的高度形成在底面311。
构成掩膜部M3的膜材F是具有与部件主体310的底面311相等或比其大的面积的矩形的膜，其由聚酰亚胺、聚四氟乙烯等具有耐热性的塑料膜构成。膜材F的厚度无特别限定，使用例如20μm～50μm的膜材。
在使用了膜材F的掩膜部M3的形成中，使用例如在图17的A中示意性地表示的模板D。在模板D的上表面，形成有比部件主体310的底311(或者膜材F)小且可以收纳多个凸点103的矩形的开口部Ds。在该开口部Ds上隔着膜材F相对配置有部件主体310的底面311后，如图17的B所示，部件主体310压向模板D的上表面。
典型地，在膜材F的上表面周缘部，或者在部件主体310的底面311周缘部，涂敷有使膜材F与底面311相互粘接的粘合剂。由此，在向模板D上表面按压部件主体310时，膜材F的周缘部与部件主体310的底面311的周缘部接合。典型地，膜材F被施加适度的张力以使其上表面与各凸点103的前端接触。另外，在接合膜材F时，为了抑制膜材F产生皱褶，也可以在例如膜材的四角形成有切槽(狭缝)。
在本实施方式中，也与上述的第一实施方式同样地，可以防止膜向凸点103附着，并在部件主体310的侧周面的整个区域适当地形成保护膜。另外，根据本实施方式，与第二实施方式相同，通过在部件主体310的底面311整个区域形成有掩膜部M3，而使多个凸点103被掩膜部M3覆盖，因此底面311变得平坦。由此提高与保持器20上的粘合片30的粘附性，并提高对于部件主体310的粘合保持力。
以上，对本发明的实施方式进行了说明，但本发明不受上述的实施方式的限定，当然可以进行各种变更。
例如在以上的实施方式中，掩膜部M1～M3由绝缘性的材料构成，但不限于此，也可以由金属膏的固化物、金属膜等导电性材料构成。
附图标记说明
10-处理系统；11-掩膜形成部；12-安装部；13-成膜部；15-部件取出部；16-粘合层重贴部；20-保持器；30-粘合片；100-电子部件；103-凸点；105-保护膜；110、210、310-部件主体；M1～M3-掩膜部。

Claims (9)

1.一种电子部件的制造方法，
其准备部件主体，该部件主体具有：第一面，其具有设置有多个突起电极的电极形成区域；第二面，其是所述第一面的相反侧；以及侧周面，其设置在所述第一面与所述第二面之间，
在所述第一面的至少周缘部，以所述多个突起电极的高度以上的高度形成包围所述电极形成区域的掩膜部，
经由所述掩膜部使所述第一面粘接于部件保持用的保持器上的粘合层，
在所述部件主体形成覆盖所述第二面以及所述侧周面的保护膜，
从所述第一面除去所述掩膜部。
2.根据权利要求1所述的电子部件的制造方法，其特征在于，
所述掩膜部通过在所述第一面的周缘部涂敷绝缘性材料而形成。
3.根据权利要求1所述的电子部件的制造方法，其特征在于，
所述掩膜部通过在所述第一面的周缘部以及所述电极形成区域涂敷绝缘性材料而形成。
4.根据权利要求1所述的电子部件的制造方法，其特征在于，
所述掩膜部通过在所述第一面的周缘部粘接覆盖所述电极形成区域的可以变形的膜材的周缘部而形成。
5.根据权利要求1所述的电子部件的制造方法，其特征在于，
所述掩膜部通过在所述第一面的周缘部涂敷导电性材料而形成。
6.根据权利要求1所述的电子部件的制造方法，其特征在于，
所述掩膜部通过在所述第一面的周缘部以及所述电极形成区域涂敷导电性材料而形成。
7.根据权利要求1至6中任一项所述的电子部件的制造方法，其特征在于，
所述部件主体包括多个部件主体，
在所述粘合层粘接有所述多个部件主体，
所述保护膜一并形成于所述多个部件主体。
8.根据权利要求1至7中任一项所述的电子部件的制造方法，其特征在于，
在从所述粘合层剥离所述部件主体后，再重贴所述保持器上的所述粘合层。
9.一种处理系统，其处理电子部件，该电子部件具有：第一面，其具有设置有多个突起电极的电极形成区域；第二面，其是所述第一面的相反侧；以及侧周面，其设置在所述第一面与所述第二面之间，其中，
所述处理系统具备：
掩膜形成部，其构成为，在所述第一面的至少周缘部，以所述多个突起电极的高度以上的高度形成包围所述电极形成区域的掩膜部；
安装部，其经由所述掩膜部使所述第一面粘接于部件保持用的保持器上的粘合层；以及
成膜部，其具有可以收纳所述保持器的成膜室，并在所述第二面以及所述侧周面形成保护膜。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10103125B2 (en) * 2016-11-28 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
JP7320932B2 (ja) * 2017-11-10 2023-08-04 芝浦メカトロニクス株式会社 成膜装置及び部品剥離装置
KR102176972B1 (ko) * 2017-11-10 2020-11-10 시바우라 메카트로닉스 가부시끼가이샤 성막 장치 및 부품 박리 장치
JP7000129B2 (ja) * 2017-11-15 2022-01-19 芝浦メカトロニクス株式会社 成膜装置
JP6935306B2 (ja) * 2017-11-16 2021-09-15 芝浦メカトロニクス株式会社 成膜装置
CN114096413A (zh) * 2019-07-05 2022-02-25 昭和电工材料株式会社 电子零件用载体膜及载体膜的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101677055A (zh) * 2008-09-18 2010-03-24 高宏明 圆片研磨工艺
CN102194769A (zh) * 2010-03-11 2011-09-21 国碁电子(中山)有限公司 芯片封装结构及方法
CN102270586A (zh) * 2010-06-03 2011-12-07 宏宝科技股份有限公司 半导体元件的封装方法
CN104752189A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种wlcsp晶圆背面减薄工艺

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127206A (ja) * 1999-08-13 2001-05-11 Citizen Watch Co Ltd チップスケールパッケージの製造方法及びｉｃチップの製造方法
JP3923368B2 (ja) 2002-05-22 2007-05-30 シャープ株式会社 半導体素子の製造方法
JP4271544B2 (ja) * 2003-10-10 2009-06-03 リンテック株式会社 半導体装置の製造方法
JP2007329182A (ja) 2006-06-06 2007-12-20 Shin Etsu Polymer Co Ltd キャリア治具及びその製造方法
JP5810958B2 (ja) 2012-02-17 2015-11-11 富士通株式会社 半導体装置の製造方法及び電子装置の製造方法
JP6164879B2 (ja) 2013-03-08 2017-07-19 セイコーインスツル株式会社 パッケージ、圧電振動子、発振器、電子機器及び電波時計
JP6219155B2 (ja) * 2013-12-13 2017-10-25 東芝メモリ株式会社 半導体装置の製造方法
CN105789058A (zh) * 2015-01-14 2016-07-20 钰桥半导体股份有限公司 中介层嵌置于加强层中的线路板及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101677055A (zh) * 2008-09-18 2010-03-24 高宏明 圆片研磨工艺
CN102194769A (zh) * 2010-03-11 2011-09-21 国碁电子(中山)有限公司 芯片封装结构及方法
CN102270586A (zh) * 2010-06-03 2011-12-07 宏宝科技股份有限公司 半导体元件的封装方法
CN104752189A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 一种wlcsp晶圆背面减薄工艺

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