JPWO2016132552A1 - 半導体装置 - Google Patents

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Abstract

トレンチ１２２内に配設され、かつ、側壁の部分でゲート絶縁膜１２４を介してｐ型ベース領域１１６と対向するゲート電極１２６と、トレンチ内１２２に配設され、かつ、ゲート電極１２６とトレンチ１２２の底との間に位置するシールド電極１３０と、ゲート電極１２６とシールド電極１３０との間に拡がり、さらに、トレンチ１２２の側壁及び底に沿って拡がって側壁及び底からシールド電極１３０を離隔させる、トレンチ１２２内における電気的絶縁領域１２８と、ｎ＋型ソース領域１１８とシールド電極１３０とに電気的に接続されたソース電極１３４とを備え、シールド電極１３０は、トレンチ１２２の側壁に対向する位置に設けられた高抵抗領域１３０ａ、及び、高抵抗領域１３０ａに挟まれた位置に設けられた低抵抗領域１３０ｂを有する半導体装置１００。リンギング及びサージ電圧の抑制、誤動作の抑制及びスイッチング損失の増加防止ができる。

Description

本発明は、半導体装置に関する。
従来より、いわゆるシールドゲート構造を有する半導体装置が知られている（例えば、特許文献１参照。）。従来の半導体装置９００は、図２１（ａ）に示すように、ｎ＋型ドレイン領域９１２、ｎ−型ドリフト領域９１４、ｐ型ベース領域９１６及びｎ＋型ソース領域９１８を含む半導体基体９１０と、半導体基体９１０内に形成され、ｎ−型ドリフト領域９１４に隣接した底、及び、ｐ型ベース領域９１６及びｎ−型ドリフト領域９１４に隣接した側壁を有し、平面的に見てストライプ状に形成されたトレンチ９２２と、トレンチ９２２内に配設され、かつ、側壁の部分でゲート絶縁膜９２４を介してｐ型ベース領域９１６と対向するゲート電極９２６と、トレンチ９２２内に配設され、かつ、ゲート電極９２６とトレンチ９２２の底との間に位置するシールド電極９３０と、ゲート電極９２６とシールド電極９３０との間に拡がり、さらに、トレンチ９２２の側壁及び底に沿って拡がって側壁及び底からシールド電極９３０を離隔させる、トレンチ９２２内における電気的絶縁領域９２８と、半導体基体９１０の上方に形成され、ソース領域９１８とシールド電極９３０とに電気的に接続されたソース電極９３４と、ｎ＋型ドレイン領域９１２に隣接して形成されたドレイン電極９３６とを備える。
従来の半導体装置９００によれば、トレンチ９２２内に配設され、かつ、ゲート電極９２６とトレンチ９２２の底との間に位置するシールド電極９３０を備えることから、ゲート・ドレイン間容量ＣＧＤ（図２１（ｂ）参照。）が低減し、その結果、ゲート充電電流量及びゲート放電電流量が低減し、スイッチング速度を速くできる。また、電界集中が起こり易いトレンチ９２２の角部からゲート電極９２６までの距離を長くでき、さらには、電気的絶縁領域９２８で電界を緩和することができる結果、耐圧を高くできる。
特許第４７９０９０８号公報
しかしながら、本発明者の研究により、従来の半導体装置９００においては、スイッチオフ時にリンギングが発生したり高いサージ電圧が発生したりする場合があることが分かった。そこで、本発明者は、シールド電極として高抵抗のシールド電極（例えば、ソース電極やゲート電極よりも高抵抗のシールド電極）を用いることを考えた（図２（ａ）参照。）。このようにすれば、シールド電極の高い内部抵抗により、スイッチオフ時にドレイン電極の電位変化を緩やかにすることができ、もって、スイッチオフ時に発生するリンギングを抑制するとともにサージ電圧を低減することが可能となる。
しかしながら、上記したようにシールド電極として高抵抗のシールド電極を用いると、スイッチング期間の後半において、シールド電極の配線に沿って電位差が生じるために、ゲート・ソース間の容量ＣＧＳ（図２１参照。図２においても同様。）を介してゲート電圧ＶＧＳが立ち上がってしまい、誤動作（セルフ・ターンオン）が発生し易くなるという問題（図２（ｂ）符号Ａ参照。）が発生する。また、スイッチング速度が遅くなることで（図２（ｂ）参照。）、スイッチング損失が増加するという問題が発生する。
一方、シールド電極として低抵抗のシールド電極を用いた場合には（図３（ａ）参照。）、スイッチオフ時にドレイン電極の電位変化を緩やかにすることができないことから、リンギングを抑制するとともにサージ電圧を低減するという効果を享受しづらくなる（図３（ｂ）参照。）。
そこで、本発明は、これらの問題を解決するためになされたもので、スイッチオフ時に発生するリンギングを抑制するとともにサージ電圧を低減することが可能で、かつ、スイッチオフ時にゲート電圧ＶＧＳが立ち上がることに起因して発生する誤動作（セルフ・ターンオン）を抑制することが可能で、かつ、スイッチング損失が増加するという問題を低減することが可能な半導体装置を提供することを目的とする。
［１］本発明の半導体装置は、第１導電型のドレイン領域、前記ドレイン領域に隣接した第１導電型のドリフト領域、前記ドリフト領域に隣接した第２導電型のベース領域、及び、前記ベース領域に隣接した第１導電型のソース領域を含む半導体基体と、前記半導体基体内に形成され、前記ドリフト領域に隣接した底、及び、前記ベース領域及び前記ドリフト領域に隣接した側壁を有し、平面的に見てストライプ状に形成されたトレンチと、前記トレンチ内に配設され、かつ、前記側壁の部分でゲート絶縁膜を介して前記ベース領域と対向するゲート電極と、前記トレンチ内に配設され、かつ、前記ゲート電極と前記トレンチの前記底との間に位置するシールド電極と、前記ゲート電極と前記シールド電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記シールド電極を離隔させる、前記トレンチ内における電気的絶縁領域と、前記半導体基体の上方に形成され、前記ソース領域と前記シールド電極とに電気的に接続されたソース電極と、前記ドレイン領域に隣接して形成されたドレイン電極とを備える半導体装置であって、前記シールド電極は、前記側壁に対向する位置に設けられた高抵抗領域、及び、前記高抵抗領域に挟まれた位置に設けられた低抵抗領域を有することを特徴とする。
なお、上記した高抵抗領域を、前記側壁に対向する位置に設けられ、前記シールド電極の長手方向に沿って第１の抵抗を有する第１領域と言い、上記した低抵抗領域を、前記高抵抗領域に挟まれた位置に設けられ、前記シールド電極の長手方向に沿って前記第１の抵抗よりも高い第２の抵抗を有する第２領域と言うこともできる。
［２］本発明の半導体装置においては、前記高抵抗領域及び前記低抵抗領域はともに不純物を含有する同一の半導体材料からなり、前記低抵抗領域の不純物濃度は前記高抵抗領域の不純物濃度よりも高いことが好ましい。
［３］本発明の半導体装置においては、前記高抵抗領域及び前記低抵抗領域はそれぞれ異なる材料からなり、前記低抵抗領域を構成する材料の電気抵抗率は前記高抵抗領域を構成する材料の電気抵抗率よりも低いことが好ましい。
［４］本発明の半導体装置においては、前記高抵抗領域及び前記低抵抗領域はそれぞれ同一の材料からなり、前記シールド電極のストライプ長手方向に直交する平面で切断したときの前記低抵抗領域の断面積は、前記シールド電極の長手方向に直交する平面で切断したときの前記高抵抗領域の断面積よりも大きいことが好ましい。
［５］本発明の半導体装置においては、前記高抵抗領域及び前記低抵抗領域は、互いに接する位置に位置することが好ましい。
［６］本発明の半導体装置においては、前記高抵抗領域及び前記低抵抗領域は、前記電気的絶縁領域を介して互いに離隔する位置に位置することが好ましい。
［７］本発明の半導体装置においては、前記電気的絶縁領域のうち前記高抵抗領域と前記低抵抗領域との間に挟まれている電気的絶縁領域は部分的に開口部を有し、前記高抵抗領域及び前記低抵抗領域は、前記開口部を介して部分的に接していることが好ましい。
［８］本発明の半導体装置においては、前記低抵抗領域は前記高抵抗領域よりも薄いことが好ましい。
［９］本発明の半導体装置においては、前記高抵抗領域は前記低抵抗領域よりも薄いことが好ましい。
本発明の半導体装置によれば、シールド電極として、トレンチの側壁に対向する位置に設けられた高抵抗領域、及び、高抵抗領域に挟まれた位置に設けられた低抵抗領域を有するシールド電極を備えることから（図１（ａ）参照。）、高抵抗領域においては、当該領域における抵抗Ｒａ（図４参照。）の抵抗値が抵抗Ｒｂ（図４参照。）の抵抗値よりも高いため、スイッチオフ時のドレイン電極の電位変化を緩やかにすることができ、もって、スイッチオフ時に発生するリンギングを抑制するとともにサージ電圧を低減することができる（図１（ｂ）参照。）。また、低抵抗領域においては、当該領域における抵抗Ｒｂ（図４参照。）の抵抗値が抵抗Ｒａ（図４参照。）の抵抗値よりも低いため、シールド電極の配線に沿って生じる電位差を低減することができ、もって、スイッチング期間の後半にゲート電圧ＶＧＳが立ち上がることに起因して発生する誤動作（セルフ・ターンオン）を抑制できる（図１（ｂ）符号Ａ参照。）。また、低抵抗領域の存在により、スイッチング速度を速くすることができ（図１（ｂ）参照。）、もって、スイッチング損失の増加を防止することができる。
実施形態１に係る半導体装置１００を説明するために示す図である。図１（ａ）は半導体装置１００の断面図であり、図１（ｂ）は半導体装置１００のスイッチオフ時の応答波形を示す図である。 比較例１に係る半導体装置１００ａを説明するために示す図である。図２（ａ）は半導体装置１００ａの断面図であり、図２（ｂ）は半導体装置１００ａのスイッチオフ時の応答波形を示す図である。 比較例２に係る半導体装置１００ｂを説明するために示す図である。図３（ａ）は半導体装置１００ｂの断面図であり、図３（ｂ）は半導体装置１００ｂのスイッチオフ時の応答波形を示す図である。 実施形態１に係る半導体装置１００の作用・効果を説明するために示す図である。図４（ａ）は半導体装置１００の断面図に寄生抵抗及び寄生容量を追記した図であり、図４（ｂ）は半導体装置１００の等価回路図である。 実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。図５（ａ）〜図５（ｄ）は各工程図である。 実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。図６（ａ）〜図６（ｄ）は各工程図である。 実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。図７（ａ）〜図７（ｄ）は各工程図である。 実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。図８（ａ）〜図８（ｄ）は各工程図である。 実施形態２に係る半導体装置１０１の断面図である。 実施形態３に係る半導体装置１０２の断面図である。 変形例１に係る半導体装置１０３を説明するために示す図である。図１１（ａ）は半導体装置１０３の断面図であり、図１１（ｂ）は図１１（ａ）のＢ−Ｂ断面図である。 変形例２に係る半導体装置１０４の断面図である。 変形例２に係る１０４とは別の半導体装置１０５の断面図である。 変形例３に係る半導体装置１０６の断面図である。 変形例３に係る１０６とは別の半導体装置１０７の断面図である。 変形例４に係る半導体装置１０８の断面図である。 実施形態１に係る半導体装置１００を製造する別の方法を説明するために示す図である。 実施形態１に係る半導体装置１００を製造する別の方法を説明するために示す図である。図１７（ａ）〜図１７（ｄ）及び図１８（ａ）〜図１８（ｃ）は各工程図である。なお、図１７及び図１８においては、図５〜図８に示す工程と同様の工程については図示を省略している。 実施形態１に係る半導体装置１００を製造するさらに別の方法を説明するために示す図である。 実施形態１に係る半導体装置１００を製造するさらに別の方法を説明するために示す図である。図１９（ａ）〜図１９（ｄ）及び図２０（ａ）〜図２０（ｄ）は各工程図である。なお、図１９及び図２０においては、図５〜図８に示す工程と同様の工程については図示を省略している。 従来の半導体装置９００の断面図である。図２１（ａ）は半導体装置９００の断面図に寄生抵抗及び寄生容量を追記した図であり、図２１（ｂ）は半導体装置９００の等価回路である。
以下、本発明の半導体装置について、図に示す実施形態に基づいて説明する。
［実施形態１］
１．半導体装置
実施形態１に係る半導体装置は、図１（ａ）に示すように、ｎ＋型ドレイン領域（第１導電型のドレイン領域）１１２、ｎ＋型ドレイン領域１１２に隣接したｎ−型ドリフト領域（第１導電型のドリフト領域）１１４、ｎ−型ドリフト領域１１４に隣接したｐ型ベース領域（第２導電型のベース領域）１１６、及び、ｐ型ベース領域１１６に隣接したｎ＋型ソース領域（第１導電型のソース領域）１１８を含む半導体基体１１０と、半導体基体１１０内に形成され、ｎ−型ドリフト領域１１４に隣接した底、及び、ｐ型ベース領域１１６及びｎ−型ドリフト領域１１４に隣接した側壁を有し、平面的に見てストライプ状に形成されたトレンチ１２２と、トレンチ１２２内に配設され、かつ、側壁の部分でゲート絶縁膜１２４を介してｐ型ベース領域１１６と対向するゲート電極１２６と、トレンチ１２２内に配設され、かつ、ゲート電極１２６とトレンチ１２２の底との間に位置するシールド電極１３０と、ゲート電極１２６とシールド電極１３０との間に拡がり、さらに、トレンチ１２２の側壁及び底に沿って拡がって側壁及び底からシールド電極１３０を離隔させる、トレンチ１２２内における電気的絶縁領域１２８と、半導体基体１１０の上方に形成され、ソース領域１１８とシールド電極１３０とに電気的に接続されたソース電極１３４と、ドレイン領域１１２に隣接して形成されたドレイン電極１３６とを備える。
実施形態１に係る半導体装置１００は、パワーＭＯＳＦＥＴである。
そして、実施形態１に係る半導体装置１００においては、シールド電極１３０は、トレンチの側壁に対向する位置に設けられた高抵抗領域１３０ａ、及び、高抵抗領域１３０ａに挟まれた位置に設けられた低抵抗領域１３０ｂを有する。また、高抵抗領域１３０ａ及び低抵抗領域１３０ｂはともに不純物を含有する同一の半導体材料からなり、低抵抗領域１３０ｂの不純物濃度は高抵抗領域１３０ａの不純物濃度よりも高い。また、高抵抗領域１３０ａ及び低抵抗領域１３０ｂは、互いに接する位置に位置する。
ｎ＋型ドレイン領域１１２の厚さは５０μｍ〜５００μｍ（例えば３５０μｍ）であり、ｎ＋型ドレイン領域１１２の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば１×１０１９ｃｍ−３）である。ｎ−型ドリフト領域１１４の厚さは１０μｍ〜５０μｍ（例えば１５μｍ）であり、ｎ−型ドリフト領域１１４の不純物濃度は１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３（例えば１×１０１５ｃｍ−３）である。ｐ型ベース領域１１６の厚さは２μｍ〜１０μｍ（例えば５μｍ）であり、ｐ型ベース領域１１６の不純物濃度は１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３（例えば１×１０１７ｃｍ−３）である。
トレンチ１２２の深さ方向を上下方向と定義し、それと直交しトレンチ１２２の一方の側壁と他方の側壁を結ぶ方向を左右方向（図１等参照）と定義すると、トレンチ１２２の上下方向の深さは４μｍ〜２０μｍ（例えば１０μｍ）であり、トレンチ１２２の左右方向の幅は１．５μｍ〜７．５μｍ（例えば５μｍ）、トレンチ１２２のピッチは３μｍ〜１５μｍ（例えば１０μｍ）である。
ゲート絶縁膜１２４は例えば熱酸化法により形成された二酸化珪素膜からなり、ゲート絶縁膜１２４の厚さは２０ｎｍ〜２００ｎｍ（例えば１００ｎｍ）である。
ゲート電極１２６は例えばＣＶＤ法により形成された低抵抗のポリシリコンからなり、ゲート電極１２６の厚さは２μｍ〜１０μｍ（例えば５μｍ）である。
シールド電極１３０は、上記したように、トレンチ１２２内に配設され、かつ、ゲート電極１２６とトレンチ１２２の底との間に位置する。シールド電極１３０の上下方向の厚さは１．５μｍ〜６μｍ（例えば４μｍ）であり、左右方向の厚さは１μｍ〜５μｍ（例えば２．５μｍ）である。
高抵抗領域１３０ａは例えばＣＶＤ法により形成された高抵抗のポリシリコンからなり、高抵抗領域１３０ａの左右方向の厚さは０．４μｍ〜２μｍ（例えば１μｍ）である。低抵抗領域１３０ｂは例えばＣＶＤ法、及び、不純物のドーピングにより形成された低抵抗のポリシリコンからなり、低抵抗領域１３０ｂの左右方向の厚さは０．２μｍ〜１μｍ（例えば０．５μｍ）である。
シールド電極１３０とゲート電極１２６との間隔は１μｍ〜３μｍ（例えば２μｍ）であり、シールド電極１３０とトレンチ１２２の底との間隔は１μｍ〜３μｍ（例えば２μｍ）であり、シールド電極１３０とトレンチ１２２の側壁との間隔は１μｍ〜３μｍ（例えば２μｍ）である。
ｎ＋型ソース領域１１８の深さは１μｍ〜３μｍ（例えば２μｍ）であり、ｎ＋型ソース領域１１８の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば２×１０１９ｃｍ−３）である。
ｐ＋型コンタクト領域１２０の深さは１μｍ〜３μｍ（例えば２μｍ）であり、ｐ型コンタクト領域１２６の不純物濃度は１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３（例えば２×１０１９ｃｍ−３）である。
層間絶縁膜１３２は例えばＣＶＤ法により形成された二酸化珪素膜からなり、層間絶縁膜１３２の厚さは０．５μｍ〜３μｍ（例えば１μｍ）である。
ソース電極１３４は例えばＡｌ膜又はＡｌ合金膜（例えばＡｌＳｉ膜）からなり、ソース電極１３０の厚さは１μｍ〜１０μｍ（例えば３μｍ）である。
ドレイン電極１３６はＴｉ、Ｎｉ、Ａｕがこの順序で積層された積層膜からなり、ドレイン電極１３６の厚さは０．２μｍ〜１．５μｍ（例えば１μｍ）である。
２．半導体装置の効果
実施形態１に係る半導体装置１００によれば、シールド電極として、トレンチの側壁に対向する位置に設けられた高抵抗領域１３０ａ、及び、高抵抗領域１３０ａに挟まれた位置に設けられた低抵抗領域１３０ｂを有するシールド電極１３０を備えることから（図１（ａ）参照。）、高抵抗領域１３０ａにおいては、当該領域における抵抗Ｒａ（図４参照。）の抵抗値が抵抗Ｒｂ（図４参照。）の抵抗値よりも高いため、スイッチオフ時のドレイン電極の電位変化を緩やかにすることができる。特に本発明の高抵抗領域１３０ａは、トレンチの内壁（側壁及び底）のうち、対向面積が底よりも大きい側壁に主として面しているため、スイッチオフの際のドリフト領域（あるいはトレンチの内壁）からの影響を効果的に抑え、スイッチオフ時のドレイン電極の電位変化を効果的に緩やかにすることができる。このようにして、スイッチオフ時に発生するリンギングを抑制するとともにサージ電圧を低減することができる（図１（ｂ）参照。）また、低抵抗領域１３０ｂにおいては、当該領域における抵抗Ｒｂ（図４参照。）の抵抗値が抵抗Ｒａ（図４参照。）の抵抗値よりも低いため、シールド電極１３０の配線に沿って生じる電位差を低減することができ、もって、スイッチング期間の後半にゲート電圧ＶＧＳが立ち上がることに起因して発生する誤動作（セルフ・ターンオン）を抑制できる（図１（ｂ）符号Ａ参照。）。また、低抵抗領域１３０ｂの存在により、スイッチング速度を速くすることができ（図１（ｂ）参照。）、スイッチング損失の増加を防止することができる。
また、実施形態１に係る半導体装置１００によれば、シールド電極１３０として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂがともに不純物を含有する同一の半導体材料からなり、低抵抗領域１３０ｂの不純物濃度が高抵抗領域１３０ａの不純物濃度よりも高いシールド電極を備えることから、不純物のドープ量を適宜の値に設定することにより、高抵抗領域１３０ａ及び低抵抗領域１３０ｂの電気抵抗率を比較的容易に所望の値に設定することができる。
また、実施形態１に係る半導体装置１００によれば、シールド電極１３０として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂが互いに接する位置に位置するシールド電極を備えることから、後述する半導体装置の製造方法からも分かるように、シールド電極構造を比較的容易に形成することができる。
３．半導体装置の製造方法
実施形態１に係る半導体装置１００は、以下に示す製造工程を有する製造方法（実施形態１に係る半導体装置の製造方法）により製造することができる。
（１）半導体基体準備工程
図５（ａ）〜図５（ｃ）に示すように、ｎ＋型ドレイン領域１１２、ｎ＋型ドレイン領域１１２に隣接したｎ−型ドリフト領域１１４、ｎ−型ドリフト領域１１４に隣接したｐ型ベース領域１１６、ｐ型ベース領域１１６に隣接したｎ＋型ソース領域１１８及びｐ＋型コンタクト領域１２０を含む半導体基体１１０を準備する。
（２）トレンチ形成工程
その後、図５（ｄ）に示すように、半導体基体１１０の表面にマスクＭ３を形成し、当該マスクＭ３をマスクとしてｐ型ベース領域１１６の表面からｎ−型ドリフト層１１４に達するようにトレンチ１２２を形成する。トレンチ１２２の深さは例えば１１μｍとする。
（３）第１の電気的絶縁領域形成工程
その後、図６（ａ）に示すように、熱酸化法により、トレンチ１２２の内面及び半導体基体１１０の表面にシリコン酸化膜１２８’を形成し、これを電気的絶縁領域１２８の底部及び側壁部とする。なお、第１の電気的絶縁領域形成工程においては、ＣＶＤ法により底の部分のシリコン酸化膜１２８’を厚く形成し、その後、熱酸化法により側壁の部分のシリコン酸化膜１２８’を形成することとしてもよい。
（４）高抵抗領域及び低抵抗領域形成工程
その後、図６（ｂ）に示すように、ＣＶＤ法により、トレンチ１２２の内部及び半導体基体１１０の表面に高抵抗ポリシリコン膜１３０ａ’を形成し、その後、図６（ｃ）に示すように、高抵抗ポリシリコン膜１３０ａ’のエッチバックを行い、トレンチ１２２内部の電気的絶縁領域１２８の底部上に所定厚さの高抵抗ポリシリコン膜１３０ａ’を残した状態で高抵抗ポリシリコン膜１３０ａ’を除去する。これにより、トレンチ１２２内部の電気的絶縁領域１２８の底部上に高抵抗領域１３０ａの基礎部分が形成される。下記するとおり、この高抵抗領域１３０ａの基礎部分のうち、側壁側の部分はそのまま維持されて高抵抗領域１３０ａとなり、高抵抗領域１３０ａに挟まれた部分は、下記の所定の工程により低抵抗領域１３０ｂとなる。
その後、図６（ｄ）に示すように、熱酸化法により、トレンチ１２２内部の高抵抗領域１３０ａの基礎部分の上及び半導体基体１１０の表面に所定厚さのシリコン酸化膜１２８’を形成する。
その後、図７（ａ）に示すように、シリコン酸化膜１２８’に対し、低抵抗領域１３０ｂに対応する部分に所定幅の開口部を設ける。その後、図７（ｂ）に示すように、当該開口部をマスクとして、所望の抵抗率に応じたドープ濃度により不純物ドーピングを行う。これにより、トレンチ１２２内部に低抵抗領域１３０ｂが形成され、全体として、高抵抗領域１３０ａ及び当該高抵抗領域１３０ａに挟まれた位置に設けられた低抵抗領域１３０ｂを有するシールド電極１３０が形成される。なお、シールド電極１３０は、当該シールド電極１３０の一部又は全部が、Ｐ型ベース領域１１６の底部よりも深い位置に位置されるよう形成される。
その後、図７（ｃ）に示すように、エッチングにより、シリコン酸化膜１２８’を除去する。
（５）第２の電気的絶縁領域形成工程
その後、ＣＶＤ法により、トレンチ１２２内部を覆うように半導体基体１１０の全面に、シリコン酸化膜を形成する。次いで、下記するゲート電極１２６の下側であって所定の深さの位置まで、当該シリコン酸化膜をエッチバックする。エッチバックの結果残された所定厚さの当該シリコン酸化膜を、電気的絶縁領域１２８の頂部とする。
（６）ゲート絶縁膜形成工程
その後、図７（ｄ）に示すように、熱酸化法により、トレンチ１２２の内面における絶縁膜１２４を形成する部位及び半導体基体１１０の表面にシリコン酸化膜１２４’を形成し、これをゲート絶縁膜１２４とする。
（７）ゲート電極形成工程
その後、図８（ａ）に示すように、半導体基体１１０の表面側から、トレンチ１２２を埋めるように低抵抗のポリシリコン膜１２６’を形成する。その後、図８（ｂ）に示すように、低抵抗のポリシリコン膜１２６’のエッチバックを行い、トレンチ１２２の内部にのみ低抵抗のポリシリコン膜１２６’を残した状態で低抵抗のポリシリコン膜１２６’を除去する。これにより、トレンチ１２２の内周面にゲート電極１２６が形成される。
（８）層間絶縁膜形成工程
その後、半導体基体１１０の表面におけるシリコン酸化膜１２４’を除去し、その後、半導体基体１１０の表面側から気相法によりＰＳＧ膜を形成し、さらにその後、ゲート電極１２６の上部所定部分を残してシリコンの熱酸化膜及びＰＳＧ膜をエッチングにより除去する。これにより、図８（ｃ）に示すように、ゲート電極１２６の上部に層間絶縁膜１３２が形成される。
（９）ソース電極及びドレイン電極形成工程
その後、図８（ｄ）に示すように、半導体基体１１０及び層間絶縁膜１３２を覆うようにソース電極１３４を形成し、ｎ＋型ドレイン層１１２の表面にドレイン電極１３６を形成する。
以上の工程を実施することにより、実施形態１に係る半導体装置１００を製造することができる。
［実施形態２］
実施形態２に係る半導体装置１０１は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、シールド電極の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、図９に示すように、実施形態２に係る半導体装置１０１においては、高抵抗領域１３０a及び低抵抗領域１３０ｂはそれぞれ異なる材料からなり、低抵抗領域１３０ｂを構成する材料の電気抵抗率は高抵抗領域１３０aを構成する材料の電気抵抗率よりも低い（図９参照。）。
高抵抗領域１３０aを構成する材料としては、例えばＣＶＤ法により形成された高抵抗のポリシリコンを用いることができる。また、低抵抗領域１３０ｂとしては、高融点金属（例えば、Ｗ、Ｍｏ、Ｔａ、Ｎｂなど。）やその他の金属（例えば、Ｃｕなど。）を用いることができる。
このように、実施形態２に係る半導体装置１０１は、シールド電極の構成が実施形態１に係る半導体装置１００の場合とは異なるが、シールド電極として、トレンチの側壁に対向する位置に設けられた高抵抗領域１３０ａ、及び、高抵抗領域１３０ａに挟まれた位置に設けられた低抵抗領域１３０ｂを有するシールド電極１３０を備えることから（図９参照。）、実施形態１に係る半導体装置１００の場合と同様に、高抵抗領域１３０ａにおいては、当該領域における抵抗Ｒａ（図４参照。）の抵抗値が抵抗Ｒｂ（図４参照。）の抵抗値よりも高いため、スイッチオフ時のドレイン電極の電位変化を緩やかにすることができ、もって、スイッチオフ時に発生するリンギングを抑制するとともにサージ電圧を低減することができる。また、低抵抗領域１３０ｂにおいては、当該領域における抵抗Ｒｂ（図４参照。）の抵抗値が抵抗Ｒａ（図４参照。）の抵抗値よりも低いため、シールド電極の配線に沿って生じる電位差を低減することができ、もって、スイッチング期間の後半にゲート電圧ＶＧＳが立ち上がることに起因して発生する誤動作（セルフ・ターンオン）を抑制できる。また、低抵抗領域の存在により、スイッチング速度を速くすることができ、もって、スイッチング損失の増加を防止することができる。
また、実施形態２に係る半導体装置１０１によれば、シールド電極１３０として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂがそれぞれ異なる材料からなり、低抵抗領域１３０ｂを構成する材料の電気抵抗率が高抵抗領域１３０ａを構成する材料の電気抵抗率よりも低いシールド電極を備えることから、高抵抗領域１３０ａ及び低抵抗領域１３０ｂの材料を適宜選択することにより、高抵抗領域１３０ａ及び低抵抗領域１３０ｂの電気抵抗率を幅広い範囲から選択することができる。
［実施形態３］
実施形態３に係る半導体装置は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、シールド電極の構成が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、図１０に示すように、実施形態３に係る半導体装置１０２においては、高抵抗領域１３０ａ及び低抵抗領域１３０ｂは、電気的絶縁領域１２８を介して互いに離隔する位置に位置する。
高抵抗領域１３０ａと低抵抗領域１３０ｂとの間隔は適宜設定可能であるが、例えば、０．５μｍとすることができる。
このように、実施形態３に係る半導体装置１０２は、シールド電極の構成が実施形態１に係る半導体装置１００の場合とは異なるが、シールド電極として、トレンチの側壁に対向する位置に設けられた高抵抗領域１３０ａ、及び、高抵抗領域１３０ａに挟まれた位置に設けられた低抵抗領域１３０ｂを有するシールド電極１３０を備えることから（図１０参照。）、実施形態１に係る半導体装置１００の場合と同様に、高抵抗領域１３０ａにおいては、当該領域における抵抗Ｒａ（図４参照。）の抵抗値が抵抗Ｒｂ（図４参照。）の抵抗値よりも高いため、スイッチオフ時のドレイン電極の電位変化を緩やかにすることができ、もって、スイッチオフ時に発生するリンギングを抑制するとともにサージ電圧を低減することができる。また、低抵抗領域１３０ｂ（図４参照。）における抵抗値が高抵抗領域１３０ａにおける抵抗値よりも低いため、シールド電極の配線に沿って生じる電位差を低減することができ、スイッチング期間の後半にゲート電圧ＶＧＳが立ち上がることに起因して発生する誤動作（セルフ・ターンオン）を抑制できる。また、低抵抗領域１３０ｂの存在により、スイッチング速度を速くすることができ、もって、スイッチング損失の増加を防止することができる。
また、実施形態３に係る半導体装置１０２によれば、シールド電極１３０として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂが電気的絶縁領域１２８を介して互いに離隔する位置に位置するシールド電極を備えることから、高抵抗領域１３０ａにおいては、低抵抗領域１３０ｂの影響を受け難くなるため、スイッチオフ時のドレイン電極の電位変化をより一層緩やかにすることができ、もって、スイッチオフ時に発生するリンギングをより一層抑制するとともにサージ電圧をより一層低減することができる。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記実施形態１においては、高抵抗領域１３０ａとして、例えばＣＶＤ法により形成された高抵抗のポリシリコンを用い、低抵抗領域１３０ｂとして例えばＣＶＤ法により形成された低抵抗のポリシリコンを用いたが、本発明はこれに限定されるものではない。これら以外の材料を用いてもよい。
（２）上記実施形態２においては、高抵抗領域１３０ａとして、例えばＣＶＤ法により形成された高抵抗のポリシリコンを用い、低抵抗領域１３０ｂとして高融点金属（例えば、Ｗ、Ｍｏ、Ｔａ、Ｎｂなど。）やその他の金属（例えば、Ｃｕなど。）を用いたが、本発明はこれに限定されるものではない。これら以外の材料を用いてもよい。
（３）上記実施形態３においては、シールド電極として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂが電気的絶縁領域１２８を介して互いに離隔する位置に位置する構造のシールド電極１３０を用いた。これに加えて、図１１（ｂ）に示すように、電気的絶縁領域１２８のうち高抵抗領域１３０ａと低抵抗領域１３０ｂとの間に挟まれている電気的絶縁領域１２８が部分的に開口部１３８を有し、シールド電極として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂが当該開口部１３８を介して部分的に接している構造のシールド電極を用いてもよい（変形例１）。
（４）上記実施形態１においては、シールド電極として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂがともに不純物を含有する同一の半導体材料からなり、低抵抗領域１３０ｂの不純物濃度が高抵抗領域１３０ａの不純物濃度よりも高いシールド電極を用い、上記実施形態２においては、シールド電極として、高抵抗領域１３０ａ及び低抵抗領域１３０ｂがそれぞれ異なる材料からなり、低抵抗領域１３０ｂを構成する材料の電気抵抗率が高抵抗領域１３０ａを構成する材料の電気抵抗率よりも低いシールド電極を用いたが、本発明はこれに限定されるものではない。例えば、図１２〜図１５に示すように、高抵抗領域１３０ａ及び低抵抗領域１３０ｂがそれぞれ同一の材料からなり、シールド電極１３０のストライプ長手方向（ストライプ状に形成されたトレンチの長手方向と略平行となっているシールド電極の長手方向）に直交する平面で切断したときの低抵抗領域１３０ｂの断面積が、同平面で切断したときの高抵抗領域１３０ａの断面積よりも大きい形状となっているシールド電極を用いてもよい（変形例２及び変形例３、図１２〜図１５参照。）。なお、変形例２（図１２及び図１３）は、高抵抗領域１３０ａ及び低抵抗領域１３０ｂを構成する不純物を含有する半導体材料が連続的に構成されている例である。また、変形例３（図１４及び図１５）は、高抵抗領域１３０ａ及び低抵抗領域１３０ｂを構成する前記材料が離れて構成されている例である。
このような構成とすることによっても、ドレイン領域１１２側に位置する高抵抗領域（高抵抗領域１３０ａ）、及び、ゲート電極１２６側に位置する低抵抗領域（低抵抗領域１３０ｂ）を有するシールド電極を備えることから、実施形態１に係る半導体装置１００が有する効果を有する。なお、この場合、シールド電極１３０の断面形状は、逆三角形、逆五角形、野球のホームベース形状、押しピン形状などの諸形状、及び、それらの形状をゲート電極の中心を通過する中心線を軸に左右対称に展開した形状など、種々のものが可能である。
（５）上記実施形態１においては、半導体装置１００として、パワーＭＯＳＦＥＴを例にして説明したが、本発明はこれに限定されるものではない。本発明は、パワーＭＯＳＦＥＴ以外の他のデバイスにも本発明の趣旨を逸脱しない範囲で種々に適用可能である。
（６）上記実施形態１においては、高抵抗領域１３０ａの厚みは、低抵抗領域１３０ｂの厚みよりも薄く設定した例を示したが（図１（ａ）参照。）、本発明はこれに限定されるものではない。低抵抗領域１３０ｂの厚みを高抵抗領域１３０ａの厚みより薄くしてもよいし（変形例４、図１６参照。）、低抵抗領域１３０ｂと高抵抗領域１３０ａとで厚みを同程度としてもよい。
変形例４の場合には、スイッチオフ時に発生するリンギングやサージ電圧を低減できる効果を大きくすることができる。実施形態１の場合には、スイッチング期間の後半にゲート電圧ＶＧＳが立ち上がることに起因して発生する誤動作（セルフ・ターンオン）やスイッチング損失の増加を防止できるという効果を大きくすることができる。
（７）実施形態１に係る半導体装置１００は、実施形態１に記載した方法とは別の方法によっても製造することができる。例えば、図１７及び図１８に示すように、シールド電極１３０やゲート電極１２６を形成した後に、ｎ＋型ソース電極１１８及びｐ＋型コンタクト領域１２０を形成するようにしてもよい。また、例えば、図１９及び図２０に示すように、シールド電極１３０やゲート電極１２６を形成した後に、ｎ＋型ソース電極１１８、ｐ型ベース領域１１６及びｐ＋型コンタクト領域１２０を形成するようにしてもよい。
１００，１００ａ，１００ｂ，１０１，１０２，１０３，１０４，１０５，１０６，１０７，１０８…半導体装置、１１０…半導体基体、１１２…ｎ＋型ドレイン領域、１１４…ｎ−型ドリフト領域、１１６…ｐ型ベース領域、１１８…ｎ＋型ソース領域、１２０…ｐ＋型コンタクト領域、１２２…トレンチ、１２４…ゲート絶縁膜、１２６…ゲート電極、１２８…電気的絶縁領域、１３０…シールド電極、１３０ａ…高抵抗領域、１３０ｂ…低抵抗領域、１３２…層間絶縁膜、１３４…ソース電極、１３６…ドレイン電極、１３８…開口部、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９，Ｍ１０…マスク

Claims (9)

  1. 第１導電型のドレイン領域、前記ドレイン領域に隣接した第１導電型のドリフト領域、前記ドリフト領域に隣接した第２導電型のベース領域、及び、前記ベース領域に隣接した第１導電型のソース領域を含む半導体基体と、
    前記半導体基体内に形成され、前記ドリフト領域に隣接した底、及び、前記ベース領域及び前記ドリフト領域に隣接した側壁を有し、平面的に見てストライプ状に形成されたトレンチと、
    前記トレンチ内に配設され、かつ、前記側壁の部分でゲート絶縁膜を介して前記ベース領域と対向するゲート電極と、
    前記トレンチ内に配設され、かつ、前記ゲート電極と前記トレンチの前記底との間に位置するシールド電極と、
    前記ゲート電極と前記シールド電極との間に拡がり、さらに、前記トレンチの前記側壁及び前記底に沿って拡がって前記側壁及び前記底から前記シールド電極を離隔させる、前記トレンチ内における電気的絶縁領域と、
    前記半導体基体の上方に形成され、前記ソース領域と前記シールド電極とに電気的に接続されたソース電極と、
    前記ドレイン領域に隣接して形成されたドレイン電極と、を備える半導体装置であって、
    前記シールド電極は、前記側壁に対向する位置に設けられた高抵抗領域、及び、前記高抵抗領域に挟まれた位置に設けられた低抵抗領域を有することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記高抵抗領域及び前記低抵抗領域はともに不純物を含有する同一の半導体材料からなり、前記低抵抗領域の不純物濃度は前記高抵抗領域の不純物濃度よりも高いことを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記高抵抗領域及び前記低抵抗領域はそれぞれ異なる材料からなり、前記低抵抗領域を構成する材料の電気抵抗率は前記高抵抗領域を構成する材料の電気抵抗率よりも低いことを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記高抵抗領域及び前記低抵抗領域はそれぞれ同一の材料からなり、前記シールド電極のストライプ長手方向に直交する平面で切断したときの前記低抵抗領域の断面積は、前記シールド電極の長手方向に直交する平面で切断したときの前記高抵抗領域の断面積よりも大きいことを特徴とする半導体装置。
  5. 請求項１〜４のいずれかに記載の半導体装置において、
    前記高抵抗領域及び前記低抵抗領域は、互いに接する位置に位置することを特徴とする半導体装置。
  6. 請求項１〜４のいずれかに記載の半導体装置において、
    前記高抵抗領域及び前記低抵抗領域は、前記電気的絶縁領域を介して互いに離隔する位置に位置することを特徴とする半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記電気的絶縁領域のうち前記高抵抗領域と前記低抵抗領域との間に挟まれている電気的絶縁領域は部分的に開口部を有し、
    前記高抵抗領域及び前記低抵抗領域は、前記開口部を介して部分的に接していることを特徴とする半導体装置。
  8. 請求項２又は３に記載の半導体装置において、
    前記低抵抗領域は前記高抵抗領域よりも薄いことを特徴とする半導体装置。
  9. 請求項２又は３に記載の半導体装置において、
    前記高抵抗領域は前記低抵抗領域よりも薄いことを特徴とする半導体装置。
JP2016547201A 2015-02-20 2015-02-20 半導体装置 Active JP6178927B2 (ja)

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