JPWO2013054474A1 - 出力バッファ回路 - Google Patents

Abstract

差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間との時間差を減らし、さらには、立ち上がり時間と立ち下がり時間とを精度良く一致させることのできる出力バッファ回路を提供する。抵抗素子Ｒ１、Ｒ２に対して、夫々並列にＰＭＯＳトランジスタＴｒ５、Ｔｒ６が接続される。このとき、抵抗素子Ｒ１、Ｒ２の抵抗成分をｒ１（Ω）、ｒ２（Ω）とし、ＰＭＯＳトランジスタＴｒ５、Ｔｒ６の抵抗成分をｒＴｒ５（Ω）、ｒＴｒ６（Ω）とし、電流源Ｉ１の抵抗成分ｒＩ１（Ω）とすると、（ｒ１／／ｒＴｒ５）＝（ｒ２／／ｒＩ１）、（ｒ２／／ｒＴｒ６）＝（ｒ１／／ｒＩ１）の各条件を満たすようにする。これにより、各出力電圧の立ち上がり時間と立ち下がり時間との時間差を減らし、さらには、立ち上がり時間と立ち下がり時間とを精度良く一致させることができる。

Description

本発明は、出力バッファ回路に関し、特にＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路やＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）回路といった出力バッファ回路に関する。

これまで、高速データ通信用等の出力バッファ回路として、ＥＣＬ回路やＣＭＬ回路といった出力バッファ回路が使用されている。具体的な出力バッファ回路として、下記の特許文献１のＥＣＬ回路がある。
まず、図４を参照して、一般的なＥＣＬ回路１００の回路構成を説明する。
図４に示すＥＣＬ回路１００は、ＮＭＯＳトランジスタＴｒ１〜Ｔｒ４と、抵抗素子Ｒ１、Ｒ２と、電流源Ｉ１と、外付け抵抗ＲＡ、ＲＢとを備えて構成される。

ＥＣＬ回路１００は、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２の２つのトランジスタにより差動対を構成している。そして、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２のドレイン端子と電源ＶＤＤとの間には、負荷として、それぞれ抵抗素子Ｒ１、Ｒ２が接続される。また、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２のソース端子とグランドＧＮＤとの間には、電流供給素子として電流源Ｉ１が接続される。ＮＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート端子には、差動入力電圧ｖ１（Ｖ）、ｖ２（Ｖ）が入力される。また、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２のドレイン端子は、ＮＭＯＳトランジスタＴｒ３、Ｔｒ４のゲート端子に接続される。

また、ＮＭＯＳトランジスタＴｒ３、Ｔｒ４のドレイン端子は、電源ＶＤＤに接続される。また、ＮＭＯＳトランジスタＴｒ３、Ｔｒ４のソース端子からは出力電圧ＯＵＴ１（Ｖ）、ＯＵＴ２（Ｖ）が出力される。なお、ＮＭＯＳトランジスタＴｒ３、Ｔｒ４は、出力段としてソースフォロアを構成している。そして、ＮＭＯＳトランジスタＴｒ３、Ｔｒ４のソース端子は、抵抗成分が５０（Ω）の外付け抵抗ＲＡ、ＲＢを介して、所定の電圧ｖｔに終端される。

また、容量Ｃ３、Ｃ４は、ＮＭＯＳトランジスタＴｒ３、Ｔｒ４のゲート端子につく寄生容量等の容量である。
ここで、抵抗素子Ｒ１の抵抗成分をｒ１（Ω）、電流源Ｉ１の電流をｉ１（Ａ）、電源ＶＤＤの電圧をｖｄｄ（Ｖ）とする。すると、ＮＭＯＳトランジスタＴｒ１の導通状態がオン状態となり、ＮＭＯＳトランジスタＴｒ２の導通状態がオフ状態となるように差動入力電圧ｖ１（Ｖ）、ｖ２（Ｖ）が入力されたときのＮＭＯＳトランジスタＴｒ３、Ｔｒ４のゲート端子の電圧ｖ３（Ｖ）、ｖ４（Ｖ）を、
ｖ３＝ｖｄｄ−ｒ１×ｉ１ ……式（１）
ｖ４＝ｖｄｄ ……式（２）
のように表すことができる。

ＮＭＯＳトランジスタＴｒ３、Ｔｒ４は、上記の式（１）、式（２）の電圧ｖ３（Ｖ）、ｖ４（Ｖ）に応じた電流を出力する。そして、その電流は、抵抗成分が５０（Ω）の外付け抵抗ＲＡ、ＲＢで出力電圧ＯＵＴ１（Ｖ）、ＯＵＴ２（Ｖ）に変換される。
この差動出力信号の各出力電圧の立ち上がり時間および立ち下がり時間は、ＮＭＯＳトランジスタＴｒ３、Ｔｒ４のスイッチング時間で決まる。つまり、この差動出力信号の各出力電圧の立ち上がり時間および立ち下がり時間は、ＮＭＯＳトランジスタＴｒ３、Ｔｒ４のゲート端子の電圧ｖ３（Ｖ）、ｖ４（Ｖ）の立ち上がり時間および立ち下がり時間で決まる。

差動出力信号の出力電圧ＯＵＴ１（Ｖ）の立ち上がり時間Ｔｒａ（ｓｅｃ）は、抵抗素子Ｒ１の抵抗成分ｒ１（Ω）と、ＮＭＯＳトランジスタＴｒ３のゲート端子につく容量Ｃ３の容量成分をｃ３（Ｆ）との時定数で決まる。また、出力電圧ＯＵＴ２（Ｖ）の立ち上がり時間Ｔｒｂ（ｓｅｃ）は、抵抗素子Ｒ２の抵抗成分ｒ２（Ω）と、ＮＭＯＳトランジスタＴｒ４のゲート端子につく容量Ｃ４の容量成分をｃ４（Ｆ）との時定数で決まる。このため、差動出力信号の各出力電圧の立ち上がり時間Ｔｒａ（Ｓｅｃ）、Ｔｒｂ（Ｓｅｃ）を、
Ｔｒａ∝ｒ１×ｃ３ ……式（３ａ）
Ｔｒｂ∝ｒ２×ｃ４ ……式（３ｂ）
のように表すことができる。

また、差動出力信号の出力電圧ＯＵＴ１（Ｖ）の立ち下がり時間Ｔｆａ（Ｓｅｃ）は、電流源Ｉ１の抵抗成分ｒＩ１（Ω）と抵抗素子Ｒ１の抵抗成分ｒ１（Ω）との合成抵抗成分（ｒ１／／ｒＩ１）（Ω）と、ＮＭＯＳトランジスタＴｒ３のゲート端子につく容量Ｃ３の容量成分ｃ３（Ｆ）との時定数で決まる。また、出力電圧ＯＵＴ２（Ｖ）の立ち下がり時間Ｔｆｂ（Ｓｅｃ）は、電流源Ｉ１の抵抗成分ｒＩ１と抵抗素子Ｒ２との合成抵抗成分（ｒ２／／ｒＩ１）と、ＮＭＯＳトランジスタＴｒ４のゲート端子につく容量Ｃ４の容量成分ｃ４（Ｆ）との時定数で決まる。このため、差動出力信号の各出力電圧の立ち下がり時間Ｔｆａ（Ｓｅｃ）、Ｔｆｂ（Ｓｅｃ）を、
Ｔｆａ∝（ｒ１／／ｒＩ１）×ｃ３ ……式（４ａ）
Ｔｆｂ∝（ｒ２／／ｒＩ１）×ｃ４ ……式（４ｂ）
のように表すことができる。

特開平１０−１９０４４０号公報

ところで、上記のＥＣＬ回路１００においては、上記の式（３ａ）、式（３ｂ）の各出力電圧の立ち上がり時間Ｔｒａ（Ｓｅｃ）、Ｔｒｂ（Ｓｅｃ）と、上記の式（４ａ）、式（４ｂ）の各出力電圧の立ち下がり時間Ｔｆａ（Ｓｅｃ）、Ｔｆｂ（Ｓｅｃ）との関係は、図５に示すように、Ｔｒａ＝Ｔｆｂ、Ｔｒｂ＝Ｔｆａとなるのが理想的である。つまり、ＥＣＬ回路１００の差動出力信号の出力電圧ＯＵＴ１（Ｖ）、ＯＵＴ２（Ｖ）のクロスポイント電圧が、差動出力信号の振幅の丁度中心となるはずである。

しかしながら、実際には、ｒ１＝ｒ２とした場合、ｒ１＞（ｒＩ１／／ｒ２）、ｒ２＞（ｒＩ１／／ｒ１）であるため、出力電圧ＯＵＴ１（Ｖ）の立ち上がり時間Ｔｒａ（Ｓｅｃ）と出力電圧ＯＵＴ２（Ｖ）の立ち下がり時間Ｔｆｂ（Ｓｅｃ）との関係は、Ｔｒａ＞Ｔｆｂとなる。また、出力電圧ＯＵＴ２（Ｖ）の立ち上がり時間Ｔｒｂ（Ｓｅｃ）と出力電圧ＯＵＴ１（Ｖ）の立ち下がり時間Ｔｆａ（Ｓｅｃ）との関係は、Ｔｒｂ＞Ｔｆａとなる。尚、抵抗素子Ｒ１、Ｒ２は差動回路の負荷抵抗なので、一般的にｒ１＝ｒ２であると考えてよい。

すると、図５中に破線で示すＴｒａ＞Ｔｆｂ、Ｔｒｂ＞Ｔｆａであるときのクロスポイント電圧が、Ｔｒａ＝Ｔｆｂ、Ｔｒｂ＝Ｔｆａであるときのクロスポイント電圧よりも低くなって、差動出力信号の振幅の中心からずれていることがわかる。
このように、従来のバッファ回路においては、出力バッファ回路の差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間とが一致しないという問題があった。

そこで、本発明は、上記の課題に鑑み、差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間との時間差を減らし、さらには、立ち上がり時間と立ち下がり時間とを精度良く一致させることのできる出力バッファ回路を提供することを目的とする。

本発明によるバッファ回路は、上記の目的を達成するために、次のように構成される。
本発明のある態様による出力バッファ回路は、差動対を構成する第１および第２のトランジスタと、前記第１および第２のトランジスタに共通接続される第１の抵抗成分と、前記第１および第２のトランジスタの負荷として、前記第１および第２のトランジスタに対して夫々直列に接続された第１および第２の抵抗素子と、前記第１の抵抗素子に対して並列に接続され、かつ、前記第１のトランジスタのゲート端子の入力電圧により制御される第２の抵抗成分と、前記第２の抵抗素子に対して並列に接続され、かつ、前記第２のトランジスタのゲート端子の入力電圧により制御される第３の抵抗成分と、を備えることを特徴とする。

このような構成によれば、第１の抵抗素子に対して並列に第２の抵抗成分が接続され、第２の抵抗素子に対して並列に第３の抵抗成分が接続されている。
本来、差動出力信号の各出力電圧の立ち上がり時間を決定するための抵抗成分は、第１の抵抗素子の抵抗成分および第２の抵抗素子の抵抗成分である。一方、差動出力信号の各出力電圧の立ち下がり時間を決定するための抵抗成分は、第１の抵抗素子の抵抗成分と第１の抵抗成分との合成抵抗成分、および第２の抵抗素子の抵抗成分と第１の抵抗成分との合成抵抗成分である。

そこで、第２の抵抗成分と第３の抵抗成分とを接続することによって、差動出力信号の各出力電圧の立ち上がり時間を決定するための抵抗成分に、第２の抵抗成分と第３の抵抗成分とを加えている。そして、これらの各素子の抵抗成分の関係によって、差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間とが同じになるように調整することが可能となる。

上記出力バッファ回路は、前記第１の抵抗素子の抵抗成分と前記第２の抵抗成分との合成抵抗成分と、前記第２の抵抗素子の抵抗成分と前記第１の抵抗成分との合成抵抗成分との差分が少なくなるように調整され、かつ、前記第２の抵抗素子の抵抗成分と前記第３の抵抗成分との合成抵抗成分と、前記第１の抵抗素子の抵抗成分と前記第１の抵抗成分との合成抵抗成分との差分が少なくなるように調整されてもよい。

こうすれば、第１および第２の抵抗素子の抵抗成分をｒ１（Ω）、ｒ２（Ω）とし、第２および第３の抵抗成分をｒＴｒ５（Ω）、ｒＴｒ６（Ω）とし、第１の抵抗成分をｒＩ１（Ω）としたとき、第２および第３の抵抗成分を用いることによって、（ｒ１／／ｒＴｒ５）と（ｒ２／／ｒＩ１）との差分を限りなく少なくする。同様に、（ｒ２／／ｒＴｒ６）と（ｒ１／／ｒＩ１）との差分も限りなく少なくする。

これにより、第２の抵抗成分を用いたときの（ｒ１／／ｒＴｒ５）と（ｒ２／／ｒＩ１）との差分は、第２の抵抗成分を用いないときのｒ１と（ｒ２／／ｒＩ１）との差分よりも、非常に小さくなる。また、第３の抵抗成分を用いたときの（ｒ２／／ｒＴｒ６）と（ｒ１／／ｒＩ１）との差分は、第３の抵抗成分を用いないときのｒ２と（ｒ１／／ｒＩ１）との差分よりも、非常に小さくなる。よって、差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間との時間差を減らすことが可能となる。

上記出力バッファ回路は、前記第１の抵抗素子の抵抗成分と前記第２の抵抗成分との合成抵抗成分と、前記第２の抵抗素子の抵抗成分と前記第１の抵抗成分との合成抵抗成分と、が等しいまたは略等しく、かつ、前記第２の抵抗素子の抵抗成分と前記第３の抵抗成分との合成抵抗成分と、前記第１の抵抗素子の抵抗成分と前記第１の抵抗成分との合成抵抗成分と、が等しいまたは略等しいことが好ましい。

こうすることにより、（ｒ１／／ｒＴｒ５）＝（ｒ２／／ｒＩ１）、（ｒ２／／ｒＴｒ６）＝（ｒ１／／ｒＩ１）の各条件を満たすようにする。これにより、差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間との時間差を減らし、さらには、立ち上がり時間と立ち下がり時間とを精度良く一致させることが可能となる。

上記出力バッファ回路は、前記第１の抵抗成分は、前記第１および第２のトランジスタに電流を供給する電流供給素子を備え、前記第２の抵抗成分は、ゲート端子が前記第１のトランジスタのゲート端子に接続された第１の調整用トランジスタを備え、前記第３の抵抗成分は、ゲート端子が前記第２のトランジスタのゲート端子に接続された第２の調整用トランジスタを備えてもよい。

また、上記出力バッファ回路は、前記第２の抵抗成分は、前記第１の調整用トランジスタと直列に接続された第１の調整用抵抗素子を備え、前記第３の抵抗成分は、前記第２の調整用トランジスタと直列に接続された第２の調整用抵抗素子を備えてもよい。
こうすれば、さらに、第１の調整用トランジスタと直列に接続され、かつ第１の調整用トランジスタと共に第１の抵抗素子に対して並列に第１の調整用抵抗素子が接続される。同様に、第２の調整用トランジスタと直列に接続され、かつ第２の調整用トランジスタと共に第２の抵抗素子に対して並列に第２の調整用抵抗素子が接続される。

これによって、差動出力信号の各出力電圧の立ち上がり時間を決定するための抵抗成分に、第１の調整用抵抗素子の抵抗成分と第２の調整用抵抗素子の抵抗成分とを加えている。そして、これらの各素子の抵抗成分によって、差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間とが同じになるように調整することが可能となる。

上記出力バッファ回路は、前記第１の抵抗素子の抵抗成分と前記第１の調整用抵抗素子の抵抗成分との合成抵抗成分と、前記第２の抵抗素子の抵抗成分と前記第１の抵抗成分との合成抵抗成分との差分が少なくなるように調整され、かつ、前記第２の抵抗素子の抵抗成分と前記第２の調整用抵抗素子の抵抗成分との合成抵抗成分と、前記第１の抵抗素子の抵抗成分と前記第１の抵抗成分との合成抵抗成分との差分が少なくなるように調整されてもよい。

こうすれば、第１および第２の抵抗素子の抵抗成分をｒ１（Ω）、ｒ２（Ω）とし、第１および第２の調整用抵抗素子の抵抗成分をｒ３（Ω）、ｒ４（Ω）とし、電流供給素子の抵抗成分ｒ５（Ω）としたとき、第１および第２の調整用トランジスタを用いることによって、（ｒ１／／ｒ３）と（ｒ２／／ｒ５）との差分を限りなく少なくする。さらに、（ｒ２／／ｒ４）と（ｒ１／／ｒ５）との差分を限りなく少なくする。

これにより、第１の調整用抵抗素子を用いたときの（ｒ１／／ｒ３）と（ｒ２／／ｒ５）との差分は、第１の調整用抵抗素子を用いないときのｒ１と（ｒ２／／ｒ５）との差分よりも、非常に小さくなる。また、第２の調整用抵抗素子を用いたときの（ｒ２／／ｒ４）と（ｒ１／／ｒ５）との差分は、第１の調整用抵抗素子を用いないときのｒ２と（ｒ１／／ｒ５）との差分よりも、非常に小さくなる。よって、差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間との時間差を減らすことが可能となる。

上記出力バッファ回路は、前記第１の抵抗素子の抵抗成分と前記第１の調整用抵抗素子の抵抗成分との合成抵抗成分と、前記第２の抵抗素子の抵抗成分と前記第１の抵抗成分との合成抵抗成分と、が等しいまたは略等しく、かつ、前記第２の抵抗素子の抵抗成分と前記第２の調整用抵抗素子の抵抗成分との合成抵抗成分と、前記第１の抵抗素子の抵抗成分と前記第１の抵抗成分との合成抵抗成分と、が等しいまたは略等しいことが好ましい。

こうすることにより、（ｒ１／／ｒ３）＝（ｒ２／／ｒ５）、（ｒ２／／ｒ４）＝（ｒ１／／ｒ５）の各条件を満たすようにする。これにより、差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間との時間差を減らし、さらには、立ち上がり時間と立ち下がり時間とを精度良く一致させることが可能となる。

上記出力バッファ回路は、前記電流供給素子は、定電流源であってもよい。
電流供給素子を定電流源とすれば、上記で説明した定電流源、第１の調整用トランジスタ、第２の調整用トランジスタ、第１の抵抗素子および第２の抵抗素子の各抵抗成分の関係から、差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間とを調整することが可能となる。

上記出力バッファ回路は、前記電流供給素子は、抵抗素子であってもよい。
電流供給素子を電流源とした場合には、例えば、第１の調整用トランジスタおよび第２の調整用トランジスタがＰＭＯＳトランジスタであり、電流源Ｉ１がＮＭＯＳトランジスタであることがある。すると、これらのトランジスタは同一のトランジスタではないため、これらのトランジスタに製造時の固有のばらつきがある場合には、ばらつき方が同じにならないことがある。

しかしながら、電流供給素子を、第１の調整用抵抗素子および第２の調整用抵抗素子と同じ抵抗素子とすることで、各抵抗間のばらつき方は比較的同じにすることができる。これにより、回路を構成する素子の製造時のばらつきによる差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間とのずれの影響を少なくすることが可能となる。

上記出力バッファ回路は、出力段としてソースフォロアを備えてもよい。
こうすれば、出力段としてソースフォロアを有していない回路構成のＣＭＬ回路であっても、差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間とのずれの影響を少なくすることが可能となる。

本発明の出力バッファ回路によれば、差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間との時間差を減らすことができる。さらには、差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間とを、精度良く一致させることができる。

本発明の第１実施形態に係るＥＣＬ回路１０の回路構成を示す回路図である。 本発明の第２実施形態に係るＥＣＬ回路２０の回路構成を示す回路図である。 本発明の第３実施形態に係るＣＭＬ回路３０の回路構成を示す回路図である。 従来のＥＣＬ回路１００の回路構成を示す回路図である。 従来のＥＣＬ回路１００の差動出力信号の出力電圧ＯＵＴ１（Ｖ）、ＯＵＴ２（Ｖ）を示したグラフである。

以下に、添付した図面を参照しながら、本発明のバッファ回路の好適な実施の形態を詳細に説明にする。
（第１実施形態に係るＥＣＬ回路１０の回路構成・動作）
まず、図１を参照して、本発明の第１実施形態に係るＥＣＬ回路１０の回路構成・動作を説明する。
図１に示す（出力バッファ回路である）ＥＣＬ回路１０は、（第１および第２のトランジスタである）ＮＭＯＳトランジスタＴｒ１、Ｔｒ２の２つのトランジスタにより差動対を構成している。そして、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２のドレイン端子と電源ＶＤＤとの間には、負荷として、それぞれ（第１および第２の抵抗素子である）抵抗素子Ｒ１、Ｒ２が接続される。また、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２のソース端子とグランドＧＮＤとの間には、電流供給素子として（第１の抵抗成分または電流供給素子または定電流源である）電流源Ｉ１が接続される。ＮＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート端子には、（入力電圧である）差動入力電圧ｖ１（Ｖ）、ｖ２（Ｖ）が入力される。また、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２のドレイン端子は、ＮＭＯＳトランジスタＴｒ３、Ｔｒ４のゲート端子に接続される。

また、ＮＭＯＳトランジスタＴｒ３、Ｔｒ４のドレイン端子は、電源ＶＤＤに接続される。また、ＮＭＯＳトランジスタＴｒ３、Ｔｒ４のソース端子からは出力電圧ＯＵＴ１（Ｖ）、ＯＵＴ２（Ｖ）が出力される。なお、ＮＭＯＳトランジスタＴｒ３、Ｔｒ４は、出力段としてソースフォロアを構成している。そして、ＮＭＯＳトランジスタＴｒ３、Ｔｒ４のソース端子は、抵抗成分が５０（Ω）の外付け抵抗ＲＡ、ＲＢを介して、所定の電圧ｖｔに終端される。

また、容量Ｃ３、Ｃ４は、ＮＭＯＳトランジスタＴｒ３、Ｔｒ４のゲート端子につく寄生容量等の容量である。
ＥＣＬ回路１０は、さらに調整用トランジスタとして機能するＰＭＯＳトランジスタＴｒ５、Ｔｒ６を有している点で従来のＥＣＬ回路１００と異なっている。
この調整用トランジスタとして機能する（第２の抵抗成分または第１の調整用トランジスタである）ＰＭＯＳトランジスタＴｒ５は、抵抗素子Ｒ１に対して並列に接続される。一方、（第３の抵抗成分または第２の調整用トランジスタである）ＰＭＯＳトランジスタＴｒ６は、抵抗素子Ｒ２に対して並列に接続される。すなわち、ＰＭＯＳトランジスタＴｒ５、Ｔｒ６のドレイン端子およびソース端子には、抵抗素子Ｒ１、Ｒ２の両端が接続される。また、ＰＭＯＳトランジスタＴｒ５、Ｔｒ６のゲート端子には、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート端子が接続され、差動入力電圧ｖ１（Ｖ）、ｖ２（Ｖ）が入力される。

この第１実施形態に係るＥＣＬ回路１０において、差動出力信号の出力電圧ＯＵＴ１（Ｖ）の立ち上がり時間Ｔｒａ（Ｓｅｃ）は、抵抗素子Ｒ１の抵抗成分ｒ１（Ω）とＰＭＯＳトランジスタＴｒ５のオン抵抗ＲＴｒ５の抵抗成分ｒＴｒ５（Ω）との合成抵抗成分（ｒ１／／ｒＴｒ５）（Ω）と、ＮＭＯＳトランジスタＴｒ３のゲート端子につく容量Ｃ３の容量成分ｃ３（Ｆ）との時定数で決まる。また、出力電圧ＯＵＴ２（Ｖ）の立ち上がり時間Ｔｒｂ（Ｓｅｃ）は、抵抗素子Ｒ２の抵抗成分ｒ２（Ω）とＰＭＯＳトランジスタＴｒ６のオン抵抗ＲＴｒ６の抵抗成分ｒＴｒ６（Ω）との合成抵抗成分（ｒ２／／ｒＴｒ６）と、ＮＭＯＳトランジスタＴｒ４のゲート端子につく容量Ｃ４の容量成分ｃ４（Ｆ）との時定数で決まる。このため、各出力電圧の立ち上がり時間Ｔｒａ（Ｓｅｃ）、Ｔｒｂ（Ｓｅｃ）を、
Ｔｒａ∝（ｒ１／／ｒＴｒ５）×ｃ３ ……式（５ａ）
Ｔｒｂ∝（ｒ２／／ｒＴｒ６）×ｃ４ ……式（５ｂ）
のように表すことができる。

一方、各出力電圧の立ち下がり時間Ｔｆａ（Ｓｅｃ）、Ｔｆｂ（Ｓｅｃ）は、上記で既に説明した式（４ａ）、式（４ｂ）と変わらない。
つまり、各素子の抵抗成分が、下記の式（６）に示すような関係になると共に、式（７）に示すような関係になると、各出力電圧の立ち上がり時間と立ち下がり時間との時間差を減らして、立ち上がり時間と立ち下がり時間とを精度良く一致させることができるようになる。

上記のＴｒａは（ｒ１／／ｒＴｒ５）に依存し、Ｔｒｂは（ｒ２／／ｒＴｒ６）に依存し、Ｔｆａは（ｒ１／／ｒＩ１）に依存し、Ｔｆｂは（ｒ２／／ｒＩ１）に依存する。このため、出力電圧ＯＵＴ１（Ｖ）の立ち上がり時間と出力電圧ＯＵＴ２（Ｖ）の立ち下がり時間との関係をＴｒａ＝Ｔｆｂとするには、
（ｒ１／／ｒＴｒ５）＝（ｒ２／／ｒＩ１） ……式（６）
とすれば良い。
同様に、出力電圧ＯＵＴ２（Ｖ）の立ち上がり時間と出力電圧ＯＵＴ１（Ｖ）の立ち下がり時間との関係をＴｒｂ＝Ｔｆａとするには、
（ｒ２／／ｒＴｒ６）＝（ｒ１／／ｒＩ１） ……式（７）
とすれば良い。

このとき、抵抗成分ｒ１（Ω）と抵抗成分ｒ２（Ω）との各値を略近い値にし、また抵抗成分ｒＴｒ５（Ω）と抵抗成分ｒＩ１（Ω）との各値を略近い値にし、さらに抵抗成分ｒＴｒ６（Ω）と抵抗成分ｒＩ１（Ω）との各値を略近い値にする。すると、出力電圧ＯＵＴ１（Ｖ）の立ち上がり時間Ｔｒａ（Ｓｅｃ）と出力電圧ＯＵＴ２（Ｖ）の立ち下がり時間Ｔｆｂ（Ｓｅｃ）との関係は、Ｔｒａ≒Ｔｆｂとなる。よって、立ち上がり時間Ｔｒａ（Ｓｅｃ）と立ち下がり時間Ｔｆｂ（Ｓｅｃ）との時間差を減らすことができる。また、出力電圧ＯＵＴ２（Ｖ）の立ち上がり時間Ｔｒｂ（Ｓｅｃ）と出力電圧ＯＵＴ１（Ｖ）の立ち下がり時間Ｔｆａ（Ｓｅｃ）との関係は、Ｔｒｂ≒Ｔｆａとなる。よって、立ち上がり時間Ｔｒｂ（Ｓｅｃ）と立ち下がり時間Ｔｆａ（Ｓｅｃ）との時間差を減らすことができる。

さらには、抵抗成分ｒ１（Ω）と抵抗成分ｒ２（Ω）との各値を同じ値にし、また抵抗成分ｒＴｒ５（Ω）と抵抗成分ｒＩ１（Ω）との各値を同じ値にし、さらに抵抗成分ｒＴｒ６（Ω）と抵抗成分ｒＩ１との各値を同じ値にする。すると、立ち上がり時間Ｔｒａ（Ｓｅｃ）と立ち下がり時間Ｔｆｂ（Ｓｅｃ）との関係は、Ｔｒａ＝Ｔｆｂとなる。よって、立ち上がり時間Ｔｒａ（Ｓｅｃ）と立ち下がり時間Ｔｆｂ（Ｓｅｃ）を精度良く一致させることができる。すると、立ち上がり時間Ｔｒｂ（Ｓｅｃ）と立ち下がり時間Ｔｆａ（Ｓｅｃ）との関係は、Ｔｒｂ＝Ｔｆａとなる。よって、立ち上がり時間Ｔｒｂ（Ｓｅｃ）と立ち下がり時間Ｔｆａ（Ｓｅｃ）を精度良く一致させることができる。

このように、調整用トランジスタとして機能するＰＭＯＳトランジスタＴｒ５、Ｔｒ６とを新たに接続することによって、差動出力信号の各出力電圧の立ち上がり時間を決定するための抵抗成分に、ＰＭＯＳトランジスタＴｒ５、Ｔｒ６の抵抗成分ｒＴｒ５（Ω）、ｒＴｒ６（Ω）を加えている。そして、上記の式（６）、式（７）で示したような各素子の抵抗成分の関係によって、差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間とが同じになるように調整する。

出力電圧ＯＵＴ１（Ｖ）の立ち上がり時間Ｔｒａ（Ｓｅｃ）と出力電圧ＯＵＴ２（Ｖ）の立ち下がり時間Ｔｆｂ（Ｓｅｃ）を精度良く一致させるためには、（ｒ１／／ｒＴｒ５）と（ｒ２／／ｒＩ１）との差分を０にする必要がある。但し、ＰＭＯＳトランジスタＴｒ５を用いることによって、抵抗成分ｒＴｒ５、ｒＩ１を調整し、（ｒ１／／ｒＴｒ５）と（ｒ２／／ｒＩ１）との差分を限りなく０に近づければ、各出力電圧の立ち上がり時間と立ち下がり時間との時間差を減らすことができる。要するに、ＰＭＯＳトランジスタＴｒ５がないときの｜ｒ１−（ｒ２／／ｒＩ１）｜と、ＰＭＯＳトランジスタＴｒ５があるときの｜（ｒ１／／ｒＴｒ５）−（ｒ２／／ｒＩ１）｜との関係が、｜ｒ１−（ｒ２／／ｒＩ１）｜≫｜（ｒ１／／ｒＴｒ５）−（ｒ２／／ｒＩ１）｜となれば良い。同様に、出力電圧ＯＵＴ２（Ｖ）の立ち上がり時間Ｔｒｂ（ｓｅｃ）と出力電圧ＯＵＴ１（Ｖ）の立ち下がり時間Ｔｆａ（ｓｅｃ）を精度良く一致させるためには、ＰＭＯＳトランジスタＴｒ６を用いることによって、抵抗成分ｒＴｒ６、ｒＩ１を調整し、｜ｒ２−（ｒ１／／ｒＩ１）｜≫｜（ｒ２／／ｒＴｒ６）−（ｒ１／／ｒＩ１）｜となれば良い。

図５のグラフに示したように、Ｔｒａ＞Ｔｆｂ、Ｔｒｂ＞Ｔｆａのような場合には、差動出力信号の出力電圧ＯＵＴ１（Ｖ）、ＯＵＴ２（Ｖ）のクロスポイント電圧が、差動出力信号の振幅の中心からずれてしまっていた。しかしながら、上記の要領でＴｒａ＝Ｔｆｂ、Ｔｒｂ＝Ｔｆａとなるように調整することで、差動出力信号の出力電圧ＯＵＴ１（Ｖ）、ＯＵＴ２（Ｖ）のクロスポイント電圧を、差動出力信号の振幅の中心付近に合わせることができる。

（第２実施形態に係るＥＣＬ回路２０の回路構成・動作）
続いて、図２を参照して、本発明の第２実施形態に係るＥＣＬ回路２０の回路構成・動作を説明する。
図２に示す（出力バッファ回路である）ＥＣＬ回路２０は、図１に示した第１実施形態に係るＥＣＬ回路１０を構成する素子と同じ素子を有しており、ＥＣＬ回路１０と同じ回路構成をもつ回路部を有している。しかしながら、ＥＣＬ回路２０は、さらに調整用抵抗素子として機能する抵抗素子Ｒ３、Ｒ４を有している点と電流供給素子として機能する素子として電流源Ｉ１ではなく、（第１の抵抗成分または電流供給素子または抵抗素子である）抵抗素子Ｒ５を用いている点でＥＣＬ回路１０と異なる。この調整用抵抗素子として機能する（第１の調整用抵抗素子である）抵抗素子Ｒ３は、ＰＭＯＳトランジスタＴｒ５と直列に接続される。このとき、直列に接続されたＰＭＯＳトランジスタＴｒ５と抵抗素子Ｒ３とが、抵抗素子Ｒ１に対して並列に接続される。また、（第２の調整用抵抗素子である）抵抗素子Ｒ４は、ＰＭＯＳトランジスタＴｒ６と直列に接続される。このとき、直列に接続されたＰＭＯＳトランジスタＴｒ６と抵抗素子Ｒ４とが、抵抗素子Ｒ２に対して並列に接続される。

第１実施形態に係るＥＣＬ回路１０と同様に、ＰＭＯＳトランジスタＴｒ５、Ｔｒ６のゲート端子には、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２のゲート端子が接続され、差動入力電圧ｖ１（Ｖ）、ｖ２（Ｖ）が入力される。なお、ＰＭＯＳトランジスタＴｒ５と抵抗素子Ｒ３との接続順については、図２で示した接続順に限らず、ＰＭＯＳトランジスタＴｒ５と抵抗素子Ｒ３とが入れ替わっていても良い。また、ＰＭＯＳトランジスタＴｒ６と抵抗素子Ｒ４との接続順についても、同様である。

また、本実施形態に係るＥＣＬ回路２０においては、差動対を構成するＮＭＯＳトランジスタＴｒ１、Ｔｒ２のソース端子には、電流源Ｉ１ではなく、電流源Ｉ１と同じく電流供給素子として機能する抵抗素子Ｒ５が接続される。
ここで、抵抗素子Ｒ５の抵抗成分をｒ５（Ω）とする。すると、ＮＭＯＳトランジスタＴｒ１の導通状態がオン状態となり、ＮＭＯＳトランジスタＴｒ２の導通状態がオフとなるように差動入力電圧ｖ１（Ｖ）、ｖ２（Ｖ）が入力されたときのＮＭＯＳトランジスタＴｒ３、Ｔｒ４のゲート端子の電圧ｖ３（Ｖ）、ｖ４（Ｖ）を、
ｖ３＝（ｒ５／（ｒ１＋ｒ５））×ｖｄｄ ……式（８）
ｖ４＝ｖｄｄ ……式（９）
のように表すことができる。これより、抵抗成分ｒ１と抵抗成分ｒ５に応じて差動出力信号の振幅を調整することができる。つまり、第１実施形態に係るＥＣＬ回路１０では、差動出力信号の振幅を電流源Ｉ１と抵抗素子Ｒ１（抵抗素子Ｒ２）とによって調整していたが、本実施形態に係るＥＣＬ回路２０では、差動出力信号の振幅を各抵抗素子による抵抗分圧によって調整することできる。

この第２実施形態におけるＥＣＬ回路２０において、差動出力信号の出力電圧ＯＵＴ１（Ｖ）の立ち上がり時間Ｔｒａ（Ｓｅｃ）は、抵抗素子Ｒ１の抵抗成分ｒ１（Ω）と抵抗素子Ｒ３の抵抗成分ｒ３（Ω）との合成抵抗成分（ｒ１／／ｒ３）（Ω）と、ＮＭＯＳトランジスタＴｒ３のゲート端子につく容量Ｃ３の容量成分ｃ３（Ｆ）との時定数で決まる。また、出力電圧ＯＵＴ２（Ｖ）の立ち上がり時間Ｔｒｂ（Ｓｅｃ）は、抵抗素子Ｒ２の抵抗成分ｒ２（Ω）と抵抗素子Ｒ４の抵抗成分ｒ４（Ω）との合成抵抗成分（ｒ２／／ｒ４）（Ω）と、ＮＭＯＳトランジスタＴｒ４のゲート端子につく容量Ｃ４の容量成分ｃ４（Ｆ）との時定数で決まる。このため、各出力電圧の立ち上がり時間Ｔｒａ（Ｓｅｃ）、Ｔｒｂ（Ｓｅｃ）を、
Ｔｒａ∝（ｒ１／／ｒ３）×ｃ３ ……式（１０ａ）
Ｔｒｂ∝（ｒ２／／ｒ４）×ｃ４ ……式（１０ｂ）
のように表すことができる。

一方、差動出力信号の出力電圧ＯＵＴ１（Ｖ）の立ち下がり時間Ｔｆａ（Ｓｅｃ）は、抵抗素子Ｒ１の抵抗成分ｒ１（Ω）と抵抗素子Ｒ５のｒ５（Ω）との合成抵抗成分（Ｒ１／／Ｒ５）（Ω）と、ＮＭＯＳトランジスタＴｒ３のゲート端子につく容量Ｃ３の容量成分ｃ３（Ｆ）との時定数で決まる。また、出力電圧ＯＵＴ２（Ｖ）の立ち下がり時間Ｔｆｂ（Ｓｅｃ）は、抵抗素子Ｒ２の抵抗成分ｒ２（Ω）と抵抗素子Ｒ５の抵抗成分ｒ５（Ω）との合成抵抗成分（ｒ２／／ｒ５）と、ＮＭＯＳトランジスタＴｒ４のゲート端子につく容量Ｃ４の容量成分ｃ４（Ｆ）との時定数で決まる。このため、各出力電圧の立ち下がり時間Ｔｆａ（Ｓｅｃ）、Ｔｆｂ（Ｓｅｃ）を、
Ｔｆａ∝（ｒ１／／ｒ５）×ｃ３ ……式（１１ａ）
Ｔｆｂ∝（ｒ２／／ｒ５）×ｃ４ ……式（１１ｂ）
のように表すことができる。

つまり、各素子の抵抗成分が、下記の式（１２）に示すような関係になると共に、式（１３）に示すような関係になると、各出力電圧の立ち上がり時間Ｔｒａ（Ｓｅｃ）と立ち下がり時間Ｔｆｂ（Ｓｅｃ）との時間差、また立ち上がり時間Ｔｒｂ（Ｓｅｃ）と立ち下がり時間Ｔｆａ（Ｓｅｃ）との時間差を減らして、立ち上がり時間と立ち下がり時間とを精度良く一致させることができるようになる。
（ｒ１／／ｒ３）＝（ｒ２／／ｒ５） ……式（１２）
（ｒ２／／ｒ４）＝（ｒ１／／ｒ５） ……式（１３）

このとき、抵抗成分ｒ１（Ω）と抵抗成分ｒ２（Ω）との各値を略近い値にし、また抵抗成分ｒ３（Ω）と抵抗成分ｒ５（Ω）との各値を略近い値にし、さらに抵抗成分ｒ４（Ω）と抵抗成分ｒ５（Ω）との各値を略近い値にする。すると、各出力電圧の立ち上がり時間Ｔｒａ（Ｓｅｃ）と立ち下がり時間Ｔｆｂ（Ｓｅｃ）との関係は、Ｔｒａ≒Ｔｆｂとなる。よって、各出力電圧の立ち上がり時間Ｔｒａ（Ｓｅｃ）と立ち下がり時間Ｔｆｂ（Ｓｅｃ）との時間差を減らすことができる。また、各出力電圧の立ち上がり時間Ｔｒｂ（Ｓｅｃ）と立ち下がり時間Ｔｆａ（Ｓｅｃ）との関係は、Ｔｒｂ≒Ｔｆａとなる。よって、各出力電圧の立ち上がり時間Ｔｒｂ（Ｓｅｃ）と立ち下がり時間Ｔｆａ（Ｓｅｃ）との時間差を減らすことができる。

さらには、抵抗成分ｒ１（Ω）と抵抗成分ｒ２（Ω）との各値を同じ値にし、また抵抗成分ｒ３（Ω）と抵抗成分ｒ５（Ω）との各値を同じ値にし、さらに抵抗成分ｒ４（Ω）と抵抗成分ｒ５（Ω）との各値を同じ値にする。すると、各出力電圧の立ち上がり時間Ｔｒａ（Ｓｅｃ）と立ち下がり時間Ｔｆｂ（Ｓｅｃ）との関係は、Ｔｒａ＝Ｔｆｂとなる。よって、各出力電圧の立ち上がり時間Ｔｒａ（Ｓｅｃ）と立ち下がり時間Ｔｆｂ（Ｓｅｃ）とを精度良く一致させることができる。また、各出力電圧の立ち上がり時間Ｔｒｂ（Ｓｅｃ）と立ち下がり時間Ｔｆａ（Ｓｅｃ）との関係は、Ｔｒｂ＝Ｔｆａとなる。よって、各出力電圧の立ち上がり時間Ｔｒｂ（Ｓｅｃ）と立ち下がり時間Ｔｆａ（Ｓｅｃ）とを精度良く一致させることができる。

また、第１実施形態に係るＥＣＬ回路１０においては、オン抵抗ＲＴｒ５、ＲＴｒ６として抵抗成分ｒＴｒ５（Ω）、ｒＴｒ６（Ω）を有するＰＭＯＳトランジスタＴｒ５、Ｔｒ６がＰＭＯＳトランジスタである。また、抵抗成分ｒＩ１を有する電流源Ｉ１にあっては、ＮＭＯＳトランジスタである。このように、これらのトランジスタは同一の種類のトランジスタではないため、これらのトランジスタに製造時の固有のばらつきがある場合には、ばらつき方が同じにならないことがある。

これに対して、本実施形態に係るＥＣＬ回路２０においては、抵抗素子Ｒ３〜Ｒ５は全て同じ抵抗である。このため、各抵抗素子に製造時の固有のばらつきがあっても、ばらつき方は、どの抵抗素子においても比較的同じなる。このため、本実施形態に係るＥＣＬ回路２０は、第１実施形態に係るＥＣＬ回路１０よりも、回路を構成する素子の製造時のばらつきによる各出力電圧の立ち上がり時間と立ち下がり時間とのずれの影響を受けにくいという特徴も有している。

このように、調整用抵抗素子として機能する抵抗素子Ｒ３、Ｒ４とを新たに接続することによって、差動出力信号の各出力電圧の立ち上がり時間を決定するための抵抗成分に、抵抗素子Ｒ３、Ｒ４の抵抗成分ｒ３（Ω）、ｒ４（Ω）を加えている。また、電流供給素子として電流源Ｉ１ではなく、抵抗素子Ｒ５を接続することによって、差動出力信号の各出力電圧の立ち下がり時間を決定するための抵抗成分を、抵抗素子Ｒ５の抵抗成分ｒ５（Ω）に変更している。そして、上記の式（１２）、式（１３）で示したような各素子の抵抗成分の関係によって、差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間とが同じになるように調整する。このように、ＥＣＬ回路２０においては、調整用抵抗素子として機能する抵抗素子Ｒ３、Ｒ４で差動出力信号の立ち上がり時間を調整し、電流供給素子として機能する抵抗素子Ｒ５で差動出力信号の立ち下がり時間を調整することができるようにする。また、調整のために用いる素子が全て抵抗素子（抵抗素子Ｒ３〜Ｒ５）であるため、差動出力信号の立ち上がり時間と立ち下がり時間とを一致させやすい。

（第３実施形態に係るＣＭＬ回路３０の回路構成・動作）
続いて、図３を参照して、本発明の第３実施形態に係るＣＭＬ回路３０の回路構成・動作を説明する。
図３に示す（出力バッファ回路である）ＣＭＬ回路３０は、第２実施形態に係るＥＣＬ回路２０を構成する素子のうち、ＮＭＯＳトランジスタＴｒ３、Ｔｒ４だけを有していない回路構成である。つまり、ＣＭＬ回路３０は、出力段としてソースフォロアを有していない回路構成である。ＣＭＬ回路３０は、ＮＭＯＳトランジスタＴｒ３、Ｔｒ４を有していないが、回路動作にあっては、第２実施形態に係るＥＣＬ回路２０と同じである。このため、上記で説明した要領で、各出力電圧の立ち上がり時間および立ち下がり時間との時間差を減らして、立ち上がり時間と立ち下がり時間とを精度良く一致させることができる。このように、出力バッファ回路は、上記の各実施形態で説明したようなＥＣＬ回路に限定されることなく、ＣＭＬ回路であっても良い。

（各実施形態に係るＥＣＬ回路およびＣＭＬ回路のまとめ）
各実施形態に係るＥＣＬ回路およびＣＭＬ回路においては、調整用トランジスタや調整用抵抗素子として機能する素子を新たに接続することによって、差動出力信号の各出力電圧の立ち上がり時間を決定するための抵抗成分に、それらの素子の抵抗成分を加えている。また、電流供給素子として機能する素子に電流源だけでなく、抵抗素子を接続することによって、差動出力信号の各出力電圧の立ち下がり時間を決定するための抵抗成分を、抵抗素子に変更することもできる。そして、上記で説明したような各素子の抵抗成分の関係によって、差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間とが同じになるように調整する。

差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間との時間差を減らし、さらには、立ち上がり時間と立ち下がり時間とを精度良く一致させることのできる出力バッファ回路として、高速データ通信用等の様々な電子機器に利用することができる。

１０，２０……ＥＣＬ回路（バッファ回路）
３０……ＣＭＬ回路（バッファ回路）
Ｒ１、Ｒ２……抵抗素子
Ｔｒ１〜Ｔｒ４……ＮＭＯＳトランジスタ
Ｃ３、Ｃ４……ＮＭＯＳトランジスタＴｒ３、Ｔｒ４のゲート端子につく容量素子
Ｒ３、Ｒ４……抵抗素子（調整用抵抗素子）
Ｔｒ５、Ｔｒ６……ＰＭＯＳトランジスタ（調整用トランジスタ）
Ｉ１……電流源（電流供給素子）
Ｒ５……抵抗素子（電流供給素子）
ＲＡ、ＲＢ……外付け抵抗

本発明によるバッファ回路は、上記の目的を達成するために、次のように構成される。
本発明のある態様による出力バッファ回路は、差動対を構成する第１および第２のトランジスタと、前記第１および第２のトランジスタに共通接続される第１の抵抗成分と、前記第１および第２のトランジスタの負荷として、前記第１および第２のトランジスタに対して夫々直列に接続された第１および第２の抵抗素子と、前記第１の抵抗素子に対して並列に接続され、かつ、前記第１のトランジスタのゲート端子の入力電圧により制御される第２の抵抗成分と、前記第２の抵抗素子に対して並列に接続され、かつ、前記第２のトランジスタのゲート端子の入力電圧により制御される第３の抵抗成分と、を備え、前記第１の抵抗成分は、前記第１および第２のトランジスタに電流を供給する電流供給素子である抵抗素子を備え、前記第２の抵抗成分は、ゲート端子が前記第１のトランジスタのゲート端子に接続された第１の調整用トランジスタと、前記第１の調整用トランジスタと直列に接続された第１の調整用抵抗素子とを備え、前記第３の抵抗成分は、ゲート端子が前記第２のトランジスタのゲート端子に接続された第２の調整用トランジスタと、前記第２の調整用トランジスタと直列に接続された第２の調整用抵抗素子とを備え、前記電流供給素子である抵抗素子、前記第１の調整用抵抗素子、及び、前記第２の調整用抵抗素子で、差動出力信号の立ち上がり時間と立下り時間とを調整することを特徴とする。

そこで、第２の抵抗成分と第３の抵抗成分とを接続することによって、差動出力信号の各出力電圧の立ち上がり時間を決定するための抵抗成分に、第２の抵抗成分と第３の抵抗成分とを加えている。そして、これらの各素子の抵抗成分の関係によって、差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間とが同じになるように調整することが可能となる。
また、第１の調整用抵抗素子が、第１の調整用トランジスタと直列に接続され、かつ第１の調整用トランジスタと共に第１の抵抗素子に対して並列に接続される。同様に、第２の調整用抵抗素子が、第２の調整用トランジスタと直列に接続され、かつ第２の調整用トランジスタと共に第２の抵抗素子に対して並列に接続される。
これによって、差動出力信号の各出力電圧の立ち上がり時間を決定するための抵抗成分に、第１の調整用抵抗素子の抵抗成分と第２の調整用抵抗素子の抵抗成分とを加えている。そして、これらの各素子の抵抗成分によって、差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間とが同じになるように調整することが可能となる。
また、電流供給素子を電流源とした場合には、例えば、第１の調整用トランジスタおよび第２の調整用トランジスタがＰＭＯＳトランジスタであり、電流源Ｉ１がＮＭＯＳトランジスタであることがある。すると、これらのトランジスタは同一のトランジスタではないため、これらのトランジスタに製造時の固有のばらつきがある場合には、ばらつき方が同じにならないことがある。
しかしながら、電流供給素子を、第１の調整用抵抗素子および第２の調整用抵抗素子と同じ抵抗素子とすることで、各抵抗間のばらつき方は比較的同じにすることができる。これにより、回路を構成する素子の製造時のばらつきによる差動出力信号の各出力電圧の立ち上がり時間と立ち下がり時間とのずれの影響を少なくすることが可能となる。

Claims (10)

1. 差動対を構成する第１および第２のトランジスタと、
   前記第１および第２のトランジスタに共通接続される第１の抵抗成分と、
   前記第１および第２のトランジスタの負荷として、前記第１および第２のトランジスタに対して夫々直列に接続された第１および第２の抵抗素子と、
   前記第１の抵抗素子に対して並列に接続され、かつ、前記第１のトランジスタのゲート端子の入力電圧により制御される第２の抵抗成分と、
   前記第２の抵抗素子に対して並列に接続され、かつ、前記第２のトランジスタのゲート端子の入力電圧により制御される第３の抵抗成分と、
   を備えることを特徴とする出力バッファ回路。
2. 前記第１の抵抗素子の抵抗成分と前記第２の抵抗成分との合成抵抗成分と、前記第２の抵抗素子の抵抗成分と前記第１の抵抗成分との合成抵抗成分との差分が少なくなるように調整され、
   かつ、前記第２の抵抗素子の抵抗成分と前記第３の抵抗成分との合成抵抗成分と、前記第１の抵抗素子の抵抗成分と前記第１の抵抗成分との合成抵抗成分との差分が少なくなるように調整されたことを特徴とする請求項１に記載の出力バッファ回路。
3. 前記第１の抵抗素子の抵抗成分と前記第２の抵抗成分との合成抵抗成分と、前記第２の抵抗素子の抵抗成分と前記第１の抵抗成分との合成抵抗成分と、が等しいまたは略等しく、
   かつ、前記第２の抵抗素子の抵抗成分と前記第３の抵抗成分との合成抵抗成分と、前記第１の抵抗素子の抵抗成分と前記第１の抵抗成分との合成抵抗成分と、が等しいまたは略等しいことを特徴とする請求項１に記載の出力バッファ回路。
4. 前記第１の抵抗成分は、前記第１および第２のトランジスタに電流を供給する電流供給素子を備え、
   前記第２の抵抗成分は、ゲート端子が前記第１のトランジスタのゲート端子に接続された第１の調整用トランジスタを備え、
   前記第３の抵抗成分は、ゲート端子が前記第２のトランジスタのゲート端子に接続された第２の調整用トランジスタを備えることを特徴とする請求項１乃至３のいずれか１項に記載の出力バッファ回路。
5. 前記第２の抵抗成分は、前記第１の調整用トランジスタと直列に接続された第１の調整用抵抗素子を備え、
   前記第３の抵抗成分は、前記第２の調整用トランジスタと直列に接続された第２の調整用抵抗素子を備えることを特徴とする請求項４に記載の出力バッファ回路。
6. 前記第１の抵抗素子の抵抗成分と前記第１の調整用抵抗素子の抵抗成分との合成抵抗成分と、前記第２の抵抗素子の抵抗成分と前記第１の抵抗成分との合成抵抗成分との差分が少なくなるように調整され、
   かつ、前記第２の抵抗素子の抵抗成分と前記第２の調整用抵抗素子の抵抗成分との合成抵抗成分と、前記第１の抵抗素子の抵抗成分と前記第１の抵抗成分との合成抵抗成分との差分が少なくなるように調整されたことを特徴とする請求項５に記載の出力バッファ回路。
7. 前記第１の抵抗素子の抵抗成分と前記第１の調整用抵抗素子の抵抗成分との合成抵抗成分と、前記第２の抵抗素子の抵抗成分と前記第１の抵抗成分との合成抵抗成分と、が等しいまたは略等しく、
   かつ、前記第２の抵抗素子の抵抗成分と前記第２の調整用抵抗素子の抵抗成分との合成抵抗成分と、前記第１の抵抗素子の抵抗成分と前記第１の抵抗成分との合成抵抗成分と、が等しいまたは略等しいことを特徴とする請求項５に記載の出力バッファ回路。
8. 前記電流供給素子は、定電流源であることを特徴とする請求項４に記載の出力バッファ回路。
9. 前記電流供給素子は、抵抗素子であることを特徴とする請求項４に記載の出力バッファ回路。
10. 出力段としてソースフォロアを備えることを特徴とする請求項１乃至９のいずれか１項に記載の出力バッファ回路。

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