JPWO2012102252A1 - 貫通電極付基板およびその製造方法 - Google Patents

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Abstract

貫通電極付基板の製造方法は、シリコン基板５１およびガラス基板５４のうちいずれか一方の基板に凹部２１又は貫通孔２１Ｂを形成する工程と、他方の基板に凸部５２を形成する工程と、凸部５２が凹部２１又は貫通孔２１Ｂに挿入された状態となるように、シリコン基板５１とガラス基板５４とを重ね合わせる工程と、シリコン基板５１とガラス基板５４とを接合する工程とを備えている。

Description

本発明は、貫通電極付基板およびその製造方法に関する。
従来、貫通電極付基板を製造する方法として、例えば、特許文献１に記載された技術が知られている。
この特許文献１には、ガラス材料からなるフラット基板（貫通電極付基板）の製造方法が記載されている。具体的には、ガラス材料からなるフラット基板は下記のようにして製造される。まず、平坦なシリコン基板の表面に窪みを形成し、平坦なガラス基板にシリコン基板の窪みが形成された面を重ね合わせる。そして、ガラス基板を加熱することによりガラス基板の一部をこの窪みの中に埋め込む。その後、ガラス基板を再固化させ、フラット基板の表裏面を研磨し、シリコンを除去する。
特許第４４８０９３９号公報
しかしながら、上記従来の技術では、ガラス基板を加熱することにより溶融させてガラス基板の一部をこの窪みの中に埋め込むようにしているため、熱応力が作用してデバイス特性に影響を与えてしまうおそれがあった。
そこで、本発明は、デバイス特性に与える影響を極力抑制することのできる貫通電極付基板およびその製造方法を得ることを目的とする。
本発明は、貫通電極付基板の製造方法であって、シリコン基板およびガラス基板のうちいずれか一方の基板に凹部又は貫通孔を形成する工程と、他方の基板に凸部を形成する工程と、前記凸部が前記凹部又は貫通孔に挿入された状態となるように、前記シリコン基板と前記ガラス基板とを重ね合わせる工程と、前記シリコン基板と前記ガラス基板とを接合する工程と、を備えることを特徴とする。
また、前記シリコン基板と前記ガラス基板とが接合された接合基板の少なくとも片面において前記ガラス基板および前記シリコン基板を露出させる工程をさらに備えてもよい。
また、前記シリコン基板と前記ガラス基板との接合を、前記凸部が形成された基板が前記凹部又は貫通孔の開口を空隙が形成されないように覆った状態で行うようにしてもよい。
また、前記凸部と前記凹部又は前記凸部と前記貫通孔との間に隙間が形成されるようにしてもよい。
また、本発明は、ガラス基板の内部に貫通電極が形成された貫通電極付基板であって、前記貫通電極と前記ガラス基板との間に隙間が形成されていることを特徴とする。
本発明によれば、熱応力による影響を抑制することのできる貫通電極付基板およびその製造方法を提供することが可能である。
図１は、本発明の第１実施形態にかかる半導体装置を示す図であって、（ａ）は、パッケージ蓋の構成を示す斜視図、（ｂ）は、パッケージ蓋を除く構成を示す斜視図である。 図２は、本発明の第１実施形態にかかる加速度センサチップの概略構成を示す分解斜視である。 図３は、本発明の第１実施形態にかかる加速度センサチップの概略構成を示す断面図である。 図４（ａ）〜図４（ｃ）は、本発明の第１実施形態にかかるガラス基板の製造方法を模式的に示す断面図である。 図５（ａ）〜図５（ｃ）は、本発明の第１実施形態にかかるシリコン基板の製造方法を模式的に示す断面図である。 図６（ａ）〜図６（ｅ）は、本発明の第１実施形態にかかる貫通電極付基板の製造方法を模式的に示す断面図である。 図７（ａ）〜図７（ｃ）は、本発明の第１実施形態の変形例にかかるシリコン基板の製造方法を模式的に示す断面図である。 図８（ａ）〜図８（ｃ）は、本発明の第１実施形態の変形例にかかるガラス基板の製造方法を模式的に示す断面図である。 図９（ａ）〜図９（ｅ）は、本発明の第１実施形態の変形例にかかる貫通電極付基板の製造方法を模式的に示す断面図である。 図１０は、本発明の第２実施形態にかかる加速度センサチップの概略構成を示す断面図である。 図１１（ａ）〜図１１（ｃ）は、本発明の第２実施形態にかかるガラス基板の製造方法を模式的に示す断面図である。 図１２（ａ）〜図１２（ｃ）は、本発明の第２実施形態にかかるシリコン基板の製造方法を模式的に示す断面図である。 図１３（ａ）〜図１３（ｃ）は、本発明の第２実施形態にかかる貫通電極付基板の製造方法を模式的に示す断面図である。 図１４（ａ）〜図１４（ｃ）は、本発明の第２実施形態の変形例にかかるガラス基板の製造方法を模式的に示す断面図である。 図１５（ａ）〜図１５（ｃ）は、本発明の第２実施形態の変形例にかかるシリコン基板の製造方法を模式的に示す断面図である。 図１６（ａ）〜図１６（ｄ）は、本発明の第２実施形態の変形例にかかる貫通電極付基板の製造方法を模式的に示す断面図である。 図１７は、本発明の第３実施形態にかかる加速度センサチップの概略構成を示す断面図である。 図１８（ａ）〜図１８（ｃ）は、本発明の第３実施形態にかかるガラス基板の製造方法を模式的に示す断面図である。 図１９（ａ）〜図１９（ｃ）は、本発明の第３実施形態にかかるシリコン基板の製造方法を模式的に示す断面図である。 図２０（ａ）〜図２０（ｃ）は、本発明の第３実施形態にかかる貫通電極付基板の製造方法を模式的に示す断面図である。
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。以下では、静電容量式センサとしての加速度センサで用いられる貫通電極付基板を例示する。また、錘部の可動電極が形成される側をシリコン基板の表面側と定義する。そして、シリコン基板の短手方向をＸ方向、シリコン基板の長手方向をＹ方向、シリコン基板の厚さ方向をＺ方向として説明する。
また、以下の複数の実施形態には、同様の構成要素が含まれている。よって、以下では、それら同様の構成要素には共通の符号を付与するとともに、重複する説明を省略する。
（第１実施形態）
本実施形態にかかる半導体装置１は、図１（ａ）および図１（ｂ）に示すように、ＭＥＭＳデバイスの一例としての加速度センサチップ（加速度センサ：半導体素子）Ａと、加速度センサチップＡから出力された信号を処理する信号処理回路が形成された制御ＩＣチップＢと、を備えている。また、半導体装置１は、表面実装型のパッケージ１０１を備えており、このパッケージ１０１に、加速度センサチップＡおよび制御ＩＣチップＢが収納されている。
パッケージ１０１は、図１（ｂ）における上面に位置する一面が開放された箱形の形状を有するプラスチックパッケージ本体１０２と、パッケージ１０１の開放された一面を閉塞するパッケージ蓋（リッド）１０３とを備えている。また、プラスチックパッケージ本体１０２は、加速度センサチップＡおよび制御ＩＣチップＢに電気的に接続される複数のリード１１２を備えている。
各リード１１２は、プラスチックパッケージ本体１０２の外側面から導出されたアウタリード１１２ｂと、プラスチックパッケージ本体１０２の内側面から導出されたインナリード１１２ａとを備えている。
そして、各インナリード１１２ａは、ボンディングワイヤＷを通じて制御ＩＣチップＢが備える各パッドに電気的に接続されている。
加速度センサチップＡは、加速度センサチップＡの外周形状に基づいて規定した仮想三角形の３つの頂点に対応する３箇所に配置された接着部１０４により、プラスチックパッケージ本体１０２の底部に位置する搭載面１０２ａに固着されている。この接着部１０４は、プラスチックパッケージ本体１０２に連続して一体に突設されている円錐台形状の突起部と、当該突起部を被覆する接着剤とで構成されている。接着剤としては、例えば、弾性率が１ＭＰａ以下のシリコン樹脂などのシリコン系樹脂を用いることができる。
ここで、加速度センサチップＡが備える総てのパッドは、プラスチックパッケージ本体１０２の開放された一面に対向する加速度センサチップＡの主面において、この主面の１辺に沿って配置されている。この１辺の両端の２箇所と、当該１辺に平行な辺の１箇所（例えば、中央部）との３箇所に頂点を有する仮想三角形の各頂点に接着部１０４が位置している。これにより、各パッドにボンディングワイヤＷを安定してボンディングすることができる。なお、接着部１０４の位置に関し、上記１辺に平行な辺の１箇所については、中央部に限らず、例えば、両端の一方でもよいが、中央部の方が加速度センサチップＡをより安定して支持することができるとともに、各パッドにボンディングワイヤＷを安定してボンディングすることができる。
制御ＩＣチップＢは、単結晶シリコン等から成る半導体基板上に形成された複数の半導体素子、これらを接続する配線、および半導体素子や配線を外部環境から保護するパッシベーション膜からなる半導体チップである。そして、制御ＩＣチップＢの裏面全体がシリコン系樹脂によりプラスチックパッケージ本体１０２の底面に固着されている。制御ＩＣチップＢ上に形成される信号処理回路は、加速度センサチップＡの機能に応じて適宜設計すればよく、加速度センサチップＡと協働するものであればよい。例えば、制御ＩＣチップＢをＡＳＩＣ（Application Specific IC）として形成することができる。
図１の半導体装置を製造するには、まず、加速度センサチップＡおよび制御ＩＣチップＢをプラスチックパッケージ本体１０２に固着するダイボンディング工程を行う。そして、加速度センサチップＡと制御ＩＣチップＢとの間、制御ＩＣチップＢとインナリード１１２ａとの間を、それぞれボンディングワイヤＷを介して電気的に接続するワイヤボンディング工程を行う。その後、樹脂被覆部１１６を形成する樹脂被覆部形成工程を行い、続いて、パッケージ蓋（リッド）１０３の外周を、プラスチックパッケージ本体１０２に接合するシーリング工程を行う。これにより、プラスチックパッケージ本体１０２の内部は気密状体で封止される。なお、パッケージ蓋１０３の適宜部位には、レーザマーキング技術により、製品名称や製造日時等を示す表記１１３が形成されている。
なお、本実施形態では、制御ＩＣチップＢが１枚のシリコン基板を用いて形成されているのに対して、加速度センサチップＡは、積層された複数の基板を用いて形成されており、加速度センサチップＡの厚みが制御ＩＣチップＢの厚みに比べて厚くなっている。そのため、プラスチックパッケージ本体１０２の底部において加速度センサチップＡを搭載する搭載面１０２ａを制御ＩＣチップＢの搭載部位よりも凹ませている。したがって、プラスチックパッケージ本体１０２の底部は、加速度センサチップＡを搭載する部位の厚みが他の部位に比べて薄くなっている。
さらに、本実施形態では、プラスチックパッケージ本体１０２の外形を１０ｍｍ×７ｍｍ×３ｍｍの直方体としている。しかしながら、この外形および数値は一例であり、プラスチックパッケージ本体１０２の外形は、加速度センサチップＡや制御ＩＣチップＢの外形、リード１１２の本数やピッチなどに応じて適宜設定することが可能である。
また、プラスチックパッケージ本体１０２の材料としては、熱可塑性樹脂の一種であって、酸素および水蒸気の透過率が極めて低い液晶性ポリエステル（ＬＣＰ）を採用している。しかしながら、ＬＣＰに限らず、例えば、ポリフェニレンサルファイト（ＰＰＳ）、ポリビスアミドトリアゾール（ＰＢＴ）等を採用してもよい。
また、各リード１１２の材料、つまり、各リード１１２の基礎となるリードフレームの材料としては、銅合金の中でもばね性の高いりん青銅を採用している。ここでは、リードフレームとして、材質がりん青銅で板厚が０．２ｍｍにリードフレームを用い、厚みが２μｍ〜４μｍのＮｉ膜と、厚みが０．２μｍ〜０．３μｍのＡｕ膜との積層膜からなるめっき膜を電解めっき法により形成している。これにより、ワイヤボンディングの接合信頼性と半田付け信頼性とを両立させることができる。また、熱可塑性樹脂成形品のプラスチックパッケージ本体１０２は、リード１１２が同時一体に成形されている。しかしながら、熱可塑性樹脂であるＬＣＰにより形成されるプラスチックパッケージ本体１０２とリード１１２のＡｕ膜とは密着性が低い。そこで、本実施形態では、上述のリードフレームのうちプラスチックパッケージ本体１０２に埋設される部位にパンチ穴を設けることで各リード１１２が抜け落ちるのを防止できるようにしている。
また、図１の半導体装置には、インナリード１１２ａの露出部位およびその周囲を覆う樹脂被覆部１１６が設けられている。樹脂被覆部１１６は、例えば、アミン系エポキシ樹脂などのエポキシ系樹脂などの非透湿性の樹脂からなる。本実施形態では、ワイヤボンディング工程の後に、ディスペンサを用いてこの非透湿性の樹脂を塗布し、これを硬化させることで、樹脂被覆部１１６を形成して機密性の向上を図っている。なお、この非透湿性の樹脂に代えてセラミックスを用いてもよく、セラミックスを用いる場合には、プラズマ溶射などの技術を用いてセラミックスを局所的に吹き付けるようにすればよい。
また、ボンディングワイヤとしては、Ａｌワイヤに比べて耐腐食性の高いＡｕワイヤを用いている。また、本実施形態では、直径が２５μｍのＡｕワイヤを採用しているが、これに限らず、例えば、直径が２０μｍ〜５０μｍのＡｕワイヤから適宜選択することも可能である。
次に、加速度センサチップＡの概略構成を説明する。
加速度センサチップＡは、静電容量型の加速度センサチップであって、ＳＯＩ（Silicon On Insulator）基板１０を用いて形成されたセンサ本体１と、ガラス基板２０を用いて形成された第１の固定基板２と、ガラス基板３０を用いて形成された第２の固定基板３とを備えている。第１の固定基板２は、センサ本体１の一表面１ａ側（図２や図３における上面側）に固着され、第２の固定基板３は、センサ本体１の他表面１ｂ側（図２や図３における下面側）に固着されている。なお、第１および第２の固定基板２，３はセンサ本体１と同じ外形寸法に形成されている。
また、図２では、センサ本体１、第１の固定基板２および第２の固定基板３のそれぞれの構成を示すべく、センサ本体１、第１の固定基板２および第２の固定基板３が分離した状態を示している。このセンサ本体１は、ＳＯＩ基板１０に限らず、例えば、絶縁層を備えない通常のシリコン基板を用いて形成してもよい。また、第１および第２の固定基板２，３は、それぞれ、シリコン基板およびガラス基板のどちらで形成してもかまわない。
センサ本体１は、２つの平面視矩形状の開口窓１２が上記一表面１ａに沿って並設するフレーム部１１と、フレーム部１１の各開口窓１２の内側に配置された２つの平面視矩形状の重り部１３と、フレーム部１１と重り部１３との間を連結する各一対の支持ばね部１４とを備えている。
２つの平面視矩形状の重り部１３は、第１および第２の固定基板２，３からそれぞれ離間して配置されている。第１の固定基板２に対向する各重り部１３の主面（図２や図３における上面）上に可動電極１５Ａ，１５Ｂがそれぞれ配置されている。そして、重り部１３の周囲を囲むフレーム部１１の外周全体が第１および第２の固定基板２，３に接合されている。これにより、フレーム部１１と第１および第２の固定基板２，３が、重り部１３および後述する固定子１６を収納するチップサイズパッケージを構成することとなる。
一対の支持ばね部１４は、フレーム部１１の各開口窓１２の内側で重り部１３の重心を通る直線に沿って重り部１３を挟む形で配置されている。各支持ばね部１４は、ねじれ変形が可能なトーションばね（トーションバー）であって、フレーム部１１および重り部１３に比べて肉薄に形成されている。そして、重り部１３は、フレーム部１１に対して一対の支持ばね部１４の回りで変位可能となっている。
センサ本体１のフレーム部１１には、各開口窓１２のそれぞれに連通する平面視矩形状の窓孔１７が２つの開口窓１２と同じ方向に並設されている。各窓孔１７の内側には、それぞれ２つの固定子１６が一対の支持ばね部１４の並設方向に沿って配置されている。
各固定子６と窓孔１７の内周面との間、各固定子１６と重り部１３の外周面との間、および隣り合う固定子１６同士の間には、隙間がそれぞれ形成されており、互いに分離独立して電気的に絶縁されている。そして、各固定子１６は、第１および第２の固定基板２，３にそれぞれ接合されている。また、センサ本体１の一表面１ａ側において、各固定子１６には、例えば、Ａｌ−Ｓｉ膜などの金属薄膜からなる円形状の電極パッド１８が形成されている。同様に、フレーム１１において隣り合う窓孔１７の間の部位にも、例えば、Ａｌ−Ｓｉ膜などの金属薄膜からなる円形状の電極パッド１８が形成されている。
各固定子１６に形成された各電極パッド１８は、後述する各固定電極２５に電気的にそれぞれ接続されており、フレーム部１１に形成された電極パッド１８は、可動電極１５Ａおよび可動電極１５Ｂに電気的に接続されている。以上説明した複数の電極パッド１８は、加速度センサチップＡの矩形状の外周形状の１辺に沿って配置されている。
第１の固定基板２は、第１の固定基板２の第１の主面２ａとこれに対向する第２の主面（センサ本体１に重なり合う面）２ｂとの間を貫通している複数の配線（貫通電極）２８と、第２の主面２ｂ上に形成された複数の固定電極２５とを備えている。
固定電極２５Ａａおよび固定電極２５Ａｂは、対をなして可動電極１５Ａに対向して配置されている。同様に、固定電極２５Ｂａおよび固定電極２５Ｂｂは、対をなして可動電極１５Ｂに対向して配置されている。各固定電極２５は、例えば、Ａｌ−Ｓｉ膜などの金属薄膜で形成されている。
各配線２８は、第１の固定基板２の第２の主面において、センサ本体１の電極パッド１８にそれぞれ電気的に接続されている。これにより、電極パッド１８を介して各固定電極２５の電位および可動電極１５の電位をそれぞれ加速度センサチップＡの外部へ取り出すことができる。
本実施形態では、この第１の固定基板２が、ガラス基板２０の内部に配線（貫通電極）２８が形成された貫通電極付基板５０に相当するものである。
したがって、本実施形態の第１の固定基板２として用いられる貫通電極付基板５０は、ガラス基板２０に形成された貫通孔５３と、当該貫通孔５３に、第１の主面２ａおよび第２の主面２ｂで露出するように埋め込まれた配線（貫通電極）２８とを備えることとなる。なお、配線（貫通電極）２８は、配線（貫通電極）２８の側面２８ａとガラス基板２０の貫通孔５３に対応する部位に形成される内面５３ａとの間に空隙が形成されないように貫通孔５３に埋め込まれている（充填されている）。すなわち、ガラス基板２０に形成された貫通孔５３が配線（貫通電極）２８によって封止されている。
一方、第２の固定基板３の一表面３ａ（センサ本体１に重なり合う面）であって、重り部１３と対応する位置には、例えば、Ａｌ−Ｓｉ膜などの金属薄膜からなる付着防止膜３５が配置されている。この付着防止膜３５は、変位する重り部１３の第２の固定基板３への付着を防止するものである。
次に、加速度センサチップＡの構成を説明する。
センサ本体１はＳＯＩ基板１０を用いて形成されている。ＳＯＩ基板１０は、単結晶シリコンからなる支持基板１０ａと、支持基板１０ａの上に配置されたシリコン酸化膜からなる絶縁層１０ｂと、絶縁層１０ｂの上に配置されたｎ型のシリコン層（活性層）１０ｃとを有する。
センサ本体１のうちフレーム部１１および固定子１６は、第１の固定基板２および第２の固定基板３に接合されている。これに対して、重り部１３は、第１および第２の固定基板２，３からそれぞれ離間して配置されており、一対の支持ばね部１４によりフレーム部１１に支持されている。
また、重り部１３の過度の変位を規制する微小な突起部１３ｃが、重り部１３における第１および第２の固定基板２，３のそれぞれとの対向面から突設されている。そして、重り部１３には、矩形状に開口された凹部１３ａ，１３ｂがそれぞれ形成されている。凹部１３ａ，１３ｂは、互いに大きさが異なるため、一対の支持ばね部１４を通る直線を境にして、重り部１３の左右の質量が異なっている。
第１の固定基板２の配線２８は、電極パッド１８に電気的に接続されている。電極パッド１８は、固定子１６、連絡用導体部１６ｄ、金属配線２６を通じて、固定電極２５に接続されている。
上述の加速度センサチップＡは、センサ本体１に設けられた可動電極１５と第１の固定基板２に設けられた固定電極２５との対を４対有し、可動電極１５と固定電極２５との対ごとに可変容量コンデンサが構成されている。そして、加速度センサチップＡ、すなわち、重り部１３に加速度が加わると、支持ばね部１４がねじれて、重り部１３が変位する。これにより、対をなす固定電極２５と可動電極１５との対向面積および間隔が変化し、可変容量コンデンサの静電容量が変化する。加速度センサチップＡは、この静電容量の変化から加速度を検出することができるようになっている。
次に、第１の固定基板２として用いられる貫通電極付基板５０の一例としてのガラス埋込シリコン基板の製造方法について説明する。
最初に、ガラス基板５４に凹部２１を形成する方法について説明する。まず、図４（ａ）に示すように、ガラス基板５４を用意し、ガラス基板５４にレジスト７０を形成する。その後、図４（ｂ）に示すように、ＲＩＥ処理等によりガラス基板５４の表面の所定領域を選択的に除去して凹部２１を形成する。この凹部２１が形成されると、図４（ｃ）に示すように、レジスト７０が除去される。こうして、凹部２１が形成されたガラス基板５４が形成される（図４（ｃ）参照）。
次に、シリコン基板５１に凸部５２を形成する方法について説明する。
本実施形態では、まず、図５（ａ）に示すように、電気抵抗が十分に小さいシリコン基板５１を用意する。このシリコン基板５１の全体にはｐ型あるいはｎ型の不純物が添加されている。そして、シリコン基板５１の表面にレジスト７０を形成する。その後、図５（ｂ）に示すように、ＲＩＥ処理等によりシリコン基板５１の表面の所定領域を選択的に除去して複数の凸部５２を形成する。この凸部５２が形成されると、図５（ｃ）に示すように、レジスト７０が除去される。こうして、凸部５２が形成されたシリコン基板５１が形成される（図５（ｃ）参照）。なお、ここでは、シリコン基板５１の全体に不純物が添加されているものを例示したが、これに限定されるものではなく、少なくとも、配線（貫通電極）２８として残す部分の深さまで不純物が添加されていればよい。
このように、本実施形態では、ガラス基板５４が、シリコン基板およびガラス基板のうちいずれか一方の基板に相当し、シリコン基板５１が、シリコン基板およびガラス基板のうちいずれか他方の基板に相当している。
なお、シリコン基板５１への凸部５２の形成は、ガラス基板５４への凹部２１の形成よりも先に行うことも後に行うことも可能であるし、ガラス基板５４への凹部２１の形成と並行して行うことも可能である。
次に、凸部５２が凹部２１に挿入された状態となるように、シリコン基板５１とガラス基板５４とを重ね合わせる。具体的には、まず、図６（ａ）に示すように、凹部２１が形成されたガラス基板５４と、凸部５２が形成されたシリコン基板５１とを用意する。そして、図６（ｂ）に示すように、ガラス基板５４の凹部２１にシリコン基板５１の凸部５２を挿入し、凸部５２が凹部２１に挿入された状態となるようにシリコン基板５１とガラス基板５４とを重ね合わせる。本実施形態では、凸部５２の形状をそれぞれが挿入される凹部２１の形状とほぼ同じとなるようにしている。そして、シリコン基板５１とガラス基板５４とを重ね合わせた状態で、ガラス基板５４の凹部２１とシリコン基板５１の凸部５２とが噛み合うようにしている。
次に、図６（ｃ）に示すように、凸部５２が凹部２１に挿入された状態となるように重ね合わせたシリコン基板５１とガラス基板５４とを、陽極接合等の方法で接合する。この工程は、大気圧雰囲気で行ってもよいし、減圧雰囲気で行ってもよい。また、接合方法は陽極接合に限定されるものではなく、様々な方法を採用することができる。
このように、シリコン基板５１とガラス基板５４とを接合することで、接合基板５５が形成される（図６（ｃ）参照）。
なお、シリコン基板５１とガラス基板５４との接合は、凸部５２が形成されたシリコン基板５１が凹部２１の開口２１ｂを空隙が形成されないように覆った状態で行われる。本実施形態では、凸部５２の形状をそれぞれが挿入される凹部２１の形状とほぼ同じとなるようにし、凸部５２を凹部２１に挿入した状態で、凸部５２の側面５２ａとガラス基板５４の凹部２１に対応する部位に形成される内面２１ａとの間に空隙が形成されないようにしている。すなわち、凸部５２を凹部２１に埋め込むことで、シリコン基板５１が凹部２１の開口２１ｂを空隙が形成されないように覆うようにし、かかる状態で、シリコン基板５１とガラス基板５４との接合を行っている。
その後、シリコン基板５１とガラス基板５４とが接合された接合基板５５の少なくとも片面においてガラス基板５４およびシリコン基板５１が露出するようにする。
本実施形態では、シリコン基板５１とガラス基板５４とが接合された接合基板５５の両面においてガラス基板５４およびシリコン基板５１を露出させている。
具体的には、図６（ｄ）に示すように、ガラス基板５４のうちシリコン基板５１に埋め込まれた部分を残し、他の部分を除去する。また、図６（ｅ）に示すように、シリコン基板５１のうちガラス基板５４に埋め込んだ部分を残し、他の部分を除去する。
この除去行程では、ダイヤモンド砥石を用いた研削、化学機械研磨（ＣＭＰ）等による研磨、あるいはＲＩＥなどのドライエッチングやＨＦによるウェットエッチングなどの方法を用いてガラス基板５４の上面とシリコン基板５１の裏面を削り、不要なガラスとシリコンを除去している。なお、ガラスとシリコンの除去はどちらを先に行ってもよいし、平行して行ってもよい。
こうして、ガラス基板２０の内部に配線（貫通電極）２８が形成されたガラス埋込シリコン基板（貫通電極付基板）５０が形成される。
以上の工程により製造されたガラス埋込シリコン基板（貫通電極付基板）５０が、図２および図３に示した第１の固定基板２として用いられている。
以上説明したように、本実施形態にかかるガラス埋込シリコン基板（貫通電極付基板）５０は、下記の１〜５の行程により製造される。
１．シリコン基板５１およびガラス基板５４のうちいずれか一方の基板であるガラス基板５４に凹部（凹部又は貫通孔）２１を形成する工程。
２．シリコン基板５１およびガラス基板５４のうちいずれか他方の基板であるシリコン基板５１に凸部５２を形成する工程。
３．凸部５２が凹部２１に挿入された状態となるように、シリコン基板５１とガラス基板５４とを重ね合わせる工程。
４．シリコン基板５１とガラス基板５４とを接合する工程。
５．シリコン基板５１とガラス基板５４とが接合された接合基板５５の両面（少なくとも片面）においてガラス基板５４およびシリコン基板５１を露出させる工程。
かかる行程にてガラス埋込シリコン基板（貫通電極付基板）５０を形成することで、ガラス基板を溶融させる熱処理が不要となるため、デバイス特性に与える影響を極力抑制することができる。
また、本実施形態では、シリコン基板５１とガラス基板５４との接合を、凸部５２が形成されたシリコン基板５１が凹部２１の開口２１ｂを空隙が形成されないように覆った状態で行っている。その結果、シリコン基板１０とガラス基板２０との間に空隙が形成されないようにすることができ、内部の気密性が高いデバイスを作製することができるようになる。
なお、上記第１実施形態では、ガラス基板５４に凹部２１を形成し、シリコン基板５１に凸部５１を形成したものを例示したが、ガラス基板とシリコン基板とで凹凸の関係を逆にしてもよい。
具体的には、以下のようにしてガラス基板２０の内部に配線（貫通電極）２８が形成されたガラス埋込シリコン基板（貫通電極付基板）５０Ａを形成してもよい。
まず、図７（ａ）に示すように、ガラス基板５４Ａを用意し、ガラス基板５４Ａにレジスト７０を形成する。その後、図７（ｂ）に示すように、ＲＩＥ処理等によりガラス基板５４Ａの表面の所定領域を選択的に除去して凸部２２を形成する。この凸部２２が形成されると、図７（ｃ）に示すように、レジスト７０が除去される。こうして、凸部２２が形成されたガラス基板５４Ａが形成される（図７（ｃ）参照）。
次に、シリコン基板５１Ａに凹部５６を形成する方法について説明する。
本実施形態では、まず、図８（ａ）に示すように、電気抵抗が十分に小さいシリコン基板５１Ａを用意する。このシリコン基板５１Ａの全体にはｐ型あるいはｎ型の不純物が添加されている。そして、シリコン基板５１Ａの表面にレジスト７０を形成する。その後、図８（ｂ）に示すように、ＲＩＥ処理等によりシリコン基板５１Ａの表面の所定領域を選択的に除去して複数の凹部５６を形成する。この凹部５６が形成されると、図８（ｃ）に示すように、レジスト７０が除去される。こうして、凹部５６が形成されたシリコン基板５１Ａが形成される（図８（ｃ）参照）。なお、ここでは、シリコン基板５１Ａの全体に不純物が添加されているものを例示したが、これに限定されるものではなく、少なくとも、配線（貫通電極）２８として残す部分の深さまで不純物が添加されていればよい。
このように、本実施形態では、シリコン基板５１Ａが、シリコン基板およびガラス基板のうちいずれか一方の基板に相当し、ガラス基板５４Ａが、シリコン基板およびガラス基板のうちいずれか他方の基板に相当している。
なお、シリコン基板５１Ａへの凹部５６の形成は、ガラス基板５４Ａへの凸部２２の形成よりも先に行うことも後に行うことも可能であるし、ガラス基板５４Ａへの凸部２２の形成と並行して行うことも可能である。
次に、凸部２２が凹部５６に挿入された状態となるように、シリコン基板５１Ａとガラス基板５４Ａとを重ね合わせる。具体的には、まず、図９（ａ）に示すように、凸部２２が形成されたガラス基板５４Ａと、凹部５６が形成されたシリコン基板５１Ａとを用意する。そして、図９（ｂ）に示すように、シリコン基板５１Ａの凹部５６にガラス基板５４Ａの凸部２２を挿入し、凸部２２が凹部５６に挿入された状態となるようにシリコン基板５１Ａとガラス基板５４Ａとを重ね合わせる。本実施形態では、凸部２２の形状をそれぞれが挿入される凹部５６の形状とほぼ同じとなるようにしている。そして、シリコン基板５１Ａとガラス基板５４Ａとを重ね合わせた状態で、ガラス基板５４Ａの凸部２２とシリコン基板５１Ａの凹部５６とが噛み合うようにしている。
次に、図９（ｃ）に示すように、凸部２２が凹部５６に挿入された状態となるように重ね合わせたシリコン基板５１Ａとガラス基板５４Ａとを、陽極接合等の方法で接合する。この工程は、大気圧雰囲気で行ってもよいし、減圧雰囲気で行ってもよい。また、接合方法は陽極接合に限定されるものではなく、様々な方法を採用することができる。
このように、シリコン基板５１Ａとガラス基板５４Ａとを接合することで、接合基板５５Ａが形成される（図９（ｃ）参照）。
なお、シリコン基板５１Ａとガラス基板５４Ａとの接合は、凸部２２が形成されたガラス基板５４Ａが凹部５６の開口５６ｂを空隙が形成されないように覆った状態で行われる。本実施形態では、凸部２２の形状をそれぞれが挿入される凹部５６の形状とほぼ同じとなるようにし、凸部２２を凹部５６に挿入した状態で、凸部２２の側面２２ａとシリコン基板５１Ａの凹部５６に対応する部位に形成される内面５６ａとの間に空隙が形成されないようにしている。すなわち、凸部２２を凹部５６に埋め込むことで、ガラス基板５４Ａが凹部５６の開口５６ｂを空隙が形成されないように覆うようにし、かかる状態で、シリコン基板５１Ａとガラス基板５４Ａとの接合を行っている。
その後、シリコン基板５１Ａとガラス基板５４Ａとが接合された接合基板５５Ａの少なくとも片面においてガラス基板５４Ａおよびシリコン基板５１Ａが露出するようにする。
本実施形態では、シリコン基板５１Ａとガラス基板５４Ａとが接合された接合基板５５Ａの両面においてガラス基板５４Ａおよびシリコン基板５１Ａを露出させている。
具体的には、図９（ｄ）に示すように、ガラス基板５４Ａのうちシリコン基板５１Ａに挿入した部分を残し、他の部分を除去する。また、図９（ｅ）に示すように、シリコン基板５１Ａのうちガラス基板５４Ａが埋め込まれた部分を残し、他の部分を除去する。
この除去行程では、ダイヤモンド砥石を用いた研削、化学機械研磨（ＣＭＰ）等による研磨、あるいはＲＩＥなどのドライエッチングやＨＦによるウェットエッチングなどの方法を用いてガラス基板５４Ａの上面とシリコン基板５１Ａの裏面を削り、不要なガラスとシリコンを除去している。なお、ガラスとシリコンの除去はどちらを先に行ってもよいし、平行して行ってもよい。
こうして、ガラス基板２０の内部に配線（貫通電極）２８が形成されたガラス埋込シリコン基板（貫通電極付基板）５０Ａが形成される。
かかる方法にてガラス埋込シリコン基板（貫通電極付基板）５０Ａを形成しても、上記第１実施形態と同様の作用、効果を得ることができる。
（第２実施形態）
図１０は、本発明の第２実施形態にかかる加速度センサチップＡの概略構成を示す断面図である。本実施形態にかかる加速度センサチップＡは、基本的に上記第１実施形態で示す加速度センサチップＡとほぼ同様の構成をしている。
すなわち、本実施形態にかかる加速度センサチップＡは、静電容量型の加速度センサチップであって、シリコン基板（ＳＯＩ基板）１０を用いて形成されたセンサ本体１Ｂと、ガラス基板２０を用いて形成された第１の固定基板２と、ガラス基板３０を用いて形成された第２の固定基板３とを備えている。
また、加速度センサチップＡに貫通電極付基板を用いる点は上記第１実施形態と同じである。しかしながら、本実施形態では、ガラス基板２０に形成された貫通孔２１Ｂにシリコン基板１０の凸部１１を挿入する構造となっている。以下、本実施形態にかかる貫通電極付基板５０Ｂの製造方法を説明する。
最初に、ガラス基板５４Ｂに貫通孔２１Ｂを形成する。具体的には、まず、図１１（ａ）に示すように、ガラス基板５４Ｂを用意し、ガラス基板５４Ｂにレジスト７０を形成する。その後、図１１（ｂ）に示すように、ＲＩＥ処理等によりガラス基板５４Ｂの表面の所定領域を選択的に除去して貫通孔２１Ｂを形成する。この貫通孔２１Ｂが形成されると、図１１（ｃ）に示すように、レジスト７０が除去される。こうして、貫通孔２１Ｂが形成されたガラス基板５４Ｂが形成される（図１１（ｃ）参照）。
次に、シリコン基板５１Ｂに凸部１１を形成する方法について説明する。
本実施形態では、まず、図１２（ａ）に示すように、電気抵抗が十分に小さいシリコン基板５１Ｂを用意する。このシリコン基板５１Ｂの全体にはｐ型あるいはｎ型の不純物が添加されている。そして、シリコン基板５１Ｂの表面にレジスト７０を形成する。その後、図１２（ｂ）に示すように、ＲＩＥ処理等によりシリコン基板５１Ｂの表面の所定領域を選択的に除去して複数の凸部１１を形成する。この凸部１１が形成されると、図１２（ｃ）に示すように、レジスト７０が除去される。こうして、凸部１１が形成されたシリコン基板５１Ｂが形成される（図１２（ｃ）参照）。なお、ここでは、シリコン基板５１Ｂの全体に不純物が添加されているものを例示したが、これに限定されるものではなく、少なくとも、配線（貫通電極）２８として残す部分の深さまで不純物が添加されていればよい。
このように、本実施形態では、ガラス基板５４Ｂが、シリコン基板およびガラス基板のうちいずれか一方の基板に相当し、シリコン基板５１Ｂが、シリコン基板およびガラス基板のうちいずれか他方の基板に相当している。
なお、シリコン基板５１Ｂへの凸部１１の形成は、ガラス基板５４Ｂへの貫通孔２１Ｂの形成よりも先に行うことも後に行うことも可能であるし、ガラス基板５４Ｂへの貫通孔２１Ｂの形成と並行して行うことも可能である。
次に、凸部１１が貫通孔２１Ｂに挿入された状態となるように、シリコン基板５１Ｂとガラス基板５４Ｂとを重ね合わせる。具体的には、まず、貫通孔２１Ｂが形成されたガラス基板５４Ｂと、凸部１１が形成されたシリコン基板５１Ｂとを用意する。そして、図１３（ａ）に示すように、ガラス基板５４Ｂの貫通孔２１Ｂにシリコン基板５１Ｂの凸部１１を挿入し、凸部１１が貫通孔２１Ｂに挿入された状態となるようにシリコン基板５１Ｂとガラス基板５４Ｂとを重ね合わせる。本実施形態では、貫通孔２１Ｂは上方に向けて拡径するテーパ状に形成されており、貫通孔２１Ｂの上側はシリコン基板５１Ｂの凸部１１に比べて若干大きな径となっている。そのため、ガラスとシリコンとの間（凸部１１を貫通孔２１Ｂに挿入した状態における凸部１１の側面１１ａとガラス基板５４Ｂの貫通孔２１Ｂに対応する部位に形成される内面２１ａＢとの間）には、若干の隙間６０が形成されている。そして、シリコン基板５１Ｂとガラス基板５４Ｂとを重ね合わせた状態では、貫通孔２１Ｂの下側がシリコン基板５１Ｂの凸部１１とちょうど噛み合う寸法となっている（図１３（ａ）参照）。
次に、凸部１１が貫通孔２１Ｂに挿入された状態となるように重ね合わせたシリコン基板５１Ｂとガラス基板５４Ｂとを、陽極接合等の方法で接合する。この工程は、大気圧雰囲気で行ってもよいし、減圧雰囲気で行ってもよい。また、接合方法は陽極接合に限定されるものではなく、様々な方法を採用することができる。
このように、シリコン基板５１Ｂとガラス基板５４Ｂとを接合することで、接合基板５５Ｂが形成される（図１３（ａ）参照）。
なお、シリコン基板５１Ｂとガラス基板５４Ｂとの接合は、凸部１１が形成されたシリコン基板５１Ｂが貫通孔２１Ｂの一端側（下側）開口２１ｂＢを空隙が形成されないように覆った状態で行われる。本実施形態では、貫通孔２１Ｂの下側がシリコン基板５１Ｂの凸部１１とちょうど噛み合う寸法となるように貫通孔２１Ｂを形成している。そして、凸部１１を貫通孔２１Ｂに挿入してシリコン基板５１Ｂとガラス基板５４Ｂとを重ね合わせた状態で、凸部１１の側面１１ａの下端とガラス基板５４Ｂの貫通孔２１Ｂに対応する部位に形成される内面２１ａＢの下端とが当接するようにしている。こうして、凸部１１が形成されたシリコン基板５１Ｂが貫通孔２１Ｂの一端側（下側）開口２１ｂＢを空隙が形成されないように覆うようにし、かかる状態で、シリコン基板５１Ｂとガラス基板５４Ｂとの接合を行っている。
さらに、図１３（ｂ）に示すように、シリコン基板５１Ｂの裏面にレジスト７０を形成した後、図１３（ｃ）に示すように、ＲＩＥ処理等によりシリコン基板５１Ｂの裏面の所定領域を選択的に除去する。
こうして、ガラス基板２０の内部に配線（貫通電極）２８が形成された貫通電極付基板５０Ｂが形成される。本実施形態では、貫通電極付基板５０Ｂは、配線（貫通電極）２８が形成されたセンサ本体１Ｂと、配線（貫通電極）２８が挿入される貫通孔２１Ｂが形成された第１の固定基板２とで構成されている。
以上の本実施形態によっても上記第１実施形態と同様の作用、効果を奏することができる。
また、本実施形態では、ガラス基板５４Ｂに貫通孔２１Ｂを形成するようにしているので、接合基板５５Ｂの少なくとも片面においてガラス基板５４Ｂおよびシリコン基板５１Ｂを露出させる工程が不要となるという効果がある。
また、本実施形態では、シリコン基板５１Ｂとガラス基板５４Ｂとの接合を、凸部１１が形成されたシリコン基板５１Ｂが貫通孔２１Ｂの一端側（下側）開口２１ｂＢを空隙が形成されないように覆った状態で行っている。その結果、シリコン基板１０とガラス基板２０との間に空隙が形成されないようにすることができ、内部の気密性が高いデバイスを作製することができるようになる。
また、本実施形態では、凸部１１と貫通孔（凹部又は貫通孔）２１Ｂとの間に隙間６０が形成されるようにしている。すなわち、凸部１１を貫通孔２１Ｂに挿入した状態における凸部１１の側面１１ａとガラス基板５４Ｂの貫通孔２１Ｂに対応する部位に形成される内面２１ａＢとの間に隙間６０が形成されるようにしている。そのため、シリコン基板５１Ｂとガラス基板５４Ｂとを重ね合わせやすくなり、製造が容易になるという効果がある。
また、本実施形態によれば、配線（貫通電極）２８とガラス基板２０との間に隙間６０が形成された貫通電極付基板５０Ｂを得ることができる。このような貫通電極付基板５０Ｂは膨張した場合でも歪みが発生しにくいという効果がある。
なお、上記第２実施形態では、ガラス基板５４Ｂに貫通孔２１Ｂを形成したものを例示したが、ガラス基板に凹部を形成するようにしてもよい。
具体的には、以下のようにしてガラス基板２０の内部に配線（貫通電極）２８が形成されたガラス埋込シリコン基板（貫通電極付基板）５０Ｃを形成してもよい。
まず、図１４（ａ）に示すように、ガラス基板５４Ｃを用意し、ガラス基板５４Ｃにレジスト７０を形成する。その後、図１４（ｂ）に示すように、ＲＩＥ処理等によりガラス基板５４Ｃの表面の所定領域を選択的に除去して凹部２１Ｃを形成する。この凹部２１Ｃが形成されると、図１１（ｃ）に示すように、レジスト７０が除去される。こうして、凹部２１Ｃが形成されたガラス基板５４Ｃが形成される（図１４（ｃ）参照）。この凹部２１Ｃは、上述した貫通孔２１Ｂと同様に、上方に向けて拡径するテーパ状に形成されている。
次に、図１５（ａ）〜図１５（ｃ）に示すように、シリコン基板５１Ｃに凸部１１を形成する。このシリコン基板５１Ｃへの凸部１１の形成方法は、上述したシリコン基板５１Ｂへの凸部１１の形成方法と同様である。なお、シリコン基板５１Ｃへの凸部１１の形成は、ガラス基板５４Ｃへの凹部２１Ｃの形成よりも先に行うことも後に行うことも可能であるし、ガラス基板５４Ｃへの凹部２１Ｃの形成と並行して行うことも可能である。
次に、凸部１１が凹部２１Ｃに挿入された状態となるように、シリコン基板５１Ｃとガラス基板５４Ｃとを重ね合わせる。具体的には、まず、凹部２１Ｃが形成されたガラス基板５４Ｃと、凸部１１が形成されたシリコン基板５１Ｃとを用意する。そして、図１６（ａ）に示すように、ガラス基板５４Ｃの凹部２１Ｃにシリコン基板５１Ｃの凸部１１を挿入し、凸部１１が凹部２１Ｃに挿入された状態となるようにシリコン基板５１Ｃとガラス基板５４Ｃとを重ね合わせる。上述したように、凹部２１Ｃは上方に向けて拡径するテーパ状に形成されているため、凹部２１Ｃの上側はシリコン基板５１Ｃの凸部１１に比べて若干大きな径となっている。そのため、ガラスとシリコンとの間（凸部１１を凹部２１Ｃに挿入した状態における凸部１１の側面１１ａとガラス基板５４Ｃの凹部２１Ｃに対応する部位に形成される内面２１ａＣとの間）には、若干の隙間６０が形成されている。そして、シリコン基板５１Ｃとガラス基板５４Ｃとを重ね合わせた状態では、凹部２１Ｃの下側がシリコン基板５１Ｃの凸部１１とちょうど噛み合う寸法となっている（図１６（ａ）参照）。
次に、凸部１１が凹部２１Ｃに挿入された状態となるように重ね合わせたシリコン基板５１Ｃとガラス基板５４Ｃとを、陽極接合等の方法で接合する。この工程は、大気圧雰囲気で行ってもよいし、減圧雰囲気で行ってもよい。また、接合方法は陽極接合に限定されるものではなく、様々な方法を採用することができる。
このように、シリコン基板５１Ｃとガラス基板５４Ｃとを接合することで、接合基板５５Ｃが形成される（図１３（ａ）参照）。
なお、シリコン基板５１Ｃとガラス基板５４Ｃとの接合は、凸部１１が形成されたシリコン基板５１Ｃが凹部２１Ｃの一端側（下側）開口２１ｂＣを空隙が形成されないように覆った状態で行われる。本実施形態では、凹部２１Ｃの下側がシリコン基板５１Ｃの凸部１１とちょうど噛み合う寸法となるように凹部２１Ｃを形成している。そして、凸部１１を凹部２１Ｃに挿入してシリコン基板５１Ｃとガラス基板５４Ｃとを重ね合わせた状態で、凸部１１の側面１１ａの下端とガラス基板５４Ｃの凹部２１Ｃに対応する部位に形成される内面２１ａＣの下端とが当接するようにしている。こうして、凸部１１が形成されたシリコン基板５１Ｃが凹部２１Ｃの一端側（下側）開口２１ｂＣを空隙が形成されないように覆うようにし、かかる状態で、シリコン基板５１Ｃとガラス基板５４Ｃとの接合を行っている。
その後、シリコン基板５１Ｃとガラス基板５４Ｃとが接合された接合基板５５Ｃの上面（少なくとも片面）においてガラス基板５４Ｃおよびシリコン基板５１Ｃが露出するようにする。
具体的には、図１６（ｂ）に示すように、ガラス基板５４Ｃのうちシリコン基板５１Ｃに埋め込まれた部分を残し、他の部分を除去する。
この除去行程では、ダイヤモンド砥石を用いた研削、化学機械研磨（ＣＭＰ）等による研磨、あるいはＲＩＥなどのドライエッチングやＨＦによるウェットエッチングなどの方法を用いてガラス基板５４Ｃの上面を削り、不要なガラスを除去している。
さらに、図１６（ｃ）に示すように、シリコン基板５１Ｃの裏面にレジスト７０を形成した後、図１６（ｄ）に示すように、ＲＩＥ処理等によりシリコン基板５１Ｃの裏面の所定領域を選択的に除去する。
こうして、ガラス基板２０の内部に配線（貫通電極）２８が形成された貫通電極付基板５０Ｃが形成される。
かかる方法にて貫通電極付基板５０Ｃを形成しても、上記第２実施形態とほぼ同様の作用、効果を得ることができる。
なお、本実施形態においても、上記第１実施形態のように、配線（貫通電極）２８とガラス基板２０との間に隙間が形成されないようにすることも可能である。
また、ガラス基板とシリコン基板とで凹凸の関係を逆にしてもよい。すなわち、ガラス基板に凸部を形成し、シリコン基板に貫通孔又は凹部を形成しても、同様の効果を得ることができる。
（第３実施形態）
図１７は、本発明の第３実施形態にかかる加速度センサチップＡの概略構成を示す断面図である。本実施形態にかかる加速度センサチップＡは、基本的に上記第２実施形態で示す加速度センサチップＡとほぼ同様の構成をしている。
すなわち、本実施形態にかかる加速度センサチップＡは、静電容量型の加速度センサチップであって、ＳＯＩ（Silicon On Insulator）基板１０を用いて形成されたセンサ本体１Ｄと、ガラス基板２０を用いて形成された第１の固定基板２と、ガラス基板３０を用いて形成された第２の固定基板３とを備えている。
また、加速度センサチップＡに貫通電極付基板を用いる点は上記第２実施形態と同じであり、ガラス基板２０に形成された貫通孔２１Ｄにシリコン基板１０の凸部１１を挿入する構造となっている。以下、本実施形態にかかる貫通電極付基板５０Ｄの製造方法を説明する。
最初に、図１８（ａ）〜図１８（ｃ）に示すように、ガラス基板５４Ｄに貫通孔２１Ｄを形成する。このガラス基板５４Ｄへの貫通孔２１Ｄの形成方法は、上述したガラス基板５４Ｂへの貫通孔２１Ｂの形成方法と同様である。
次に、シリコン基板５１Ｄに凸部１１Ｄを形成する方法について説明する。
本実施形態では、まず、図１９（ａ）に示すように、電気抵抗が十分に小さいシリコン基板５１Ｄを用意する。このシリコン基板５１Ｄの全体にはｐ型あるいはｎ型の不純物が添加されている。そして、シリコン基板５１Ｄの表面にレジスト７０を形成する。その後、図１９（ｂ）に示すように、ＲＩＥ処理等によりシリコン基板５１Ｄの表面の所定領域を選択的に除去して複数の凸部１１Ｄを形成する。この凸部１１Ｄが形成されると、図１９（ｃ）に示すように、レジスト７０が除去される。こうして、凸部１１Ｄが形成されたシリコン基板５１Ｄが形成される（図１９（ｃ）参照）。本実施形態では、凸部１１Ｄの径が上記第２実施形態の凸部１１の径よりも若干小さくなるように、凸部１１Ｄを形成している。
なお、ここでは、シリコン基板５１Ｄの全体に不純物が添加されているものを例示したが、これに限定されるものではなく、少なくとも、配線（貫通電極）２８として残す部分の深さまで不純物が添加されていればよい。
このように、本実施形態では、ガラス基板５４Ｄが、シリコン基板およびガラス基板のうちいずれか一方の基板に相当し、シリコン基板５１Ｄが、シリコン基板およびガラス基板のうちいずれか他方の基板に相当している。
なお、シリコン基板５１Ｄへの凸部１１Ｄの形成は、ガラス基板５４Ｄへの貫通孔２１Ｄの形成よりも先に行うことも後に行うことも可能であるし、ガラス基板５４Ｄへの貫通孔２１Ｄの形成と並行して行うことも可能である。
次に、凸部１１Ｄが貫通孔２１Ｄに挿入された状態となるように、シリコン基板５１Ｄとガラス基板５４Ｄとを重ね合わせる。具体的には、まず、図２０（ａ）に示すように、貫通孔２１Ｄが形成されたガラス基板５４Ｄと、凸部１１Ｄが形成されたシリコン基板５１Ｄとを用意する。そして、図２０（ｂ）に示すように、ガラス基板５４Ｄの貫通孔２１Ｄにシリコン基板５１Ｄの凸部１１Ｄを挿入し、凸部１１Ｄが貫通孔２１Ｄに挿入された状態となるようにシリコン基板５１Ｄとガラス基板５４Ｄとを重ね合わせる。
本実施形態では、貫通孔２１Ｄは上方に向けて拡径するテーパ状に形成されており、貫通孔２１Ｄのは、上側から下側にかけてのいずれの位置においてもシリコン基板５１Ｄの凸部１１Ｄよりも若干大きな径となっている。そのため、ガラスとシリコンとの間（凸部１１Ｄを貫通孔２１Ｄに挿入した状態における凸部１１Ｄの側面１１ａＤとガラス基板５４Ｄの貫通孔２１Ｄに対応する部位に形成される内面２１ａＤとの間）には、上側から下側にかけて隙間６０Ｄが形成されることとなる（図２０（ａ）参照）。すなわち、凸部１１Ｄを貫通孔２１Ｄに挿入した状態において、凸部１１Ｄの側面１１ａＤとガラス基板５４Ｄの貫通孔２１Ｄに対応する部位に形成される内面２１ａＤとが当接しないようになっている。そのため、シリコン基板５１Ｄとガラス基板５４Ｄとの接合前に、シリコン基板５１Ｄとガラス基板５４Ｄとを重ね合わせた状態で、シリコン基板５１Ｄとガラス基板５４Ｄとが、互いの当接面（シリコン基板５１Ｄの上面５１ａＤおよびガラス基板５４Ｄの下面５４ａＤ）の任意の方向に相対移動できるようになっている。
次に、凸部１１Ｄが貫通孔２１Ｄに挿入された状態となるように重ね合わせたシリコン基板５１Ｄとガラス基板５４Ｄとを、陽極接合等の方法で接合する。この工程は、大気圧雰囲気で行ってもよいし、減圧雰囲気で行ってもよい。また、接合方法は陽極接合に限定されるものではなく、様々な方法を採用することができる。
このように、シリコン基板５１Ｄとガラス基板５４Ｄとを接合することで、接合基板５５Ｄが形成される（図２０（ｂ）参照）。
なお、シリコン基板５１Ｄとガラス基板５４Ｄとの接合は、凸部１１Ｄが形成されたシリコン基板５１Ｄが貫通孔２１Ｄの一端側（下側）開口２１ｂＤを空隙が形成されないように覆った状態で行われる。本実施形態では、シリコン基板５１Ｄの上面５１ａＤの凸部１１Ｄの周縁部によって貫通孔２１Ｄの一端側（下側）開口２１ｂＤを覆うようにしている。そして、かかる状態で、シリコン基板５１Ｄとガラス基板５４Ｄとの接合を行っている。
さらに、図２０（ｂ）に示すように、シリコン基板５１Ｃの裏面にレジスト７０を形成した後、図２０（ｃ）に示すように、ＲＩＥ処理等によりシリコン基板５１Ｃの裏面の所定領域を選択的に除去する。
こうして、ガラス基板２０の内部に配線（貫通電極）２８が形成された貫通電極付基板５０Ｄが形成される。
かかる方法にて貫通電極付基板５０Ｄを形成しても、上記第２実施形態と同様の作用、効果を得ることができる。
また、本実施形態では、ガラスとシリコンとの間（凸部１１Ｄを貫通孔２１Ｄに挿入した状態における凸部１１Ｄの側面１１ａＤとガラス基板５４Ｄの貫通孔２１Ｄに対応する部位に形成される内面２１ａＤとの間）には、上側から下側にかけて隙間６０Ｄが形成されている。すなわち、凸部１１Ｄを貫通孔２１Ｄに挿入した状態において、凸部１１Ｄの側面１１ａＤとガラス基板５４Ｄの貫通孔２１Ｄに対応する部位に形成される内面２１ａＤとが当接しないようにしている。そのため、シリコン基板５１Ｄとガラス基板５４Ｄとをより重ね合わせやすくなり、製造がより一層容易になるという効果がある。
また、本実施形態によれば、配線（貫通電極）２８とガラス基板２０との間に隙間６０Ｄが形成された貫通電極付基板５０Ｄを得ることができる。このような貫通電極付基板５０Ｄは膨張した場合でも歪みが発生しにくいという効果がある。
なお、本実施形態においても、上記第２実施形態の変形例のように凹部が形成されたガラス基板を用いることが可能である。
また、ガラス基板とシリコン基板とで凹凸の関係を逆にしてもよい。すなわち、ガラス基板に凸部を形成し、シリコン基板に貫通孔又は凹部を形成しても、同様の効果を得ることができる。
以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態には限定されず、種々の変形が可能である。
例えば、上記第１実施形態においても、上記第２実施形態や第３実施形態と同様、凹部や凸部の径を調整して、シリコン基板とガラス基板との間に隙間を形成するようにしてもよい。
また、上記第１実施形態では、シリコン基板およびガラス基板のいずれかに凹部を形成したものを例示したが、凹部に替えて貫通孔を形成するようにしてもよい。例えば、図１１（ｃ）のような貫通孔２１Ｂが形成されたガラス基板５４Ｂを上記第１実施形態に適用することが可能である。
また、上記第２実施形態および第３実施形態では、凸部を形成しただけのシリコン基板をガラス基板に接合させ、接合後にシリコン基板の裏面の所定領域を選択的に除去するようにしたものを例示した。しかしながら、これに限らず、凸部を形成した上、裏面の所定領域を選択的に除去したシリコン基板をガラス基板に接合させるようにしてもよい。すなわち、予め、シリコン基板を図１３（ｃ）や図１６（ｄ）や図２０（ｃ）のような形状とし、かかる形状のシリコン基板を、ガラス基板に接合させるようにしてもよい。
また、上記実施形態では、Ｘ方向とＺ方向の２方向の加速度を検出する加速度センサを例示したが、錘部の１つをＸＹ平面内で９０度回転させて配置し、Ｙ方向を加えた３方向の加速度を検出する加速度センサとしてもよい。
また、上記実施形態では、静電容量式デバイスとして加速度センサを例示したが、これに限ることなく、その他の静電容量式デバイスであっても本発明を適用することができる。
また、錘部や固定電極その他細部のスペック（形状、大きさ、レイアウト等）も適宜に変更可能である。
本発明によれば、デバイス特性に与える影響を極力抑制することのできる貫通電極付基板およびその製造方法を得ることができる。

Claims (5)

  1. シリコン基板およびガラス基板のうちいずれか一方の基板に凹部又は貫通孔を形成する工程と、
    他方の基板に凸部を形成する工程と、
    前記凸部が前記凹部又は貫通孔に挿入された状態となるように、前記シリコン基板と前記ガラス基板とを重ね合わせる工程と、
    前記シリコン基板と前記ガラス基板とを接合する工程と、
    を備えることを特徴とする貫通電極付基板の製造方法。
  2. 前記シリコン基板と前記ガラス基板とが接合された接合基板の少なくとも片面において前記ガラス基板および前記シリコン基板を露出させる工程をさらに備えることを特徴とする請求項１に記載の貫通電極付基板の製造方法。
  3. 前記シリコン基板と前記ガラス基板との接合は、前記凸部が形成された基板が前記凹部又は貫通孔の開口を空隙が形成されないように覆った状態で行われることを特徴とする請求項１または請求項２に記載の貫通電極付基板の製造方法。
  4. 前記凸部と前記凹部又は前記凸部と前記貫通孔との間に隙間が形成されていることを特徴とする請求項１〜３のうちいずれか１項に記載の貫通電極付基板の製造方法。
  5. ガラス基板の内部に貫通電極が形成された貫通電極付基板であって、前記貫通電極と前記ガラス基板との間に隙間が形成されていることを特徴とする貫通電極付基板。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150257300A1 (en) * 2014-03-10 2015-09-10 Kabushiki Kaisha Toshiba Electronic device
CN104779334B (zh) * 2015-04-04 2017-08-22 福建永德吉灯业股份有限公司 玻璃基板电极结构及其应用

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007516602A (ja) * 2003-09-26 2007-06-21 テッセラ，インコーポレイテッド 流動可能な伝導媒体を含むキャップ付きチップの製造構造および方法
JP2008518790A (ja) * 2004-11-04 2008-06-05 マイクロチップス・インコーポレーテッド 冷間圧接封止法および装置
WO2008136316A1 (ja) * 2007-04-26 2008-11-13 Alps Electric Co., Ltd. 積層基板構造体及びその製造方法
JP2010153691A (ja) * 2008-12-26 2010-07-08 Seiko Instruments Inc 電子デバイスの製造方法
JP2010165904A (ja) * 2009-01-16 2010-07-29 Seiko Instruments Inc 電子部品パッケージ及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7416961B2 (en) * 2001-03-14 2008-08-26 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Method for structuring a flat substrate consisting of a glass-type material
DE50313283D1 (de) * 2002-09-06 2011-01-05 Fraunhofer Ges Forschung Glasartiges flächensubstrat, seine verwendung und verfahren zu seiner herstellung
WO2006080388A1 (ja) * 2005-01-28 2006-08-03 Matsushita Electric Industrial Co., Ltd. 電子素子パッケージの製造方法および電子素子パッケージ
JP4777681B2 (ja) * 2005-04-08 2011-09-21 Ｏｋｉセミコンダクタ株式会社 陽極接合装置、陽極接合方法及び加速度センサの製造方法
JP4751714B2 (ja) * 2005-12-22 2011-08-17 オリンパス株式会社 積層実装構造体
CN101578695B (zh) * 2006-12-26 2012-06-13 松下电器产业株式会社 半导体元件的安装结构体及半导体元件的安装方法
CN102132409A (zh) * 2008-11-21 2011-07-20 松下电器产业株式会社 半导体装置及其制造方法
JPWO2011118786A1 (ja) * 2010-03-26 2013-07-04 パナソニック株式会社 ガラス埋込シリコン基板の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007516602A (ja) * 2003-09-26 2007-06-21 テッセラ，インコーポレイテッド 流動可能な伝導媒体を含むキャップ付きチップの製造構造および方法
JP2008518790A (ja) * 2004-11-04 2008-06-05 マイクロチップス・インコーポレーテッド 冷間圧接封止法および装置
WO2008136316A1 (ja) * 2007-04-26 2008-11-13 Alps Electric Co., Ltd. 積層基板構造体及びその製造方法
JP2010153691A (ja) * 2008-12-26 2010-07-08 Seiko Instruments Inc 電子デバイスの製造方法
JP2010165904A (ja) * 2009-01-16 2010-07-29 Seiko Instruments Inc 電子部品パッケージ及びその製造方法

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