JPWO2011111732A1 - Ｐｚｔ膜を備えたセンサ素子の製造方法 - Google Patents

Abstract

良質でほぼ均質なＰＺＴ膜を形成できるＰＺＴ膜を備えたセンサ素子の製造方法を提供する。５５０μｍ以上の厚みを有するＳＯＩ基板３１の一方の面上に下部電極Ｅ０を形成する。ＳＯＩ基板３１の他方の面側からＳＯＩ基板３１を加熱した状態で、下部電極Ｅ０の上にＰＺＴ膜３７を形成する。ＰＺＴ膜３７にエッチング処理を施して所定のＰＺＴ膜パターン１９を形成する。ＰＺＴ膜パターン１９の上に下部電極Ｅ０と対向する所定のパターンの上部電極Ｅ１を形成する。ＳＯＩ基板３１の他方の面に研磨加工を施して、ＳＯＩ基板３１の厚みをＰＺＴ膜パターン１９の特性を有効に発揮させる所定の厚みまで薄くする。その後、ＳＯＩ基板３１の他方の面からエッチング処理を施して可撓性を有する可撓部１１を形成する。

Description

本発明は、角速度センサ（ジャイロ）や加速度センサ等に用いることができるＰＺＴ膜を備えたセンサ素子の製造方法に関するものである。

特開２００８−１９０９３１号公報（特許文献１）には、ＰＺＴ（チタン酸ジルコン酸鉛）膜を備えたセンサ素子を備えた圧電型角速度センサ（圧電型ジャイロ）が示されている。この公報には、ＰＺＴ膜の形成方法については具体的に記載されていないが、通常予め所定の厚みのＳＯＩ基板の一方の面上に下部電極を形成し、該ＳＯＩ基板の他方の面側からＳＯＩ基板を加熱した状態で、下部電極の上にＰＺＴ膜を形成する。そして、ＰＺＴ膜にエッチング処理を施して所定のＰＺＴ膜パターンを形成する。次に、ＰＺＴ膜パターンの上に下部電極と対向する所定のパターンの上部電極を形成する。次に、ＳＯＩ基板にエッチング処理を施して可撓性を有する可撓部を形成する。

特開２００８−１９０９３１号公報

しかしながら、実際にＰＺＴ膜を形成すると、良質でほぼ均質なＰＺＴ膜を簡単に形成することが難しいという問題に直面した。Ｘ線回折（ＸＲＤ）解析を行なうと、問題のあるＰＺＴ膜では、Ｐｙｒｏや（１１１）面のような不要なピークに対する（１００）面への優先配向の割合である［ＰＺＴ（１００）／Ｐｙｒｏ］、及び［ＰＺＴ（１００）／ＰＺＴ（１１１）］の値が小さくなっている。

本発明の目的は、良質でほぼ均質なＰＺＴ膜を形成できるＰＺＴ膜を備えたセンサ素子の製造方法を提供することにある。

本発明の他の目的は、ＳＯＩ基板をエッチング処理する際に、ＳＯＩ基板を上部電極側から静電チャックにより保持しても、ＰＺＴ膜が帯電するのを防止できるＰＺＴ膜を備えたセンサ素子の製造方法を提供することにある。

本発明では、以下のようにＰＺＴ膜を備えたセンサ素子を製造する。まず、５５０μｍ以上の厚みを有するＳＯＩ基板の一方の面上に下部電極を形成する。一般的にＰＺＴ膜を備えたセンサ素子に必要とされるＳＯＩ基板は、４００μｍ前後と考えられている。そのため従来は、最初から４００μｍ前後の厚みのＳＯＩ基板を用いてＰＺＴ膜を形成しているが、本発明では必要な厚みより厚い、５５０μｍ以上の厚みを有するＳＯＩ基板を用いる。そしてＳＯＩ基板の他方の面側からＳＯＩ基板を加熱した状態で、下部電極の上にＰＺＴ膜を形成する。本願明細書において、「ＰＺＴ膜」とは、チタン酸ジルコン酸鉛の膜であり、チタン酸鉛とジルコン酸鉛の混晶からなる膜である。また、「ＳＯＩ基板」とは、Ｓｉ層内にＳｉＯ_２層が挿入された構造を有する基板である。

本発明では、次に、ＰＺＴ膜にエッチング処理を施して所定のＰＺＴ膜パターンを形成し、ＰＺＴ膜パターンの上に下部電極と対向する所定のパターンの上部電極を形成する。次に、ＳＯＩ基板の他方の面に研磨加工を施して、他方の面をミラー化すると共に、ＳＯＩ基板の厚みをＰＺＴ膜パターンの特性を有効に発揮させる所定の厚み（例えば４００μｍ前後）まで薄くする。その後、ＳＯＩ基板の他方の面からエッチング処理を施して可撓性を有する可撓部を形成する。

本発明のように、５５０μｍ以上の厚みを有するＳＯＩ基板を用いてＰＺＴ膜を形成すれば、良質でほぼ均質なＰＺＴの結晶を得られることを発明者は見出した。その理由は、明確ではないが、ＰＺＴ膜を形成する際の加熱時の熱でＳＯＩ基板内の歪みの発生状況にあるものと発明者は考えている。本発明では、ＰＺＴ膜を形成した後、ＳＯＩ基板の他方の面に研磨加工を施してＳＯＩ基板を所望の厚みにするので、当初に厚みの厚いＳＯＩ基板を用いても、所望の厚みのＳＯＩ基板を備えたセンサ素子を形成できる。

エッチング処理によるＰＺＴ膜の形成は、ＳＯＩ基板の他方の面に研磨加工を施さない状態（粗い状態）で行なうのが好ましい。このようにすると、ＳＯＩ基板の他方の面から加わる熱が均等にＳＯＩ基板内に入るため、ＰＺＴ膜の均質な生成がさらに向上する。

ＳＯＩ基板の加熱の温度は５００〜８００℃であるのが好ましい。加熱温度が５００℃を下回ると、ＰＺＴ膜を十分に形成することができない。また、加熱温度が８００℃を上回ると、Ｐｂの蒸発により所望の組成比を得られなくなる。ＳＯＩ基板の厚み寸法は、５５０〜７５０μｍとするのが望ましいが、その上限は、加熱温度の影響を考慮すると自ずと定まるものであり、必要以上の厚みにする必要はない。

ＳＯＩ基板を他方の面から研磨加工及びエッチング処理する際は、ＳＯＩ基板を一方の面側からチャックする必要がある。静電チャックは、基板を均一に冷却して固定できる、静電チャックを用いることが好ましい。しかしながら単純に静電チャックを用いると、ＰＺＴ膜が帯電して膜破壊が発生し、各層との密着強度が低下する。その結果、所望の圧電特性が得られなくなる。そこで上部電極と下部電極とを同電位にした状態で、ＳＯＩ基板を上部電極側から静電チャックにより保持するのが望ましい。なお、静電チャックは、公知のものを用いればよい。上部電極と下部電極とを同電位にすると、ＰＺＴ膜は帯電し難いので、ＰＺＴ膜の特性が影響を受け難くなる。

なお、上述のようにＳＯＩ基板を上部電極側から静電チャックを行ってＳＯＩ基板を保持すると、静電チャックから受ける電圧によって、ＰＺＴ膜パターンの上部電極パターンが形成された部分と形成されない部分とで異なる電界が発生する。その結果、ＰＺＴ膜パターンに歪みが生じて、ＰＺＴ膜パターンの膜破裂または各層との密着強度の低下が起きるおそれがある。そこで、ＰＺＴ膜パターンを形成した後、すぐに上部電極を形成せず、可撓部を形成するための研磨加工およびエッチング処理をしてから上部電極を形成してもよい。この場合は、まずＰＺＴ膜パターンの上に上部電極を形成するための上部電極材料層を形成する。その後、上述のように研磨加工によりＳＯＩ基板の厚みを所定の厚みまで薄くし、エッチング処理により可撓部を形成する。そして、ＰＺＴ膜パターン上に形成された上部電極材料層にエッチング処理を施して、ＰＺＴ膜パターンの上に所定のパターンの上部電極を形成する。

この場合も、ＳＯＩ基板を他方の面から研磨加工及びエッチング処理する際に、上部電極材料層と下部電極とを同電位にした状態で、ＳＯＩ基板を上部電極材料層側から静電チャックにより保持すればよい。

このようにＰＺＴ膜パターン上に上部電極材料層を形成した状態で、上部電極材料層側から静電チャックを行うと、ＰＺＴ膜パターン内の電界が一定になって、膜破裂等の原因となる歪みが生じ難くなるため、安定したＰＺＴ膜パターンを形成することができる。

上部電極と下部電極とを同電位にするには、種々の構造を採用できる。例えば、上部電極は、下部電極の出力を取り出す下部電極出力電極を含むように形成できる。この場合、ＰＺＴ膜パターンを厚み方向に貫通する貫通孔内に上部電極と一緒に形成されて下部電極出力電極と下部電極とを接続する貫通導電部と、ＰＺＴ膜パターン上に上部電極と一緒に形成されて下部電極出力電極と他の上部電極とを接続する表面導電部とによって同電位にした状態を形成することができる。このようにすれば、貫通導電部と表面導電部とによって下部電極と上部電極全体とを電気的に接続して同電位にすることができる。貫通導電部及び表面導電部は、上部電極と一緒に形成されるので、容易に上部電極と下部電極とを同電位にできる。

なお、エッチング処理後には、下部電極出力電極を除く上部電極と下部電極との同電位の状態を解除する必要がある。そのため、ＳＯＩ基板をエッチングするまでは、多数個取り用基板を用いて複数のセンサ素子を形成し、多数個取り用基板を分割する際に表面導電部を非導通状態にするのが好ましい。このようにすれば、多数個取り用基板を用いてセンサ素子を量産できる上、多数個取り用基板を分割すると同時に同電位状態を解除できる。

本発明の実施の形態の方法で製造したセンサ素子（角速度センサ）の平面図である。 図１のII−II線断面図である。 （Ａ）〜（Ｆ）は、本発明の実施の形態の製造方法の一例を示す工程図である。 本発明の実施の形態の製造方法を説明するための図である。 図３（Ａ）〜（Ｆ）に示す方法で製造した実施例のセンサ素子のＰＺＴ膜の成分のＸ線回折図である。 比較例のセンサ素子のＰＺＴ膜の成分のＸ線回折図である。 （Ａ）〜（Ｆ）は、本発明の実施の形態の製造方法の他の一例を示す工程図である。

以下、図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明の実施の形態の方法で製造したＰＺＴ膜を備えたセンサ素子（圧電型角速度センサ）１の平面図であり、図２は図１のII−II線断面図である。図２に示すように、本例の角速度センサ１は、センサ本体３と検出部５とを有している。センサ本体３は、中心部に円柱状の重錘７が位置し、外周部に筒状の支持部９が位置し、重錘７と支持部９との間に可撓性を有する可撓部１１を有するようにＳＯＩ基板にエッチングが施されて形成されている。センサ本体３の厚み寸法Ｌ１は約４０５μｍである。なお、図２は理解を容易にするため、検出部５及び可撓部１１は、厚み寸法を誇張して描いている。図２において、符号１０はＳｉ層であり、１７はＳｉの活性層であり、１３は酸化膜からなる絶縁層であり、１５はＳｉＯ_２層である。重錘７及び支持部９は、Ｓｉ層１０が加工されて構成されている。可撓部１１は、絶縁層１３と活性層１７とＳｉＯ_２層１５とから構成されている。

検出部５は、絶縁層１３の上に形成された下部電極Ｅ０と、下部電極Ｅ０の上に形成されたＰＺＴ膜パターン１９と、ＰＺＴ膜パターン１９の上に形成されて下部電極Ｅ０と対向する上部電極Ｅ１とから形成されている。ＰＺＴ膜パターン１９は、Ｐｂ_１．３（Ｚｒ_０．５２Ｔｉ_０．４８）Ｏ_Ｘをターゲットとするスパッタにより形成されたＰＺＴからなり、３μｍの厚み寸法を有している。上部電極Ｅ１は、ＴｉとＡｕとの積層薄膜から構成されている。下部電極Ｅ０は、主として可撓部１１上に形成されており、ＴｉとＰｔとの積層薄膜から構成されている。上部電極Ｅ１は、表面電荷の変化により角速度を検出する複数の検出用電極Ｅ１１と、重錘７を振動させるために用いる複数の駆動用電極Ｅ１２と、下部電極出力電極Ｅ１３とを含んでいる。下部電極出力電極Ｅ１３は、ＰＺＴ膜パターン１９を厚み方向に貫通する貫通孔１９ａ内に形成された貫通導電部２１によって下部電極Ｅ０と電気的に接続されており、下部電極Ｅ０の出力を取り出す役割を果たしている。

次に本発明のセンサ素子（角速度センサ１）の製造方法の一例について、図３の工程図を用いて説明する。まず、図３（Ａ）に示すように、多数個取り用基板となるＳＯＩ基板３１を用意する。なお、図３は、便宜的に多数個取り用基板に含まれる１つのセンサ素子の断面を示している。ＳＯＩ基板３１は、Ｓｉ層１０′及びＳｉの活性層１７′の間にＳｉＯ_２層１５′が挿入された構造を有している。Ｓｉの活性層１７′には、活性化処理がなされている。Ｓｉ基板１０′の下面には酸化膜からなる絶縁層３３が形成されており、Ｓｉの活性層１７′の上にも酸化膜からなる絶縁層１３′が形成されている。本例で用いたＳＯＩ基板３１の厚み寸法Ｌ２は、約６２５μｍである（図３（Ａ）参照）。なお、ＳＯＩ基板３１の厚み寸法Ｌ２は、５５０〜７５０μｍが望ましい。

次に、図３（Ｂ）に示すように、ＳＯＩ基板３１の一方の面上（絶縁層１３′）の上に下部電極Ｅ０を形成する。下部電極Ｅ０は、ＳＯＩ基板３１の一方の面上に厚み２０ｎｍのＴｉ膜をスパッタにより形成してからＴｉ膜を酸化処理し、その上に厚み１００ｎｍのＰｔ膜をスパッタにより形成して構成する。

次に、図３（Ｃ）に示すように、ＳＯＩ基板３１をヒータＨ上に載置して、ＳＯＩ基板３１の他方の面側からＳＯＩ基板３１を約７００℃で加熱した状態で、下部電極Ｅ０上にＰＺＴ膜３７を形成する。具体的には、Ｐｂ_１．３（Ｚｒ_０．５２Ｔｉ_０．４８）Ｏ_Ｘをターゲットとしてスパッタにより厚み３μｍのＰＺＴ膜３７を形成する。加熱温度は５００〜８００℃が望ましい。このＰＺＴ膜３７の形成工程は、ＳＯＩ基板３１の他方の面に研磨加工を施さない状態（粗い状態）で行なう。

次に、ＰＺＴ膜３７の上に図示しないレジスト膜を形成した後、ウエットエッチング処理を施して、図３（Ｄ）に示すように、貫通孔１９ａを含む所定の形状のＰＺＴ膜パターン１９を形成する。

次に、図３（Ｅ）に示すように、上部電極材料層３９及び貫通導電部２１を形成する。貫通導電部２１は、下部電極Ｅ０とを接続するように、貫通孔１９ａ内に上部電極材料層３９と一緒に形成する。上部電極材料層３９及び貫通導電部２１は、ＰＺＴ膜パターン１９を含めて一方の面上に全面的に厚み２０ｎｍのＴｉ膜をスパッタにより形成してからＴｉ膜を酸化処理し、その上に厚み３００ｎｍのＡｕ膜をスパッタにより形成して構成する。

次に、上部電極材料層３９の上に図示しないフォトレジスト膜を形成し、所定パターンのレジスト膜が形成された上部電極材料層３９にイオンビームエッチングを施して、図３（Ｆ）に示すように、上部電極Ｅ１を形成する。その後、レジスト膜を除去する。上部電極Ｅ１のパターンは、複数の検出用電極Ｅ１１と複数の駆動用電極Ｅ１２と下部電極出力電極Ｅ１３とを含んでいる。下部電極出力電極Ｅ１３は、貫通導電部２１により下部電極Ｅ０と電気的に接続されている。図４は、上部電極Ｅ１を形成した後の多数個取り用基板の平面図である。

図４に示すように、下部電極出力電極Ｅ１３と他の上部電極（検出用電極Ｅ１１および駆動用電極Ｅ１２）とがＰＺＴ膜パターン１９上に形成された表面導電部４１により電気的に接続されている。このため、上部電極Ｅ１の形成後においては、下部電極Ｅ０と上部電極Ｅ１は、電気的に接続されている。

次に、ＳＯＩ基板３１の他方の面に研磨加工を施して、ＳＯＩ基板３１の厚みをＰＺＴ膜の特性を有効に発揮させる所定の厚み（図２のＬ１の寸法：４０５μｍ）まで薄くする。研磨されたＳＯＩ基板３１の他方の面（裏面）はミラー状態になっている。そして、ＳＯＩ基板３１の他方の面からエッチング処理を施して、図２に示すような重錘７、支持部９及び可撓部１１を形成してセンサ本体３を作る。具体的には、図３（Ｆ）に示すように、ＳＯＩ基板３１を上部電極Ｅ１側から静電チャックＣにより保持する。そしてフォトリソ技術によるドライエッチングにより、ＳＯＩ基板３１の他方の面（裏面）からエッチング処理を施す。前述したように、下部電極Ｅ０と上部電極Ｅ１は、電気的に接続されているため、上部電極Ｅ１と下部電極Ｅ０とが同電位になった状態で、ＳＯＩ基板３１は、上部電極Ｅ１側から静電チャックＣにより保持されることになる。したがって静電チャックＣを利用しても、ＰＺＴ膜は帯電し難い。

次に、多数個取り用基板を分割する。分割の際に図４に示す破線Ｂに沿って分割されるため、表面導電部４１が非導通状態になる。これにより、検出用電極Ｅ１１及び駆動用電極Ｅ１２と下部電極Ｅ０との電気的接続が解除される。以上のステップにより、多数個取りによって、図１及び図２に示すセンサ素子（角速度センサ）１の製造を完了する。

次に、上記のようにして製造したＰＺＴ膜形成時のＳＯＩ基板の厚み寸法とＰＺＴ膜の成分との関係を調べた。図５は、上記の方法で製造したセンサ素子（実施例）のＰＺＴ膜の中心部のＸ線回折（ＸＲＤ）図であり、図６はＰＺＴ膜形成時において厚みが薄いＳＯＩ基板（厚み寸法４００μｍのＳＯＩ基板）を用いて製造したセンサ素子（比較例）のＰＺＴ膜の中心部の成分のＸ線回折図である。図中において、例えば、ＰＺＴ（１００）は、結晶配向が（１００）のＰＺＴである。また、Ｐｙｒｏは、低温域で発生する不要なピークである。両図から求めたＰＺＴ（１００）／Ｐｙｒｏ及びＰＺＴ（１００）／ＰＺＴ（１１１）の強度比率を表１に示す。

表１において（Ｘ００）は、ＰＺＴ膜の中心部を示すものであり、（Ｘ４０）は、ＰＺＴ膜の中心部からＸ方向に４０ｍｍの位置を示すものである。センサ素子のＰＺＴ膜は、ＰＺＴ（１００）／Ｐｙｒｏ及びＰＺＴ（１００）／ＰＺＴ（１１１）が高いのが望ましい。表１より、（Ｘ００）及び（Ｘ４０）のいずれにおいても、実施例のＰＺＴ膜のＰＺＴ（１００）／Ｐｙｒｏ及びＰＺＴ（１００）／ＰＺＴ（１１１）は、比較例のものより大きいのが分る。

次に本発明のセンサ素子（角速度センサ１）の製造方法の他の一例について、図７の工程図を用いて説明する。図７において、図３と共通する部分については、図３に付した符号の数に１００の数を加えた数の符号を付して説明を省略する。図７に示す本発明の他の一例では、図７（Ａ）から（Ｅ）までは、図３に示す本発明の一例と同じ工程を実施する（図３（Ａ）〜（Ｅ）参照）。その後、図７（Ｅ）に示すように上部電極材料層１３９を形成した後に、ＳＯＩ基板１３１を上部電極材料層１３９側から静電チャックＣ′により保持する。そして図７（Ｆ）では、上述したようなＳＯＩ基板１３１の他方の面（裏面）からエッチング処理を施す。

この例では、下部電極Ｅ１００と上部電極材料層１３９は、電気的に接続されているため、上部電極材料層１３９と下部電極Ｅ１００とが同電位になった状態で、ＳＯＩ基板１３１は、上部電極材料層１３９側から静電チャックＣ′により保持されることになる。このように、図７の例では、上部電極のパターンを形成する前の上部電極材料層１３９の状態で静電チャックＣ′を行うため、図３の例のように上部電極のパターンが形成された部分と形成されない部分とで異なる電界が発生することはない。そのため、図７に示す製造工程を採用すれば、ＰＺＴ膜パターン１１９に歪みが生じ難くなり、ＰＺＴ膜パターン１１９の膜破裂または各層との密着強度の低下を確実に防止することができる。

なお、上記の実施の形態は、角速度センサ（ジャイロ）の製造方法を示した例であるが、加速度センサ等の他のＰＺＴ膜を備えたセンサ素子を製造する場合にも本発明を適用できるのは勿論である。

本発明によれば、５５０μｍ以上の厚みを有するＳＯＩ基板を用いてＰＺＴ膜を形成した後、ＳＯＩ基板を所望の厚みまで薄くするため、良質で均質なＰＺＴ膜を得ることができる。

１ センサ素子（角速度センサ）
３ センサ本体
５ 検出部
１１，１１１ 可撓部
１９，１１９ ＰＺＴ膜パターン
１９ａ 貫通孔
２１ 貫通導電部
３１，１３１ ＳＯＩ基板
３７ ＰＺＴ膜
４１ 表面導電部
１３９ 上部電極材料層
Ｃ，Ｃ′ 静電チャック
Ｅ１ 上部電極
Ｅ０，Ｅ１００ 下部電極
Ｅ１３ 下部電極出力電極

Claims (8)

1. ５５０μｍ以上の厚みを有するＳＯＩ基板の一方の面上に下部電極を形成し、
   前記ＳＯＩ基板の他方の面側から前記ＳＯＩ基板を加熱した状態で、前記下部電極の上にＰＺＴ膜を形成し、
   前記ＰＺＴ膜にエッチング処理を施して所定のＰＺＴ膜パターンを形成し、
   前記ＰＺＴ膜パターンの上に前記下部電極と対向する所定のパターンの上部電極を形成し、
   前記ＳＯＩ基板の前記他方の面に研磨加工を施して、前記ＳＯＩ基板の厚みを前記ＰＺＴ膜パターンの特性を有効に発揮させる所定の厚みまで薄くし、
   その後、前記ＳＯＩ基板の前記他方の面からエッチング処理を施して可撓性を有する可撓部を形成することを特徴とするＰＺＴ膜を備えたセンサ素子の製造方法。
2. 前記エッチング処理は、前記ＳＯＩ基板の他方の面に研磨加工を施さない状態で行なうことを特徴とする請求項１に記載のＰＺＴ膜を備えたセンサ素子の製造方法。
3. 前記ＳＯＩ基板の加熱の温度が５００〜８００℃であり、
   前記ＳＯＩ基板の厚み寸法が５５０〜７５０μｍであることを特徴とする請求項２に記載のＰＺＴ膜を備えたセンサ素子の製造方法。
4. 前記ＳＯＩ基板を前記他方の面から研磨加工及びエッチング処理する際に、前記上部電極と前記下部電極とを同電位にした状態で、前記ＳＯＩ基板を前記上部電極側から静電チャックにより保持することを特徴とする請求項２に記載のＰＺＴ膜を備えたセンサ素子の製造方法。
5. 前記上部電極は、前記下部電極の出力を取り出す下部電極出力電極を含んでおり、
   前記ＰＺＴ膜パターンを厚み方向に貫通する貫通孔内に前記上部電極と一緒に形成されて前記下部電極出力電極と前記下部電極とを接続する貫通導電部と、前記ＰＺＴ膜パターン上に前記上部電極と一緒に形成されて前記下部電極出力電極と他の前記上部電極とを接続する表面導電部とによって前記同電位にした状態が形成されていることを特徴とする請求項４に記載のＰＺＴ膜を備えたセンサ素子の製造方法。
6. 前記ＳＯＩ基板をエッチングするまでは、多数個取り用基板を用いて複数のセンサ素子を形成し、
   前記多数個取り用基板を分割する際に前記表面導電部を非導通状態にすることを特徴とする請求項５に記載のＰＺＴ膜を備えたセンサ素子の製造方法。
7. ５５０μｍ以上の厚みを有するＳＯＩ基板の一方の面上に下部電極を形成し、
   前記ＳＯＩ基板の他方の面側から前記ＳＯＩ基板を加熱した状態で、前記下部電極の上にＰＺＴ膜を形成し、
   前記ＰＺＴ膜にエッチング処理を施して所定のＰＺＴ膜パターンを形成し、
   前記ＰＺＴ膜パターンの上に前記下部電極と対向する上部電極を形成するための上部電極材料層を形成し、
   前記ＳＯＩ基板の前記他方の面に研磨加工を施して、前記ＳＯＩ基板の厚みを前記ＰＺＴ膜パターンの特性を有効に発揮させる所定の厚みまで薄くし、
   その後、前記ＳＯＩ基板の前記他方の面からエッチング処理を施して可撓性を有する可撓部を形成し、
   前記上部電極材料層にエッチング処理を施して前記ＰＺＴ膜パターンの上に所定のパターンの前記上部電極を形成することを特徴とするＰＺＴ膜を備えたセンサ素子の製造方法。
8. 前記ＳＯＩ基板を前記他方の面から研磨加工及びエッチング処理する際に、前記上部電極材料層と前記下部電極とを同電位にした状態で、前記ＳＯＩ基板を前記上部電極材料層側から静電チャックにより保持することを特徴とする請求項７に記載のＰＺＴ膜を備えたセンサ素子の製造方法。

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