KR20130028720A - Ｐｚｔ막을 구비한 센서 소자의 제조 방법 - Google Patents

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KR20130028720A
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호쿠리쿠 덴키 고교 가부시키가이샤
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Abstract

양질이고 거의 균질한 PZT막을 형성할 수 있는 PZT막을 구비한 센서 소자의 제조 방법을 제공한다.
550㎛ 이상의 두께를 갖는 SOI 기판(31)의 한쪽 면 상에 하부 전극(E0)을 형성한다. SOI 기판(31)의 다른쪽 면측으로부터 SOI 기판(31)을 가열한 상태에서 하부 전극(E0) 상에 PZT막(37)을 형성한다. PZT막(37)에 에칭 처리를 실시해서 소정의 PZT막 패턴(19)을 형성한다. PZT막 패턴(19) 상에 하부 전극(E0)과 대향하는 소정 패턴의 상부 전극(E1)을 형성한다. SOI 기판(31)의 다른쪽 면에 연마 가공을 실시하여 SOI 기판(31)의 두께를 PZT막 패턴(19)의 특성을 유효하게 발휘시키는 소정 두께까지 얇게 한다. 그 후, SOI 기판(31)의 다른쪽 면으로부터 에칭 처리를 실시해서 가요성을 갖는 가요부(11)를 형성한다.

Description

ＰＺＴ막을 구비한 센서 소자의 제조 방법{MANUFACTURING METHOD FOR SENSOR ELEMENT EQUIPPED WITH PZT FILM}
본 발명은 각속도 센서(자이로)나 가속도 센서 등에 사용할 수 있는 PZT막을 구비한 센서 소자의 제조 방법에 관한 것이다.
일본 특허공개 2008-190931호 공보(특허문헌 1)에는 PZT(티탄산 지르콘산 납)막을 구비한 센서 소자를 구비한 압전형 각속도 센서(압전형 자이로)가 나타내어져 있다. 이 공보에는 PZT막의 형성 방법에 대해서는 구체적으로 기재되어 있지 않지만 통상 미리 소정 두께의 SOI 기판의 한쪽 면 상에 하부 전극을 형성하고, 상기 SOI 기판의 다른쪽 면측으로부터 SOI 기판을 가열한 상태에서 하부 전극 상에 PZT막을 형성한다. 그리고, PZT막에 에칭 처리를 실시해서 소정의 PZT막 패턴을 형성한다. 이어서, PZT막 패턴 상에 하부 전극과 대향하는 소정 패턴의 상부 전극을 형성한다. 이어서, SOI 기판에 에칭 처리를 실시해서 가요성을 갖는 가요부를 형성한다.
일본 특허공개 2008-190931호 공보
그러나, 실제로 PZT막을 형성하면 양질이고 거의 균질한 PZT막을 간단하게 형성하는 것이 어렵다고 하는 문제에 직면했다. X선 회절(XRD) 해석을 행하면 문제가 있는 PZT막에서는 Pyro나 (111)면과 같은 불필요한 피크에 대한 (100)면에의 우선 배향의 비율인 [PZT(100)/Pyro], 및 [PZT(100)/PZT(111)]의 값이 작아져 있다.
본 발명의 목적은 양질이고 거의 균질한 PZT막을 형성할 수 있는 PZT막을 구비한 센서 소자의 제조 방법을 제공하는 것에 있다.
본 발명의 다른 목적은 SOI 기판을 에칭 처리할 때에 SOI 기판을 상부 전극측으로부터 정전 척에 의해 유지해도 PZT막이 대전하는 것을 방지할 수 있는 PZT막을 구비한 센서 소자의 제조 방법을 제공하는 것에 있다.
본 발명에서는 이하와 같이 PZT막을 구비한 센서 소자를 제조한다. 우선, 550㎛ 이상의 두께를 갖는 SOI 기판의 한쪽 면 상에 하부 전극을 형성한다. 일반적으로 PZT막을 구비한 센서 소자에 필요로 되는 SOI 기판은 400㎛ 전후라고 생각되고 있다. 그 때문에 종래에는 처음부터 400㎛ 전후 두께의 SOI 기판을 이용하여 PZT막을 형성하고 있지만 본 발명에서는 필요한 두께보다 두꺼운 550㎛ 이상의 두께를 갖는 SOI 기판을 사용한다. 그리고 SOI 기판의 다른쪽 면측으로부터 SOI 기판을 가열한 상태에서 하부 전극 상에 PZT막을 형성한다. 본원 명세서에 있어서 「PZT막」이란 티탄산 지르콘산 납의 막이고, 티탄산 납과 지르콘산 납의 혼정으로 이루어지는 막이다. 또한, 「SOI 기판」이란 Si층 내에 SiO2층이 삽입된 구조를 갖는 기판이다.
본 발명에서는 이어서 PZT막에 에칭 처리를 실시해서 소정의 PZT막 패턴을 형성하고, PZT막 패턴 상에 하부 전극과 대향하는 소정 패턴의 상부 전극을 형성한다. 이어서, SOI 기판의 다른쪽 면에 연마 가공을 실시하여 다른쪽 면을 미러화함과 아울러 SOI 기판의 두께를 PZT막 패턴의 특성을 유효하게 발휘시키는 소정 두께(예를 들면 400㎛ 전후)까지 얇게 한다. 그 후, SOI 기판의 다른쪽 면으로부터 에칭 처리를 실시해서 가요성을 갖는 가요부를 형성한다.
본 발명과 같이, 550㎛ 이상의 두께를 갖는 SOI 기판을 이용하여 PZT막을 형성하면 양질이고 거의 균질한 PZT의 결정을 얻을 수 있는 것을 발명자는 찾아냈다. 그 이유는 명확하지는 않지만 PZT막을 형성할 때의 가열시의 열에 의해 SOI 기판 내의 변형의 발생 상황에 있는 것이라고 발명자는 생각하고 있다. 본 발명에서는, PZT막을 형성한 후 SOI 기판의 다른쪽 면에 연마 가공을 실시해서 SOI 기판을 원하는 두께로 하므로 당초에 두께가 두꺼운 SOI 기판을 이용하여도 원하는 두께의 SOI 기판을 구비한 센서 소자를 형성할 수 있다.
에칭 처리에 의한 PZT막의 형성은 SOI 기판의 다른쪽 면에 연마 가공을 실시하지 않은 상태(거친 상태)에서 행하는 것이 바람직하다. 이렇게 하면, SOI 기판의 다른쪽 면으로부터 가해지는 열이 균등하게 SOI 기판 내로 들어가기 때문에 PZT막의 균질한 생성이 더욱 향상된다.
SOI 기판의 가열 온도는 500~800℃인 것이 바람직하다. 가열 온도가 500℃를 하회하면 PZT막을 충분하게 형성할 수 없다. 또한, 가열 온도가 800℃를 상회하면 Pb의 증발에 의해 원하는 조성비가 얻어지지 않게 된다. SOI 기판의 두께 치수는 550~750㎛로 하는 것이 바람직하지만 그 상한은 가열 온도의 영향을 고려하면 저절로 정해지는 것이고, 필요 이상의 두께로 할 필요는 없다.
SOI 기판을 다른쪽 면으로부터 연마 가공 및 에칭 처리할 때는 SOI 기판을 한쪽 면측으로부터 척할 필요가 있다. 정전 척은 기판을 균일하게 냉각해서 고정할 수 있는 정전 척을 사용하는 것이 바람직하다. 그러나 단순히 정전 척을 사용하면 PZT막이 대전해서 막파괴가 발생하고, 각 층과의 밀착 강도가 저하된다. 그 결과, 원하는 압전 특성이 얻어지지 않게 된다. 그래서 상부 전극과 하부 전극을 동 전위로 한 상태에서 SOI 기판을 상부 전극측으로부터 정전 척에 의해 유지하는 것이 바람직하다. 또한, 정전 척은 공지의 것을 사용하면 된다. 상부 전극과 하부 전극을 동 전위로 하면 PZT막은 대전하기 어려우므로 PZT막의 특성이 영향을 받기 어려워진다.
또한, 상술한 바와 같이 SOI 기판을 상부 전극측으로부터 정전 척을 행하여 SOI 기판을 유지하면 정전 척으로부터 받는 전압에 의해 PZT막 패턴의 상부 전극 패턴이 형성된 부분과 형성되지 않은 부분에서 다른 전계가 발생한다. 그 결과, PZT막 패턴에 변형이 생기고, PZT막 패턴의 막파열 또는 각 층과의 밀착 강도의 저하가 일어날 우려가 있다. 그래서, PZT막 패턴을 형성한 후 바로 상부 전극을 형성하지 않고, 가요부를 형성하기 위한 연마 가공 및 에칭 처리를 한 후에 상부 전극을 형성해도 좋다. 이 경우에는, 우선 PZT막 패턴 상에 상부 전극을 형성하기 위한 상부 전극 재료층을 형성한다. 그 후, 상술한 바와 같이 연마 가공에 의해 SOI 기판의 두께를 소정 두께까지 얇게 하고, 에칭 처리에 의해 가요부를 형성한다. 그리고, PZT막 패턴 상에 형성된 상부 전극 재료층에 에칭 처리를 실시하여 PZT막 패턴 상에 소정의 패턴의 상부 전극을 형성한다.
이 경우도, SOI 기판을 다른쪽 면으로부터 연마 가공 및 에칭 처리할 때에 상부 전극 재료층과 하부 전극을 동 전위로 한 상태에서 SOI 기판을 상부 전극 재료층측으로부터 정전 척에 의해 유지하면 된다.
이와 같이 PZT막 패턴 상에 상부 전극 재료층을 형성한 상태에서 상부 전극 재료층측으로부터 정전 척을 행하면 PZT막 패턴 내의 전계가 일정해져서 막파열 등의 원인이 되는 변형이 생기기 어려워지기 때문에 안정된 PZT막 패턴을 형성할 수 있다.
상부 전극과 하부 전극을 동 전위로 하기 위해서는 여러 가지 구조를 채용할 수 있다. 예를 들면, 상부 전극은 하부 전극의 출력을 인출하는 하부 전극 출력 전극을 포함하도록 형성할 수 있다. 이 경우, PZT막 패턴을 두께 방향으로 관통하는 관통 구멍 내에 상부 전극과 함께 형성되어서 하부 전극 출력 전극과 하부 전극을 접속시키는 관통 도전부와, PZT막 패턴 상에 상부 전극과 함께 형성되어서 하부 전극 출력 전극과 다른 상부 전극을 접속시키는 표면 도전부에 의하여 동 전위로 한 상태를 형성할 수 있다. 이렇게 하면, 관통 도전부와 표면 도전부에 의하여 하부 전극과 상부 전극 전체를 전기적으로 접속시켜서 동 전위로 할 수 있다. 관통 도전부 및 표면 도전부는 상부 전극과 함께 형성되므로 용이하게 상부 전극과 하부 전극을 동 전위로 할 수 있다.
또한, 에칭 처리 후에는 하부 전극 출력 전극을 제외한 상부 전극과 하부 전극의 동 전위의 상태를 해제할 필요가 있다. 그 때문에, SOI 기판을 에칭할 때까지는 멀티파트용 기판(substrate for multipart)을 이용하여 복수의 센서 소자를 형성하고, 멀티파트용 기판을 분할할 때에 표면 도전부를 비도통 상태로 하는 것이 바람직하다. 이렇게 하면, 멀티파트용 기판을 이용하여 센서 소자를 양산할 수 있음과 아울러 멀티파트용 기판을 분할함과 동시에 동 전위 상태를 해제할 수 있다.
도 1은 본 발명의 실시형태의 방법으로 제조한 센서 소자(각속도 센서)의 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선 단면도이다.
도 3의 (A)~(F)는 본 발명의 실시형태의 제조 방법의 일례를 나타내는 공정도이다.
도 4는 본 발명의 실시형태의 제조 방법을 설명하기 위한 도면이다.
도 5는 도 3의 (A)~(F)에 나타내는 방법으로 제조한 실시예의 센서 소자의 PZT막 성분의 X선 회절도이다.
도 6은 비교예의 센서 소자의 PZT막 성분의 X선 회절도이다.
도 7의 (A)~(F)는 본 발명의 실시형태의 제조 방법의 다른 일례를 나타내는 공정도이다.
이하, 도면을 참조해서 본 발명의 실시형태를 상세하게 설명한다. 도 1은 본 발명의 실시형태의 방법으로 제조한 PZT막을 구비한 센서 소자(압전형 각속도 센서)(1)의 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ선 단면도이다. 도 2에 나타내는 바와 같이, 본 예의 각속도 센서(1)는 센서 본체(3)와 검출부(5)를 갖고 있다. 센서 본체(3)는 중심부에 원기둥 형상의 중추(重錘)(7)가 위치하고, 외주부에 통 형상의 지지부(9)가 위치하고, 중추(7)와 지지부(9) 사이에 가요성을 갖는 가요부(11)를 갖도록 SOI 기판에 에칭이 실시되어서 형성되어 있다. 센서 본체(3)의 두께 치수(L1)는 약 405㎛이다. 또한, 도 2는 이해를 용이하게 하기 위해서 검출부(5) 및 가요부(11)는 두께 치수를 과장해서 그리고 있다. 도 2에 있어서, 부호 10은 Si층이고, 17은 Si의 활성층이며, 13은 산화막으로 이루어지는 절연층이고, 15는 SiO2층이다. 중추(7) 및 지지부(9)는 Si층(10)이 가공되어서 구성되어 있다. 가요부(11)는 절연층(13)과 활성층(17)과 SiO2층(15)으로 구성되어 있다.
검출부(5)는 절연층(13) 상에 형성된 하부 전극(E0)과, 하부 전극(E0) 상에 형성된 PZT막 패턴(19)과, PZT막 패턴(19) 상에 형성되어서 하부 전극(E0)과 대향하는 상부 전극(E1)으로 형성되어 있다. PZT막 패턴(19)은 Pb1 .3(Zr0 .52Ti0 .48)OX를 타깃으로 하는 스퍼터에 의해 형성된 PZT로 이루어지고, 3㎛의 두께 치수를 갖고 있다. 상부 전극(E1)은 Ti와 Au의 적층 박막으로 구성되어 있다. 하부 전극(E0)은 주로 가요부(11) 상에 형성되어 있고, Ti와 Pt의 적층 박막으로 구성되어 있다. 상부 전극(E1)은 표면 전하의 변화에 따라 각속도를 검출하는 복수의 검출용 전극(E11)과 중추(7)를 진동시키기 위해서 사용하는 복수의 구동용 전극(E12)과 하부 전극 출력 전극(E13)을 포함하고 있다. 하부 전극 출력 전극(E13)은 PZT막 패턴(19)을 두께 방향으로 관통하는 관통 구멍(19a) 내에 형성된 관통 도전부(21)에 의해 하부 전극(E0)과 전기적으로 접속되어 있고, 하부 전극(E0)의 출력을 인출하는 역할을 하고 있다.
이어서 본 발명의 센서 소자[각속도 센서(1)]의 제조 방법의 일례에 대해서 도 3의 공정도를 사용하여 설명한다. 우선, 도 3(A)에 나타내는 바와 같이 멀티파트용 기판이 되는 SOI 기판(31)을 준비한다. 또한, 도 3은 편의적으로 멀티파트용 기판에 포함되는 1개의 센서 소자의 단면을 나타내고 있다. SOI 기판(31)은 Si층(10′) 및 Si의 활성층(17′) 사이에 SiO2층(15′)이 삽입된 구조를 갖고 있다. Si의 활성층(17′)에는 활성화 처리가 되어 있다. Si 기판(10′)의 하면에는 산화막으로 이루어지는 절연층(33)이 형성되어 있고, Si의 활성층(17′) 상에도 산화막으로 이루어지는 절연층(13′)이 형성되어 있다. 본 예에서 사용한 SOI 기판(31)의 두께 치수(L2)는 약 625㎛이다[도 3(A) 참조]. 또한, SOI 기판(31)의 두께 치수(L2)는 550~750㎛가 바람직하다.
이어서, 도 3(B)에 나타내는 바와 같이 SOI 기판(31)의 한쪽 면 상[절연층(13′)]의 위에 하부 전극(E0)을 형성한다. 하부 전극(E0)은 SOI 기판(31)의 한쪽 면 상에 두께 20㎚의 Ti막을 스퍼터에 의해 형성한 후에 Ti막을 산화 처리하고, 그 위에 두께 100㎚의 Pt막을 스퍼터에 의해 형성해서 구성한다.
이어서, 도 3(C)에 나타내는 바와 같이 SOI 기판(31)을 히터(H) 상에 적재하고, SOI 기판(31)의 다른쪽 면측으로부터 SOI 기판(31)을 약 700℃로 가열한 상태에서 하부 전극(E0) 상에 PZT막(37)을 형성한다. 구체적으로는 Pb1.3(Zr0.52Ti0.48)OX를 타깃으로 해서 스퍼터에 의해 두께 3㎛의 PZT막(37)을 형성한다. 가열 온도는 500~800℃가 바람직하다. 이 PZT막(37)의 형성 공정은 SOI 기판(31)의 다른쪽 면에 연마 가공을 실시하지 않은 상태(거친 상태)에서 행한다.
이어서, PZT막(37) 상에 도면에 나타내지 않은 레지스트막을 형성한 후 웨트 에칭 처리를 실시하여 도 3(D)에 나타내는 바와 같이 관통 구멍(19a)을 포함하는 소정 형상의 PZT막 패턴(19)을 형성한다.
이어서, 도 3(E)에 나타내는 바와 같이 상부 전극 재료층(39) 및 관통 도전부(21)를 형성한다. 관통 도전부(21)는 하부 전극(E0)을 접속시키도록 관통 구멍(19a) 내에 상부 전극 재료층(39)과 함께 형성한다. 상부 전극 재료층(39) 및 관통 도전부(21)는 PZT막 패턴(19)을 포함하여 한쪽 면 상에 전체 면적에 두께 20㎚의 Ti막을 스퍼터에 의해 형성한 후에 Ti막을 산화 처리하고, 그 위에 두께 300㎚의 Au막을 스퍼터에 의해 형성해서 구성한다.
이어서, 상부 전극 재료층(39) 상에 도면에 나타내지 않은 포토레지스트막을 형성하고, 소정 패턴의 레지스트막이 형성된 상부 전극 재료층(39)에 이온빔 에칭을 실시하여 도 3(F)에 나타내는 바와 같이 상부 전극(E1)을 형성한다. 그 후, 레지스트막을 제거한다. 상부 전극(E1)의 패턴은 복수의 검출용 전극(E11)과 복수의 구동용 전극(E12)과 하부 전극 출력 전극(E13)을 포함하고 있다. 하부 전극 출력 전극(E13)은 관통 도전부(21)에 의해 하부 전극(E0)과 전기적으로 접속되어 있다. 도 4는 상부 전극(E1)을 형성한 후의 멀티파트용 기판의 평면도이다.
도 4에 나타내는 바와 같이, 하부 전극 출력 전극(E13)과 다른 상부 전극[검출용 전극(E11) 및 구동용 전극(E12)]이 PZT막 패턴(19) 상에 형성된 표면 도전부(41)에 의해 전기적으로 접속되어 있다. 이 때문에, 상부 전극(E1)의 형성 후에 있어서는 하부 전극(E0)과 상부 전극(E1)은 전기적으로 접속되어 있다.
이어서, SOI 기판(31)의 다른쪽 면에 연마 가공을 실시하여 SOI 기판(31)의 두께를 PZT막의 특성을 유효하게 발휘시키는 소정 두께(도 2의 L1의 치수 : 405㎛)까지 얇게 한다. 연마된 SOI 기판(31)의 다른쪽 면(이면)은 미러 상태로 되어 있다. 그리고, SOI 기판(31)의 다른쪽 면으로부터 에칭 처리를 실시하여 도 2에 나타내는 바와 같은 중추(7), 지지부(9) 및 가요부(11)를 형성해서 센서 본체(3)를 제작한다. 구체적으로는 도 3(F)에 나타내는 바와 같이 SOI 기판(31)을 상부 전극(E1)측으로부터 정전 척(C)에 의해 유지한다. 그리고 포토리소그래피 기술에 의한 드라이 에칭에 의해 SOI 기판(31)의 다른쪽 면(이면)으로부터 에칭 처리를 실시한다. 상술한 바와 같이, 하부 전극(E0)과 상부 전극(E1)은 전기적으로 접속되어 있기 때문에 상부 전극(E1)과 하부 전극(E0)이 동 전위로 된 상태에서 SOI 기판(31)은 상부 전극(E1)측으로부터 정전 척(C)에 의해 유지되게 된다. 따라서 정전 척(C)을 이용해도 PZT막은 대전하기 어렵다.
이어서, 멀티파트용 기판을 분할한다. 분할시에 도 4에 나타내는 파선 B를 따라 분할되기 때문에 표면 도전부(41)가 비도통 상태가 된다. 이것에 의해, 검출용 전극(E11) 및 구동용 전극(E12)과 하부 전극(E0)의 전기적 접속이 해제된다. 이상의 스텝에 의해, 멀티파트로 함으로써 도 1 및 도 2에 나타내는 센서 소자(각속도 센서)(1)의 제조를 완료한다.
이어서, 상기한 바와 같이 해서 제조한 PZT막 형성시의 SOI 기판의 두께 치수와 PZT막 성분의 관계를 조사했다. 도 5는 상기 방법으로 제조한 센서 소자(실시예)의 PZT막 중심부의 X선 회절(XRD)도이고, 도 6은 PZT막 형성시에 있어서 두께가 얇은 SOI 기판(두께 치수 400㎛인 SOI 기판)을 이용하여 제조한 센서 소자(비교예)의 PZT막 중심부 성분의 X선 회절도이다. 도면 중에 있어서, 예를 들면 PZT(100)은 결정 배향이 (100)인 PZT이다. 또한, Pyro는 저온역에서 발생하는 불필요한 피크이다. 양 도면으로부터 구한 PZT(100)/Pyro 및 PZT(100)/PZT(111)의 강도 비율을 표 1에 나타낸다.
Figure pct00001
표 1에 있어서 (X00)은 PZT막의 중심부를 나타내는 것이고, (X40)은 PZT막의 중심부로부터 X 방향으로 40㎜의 위치를 나타내는 것이다. 센서 소자의 PZT막은 PZT(100)/Pyro 및 PZT(100)/PZT(111)이 높은 것이 바람직하다. 표 1로부터 (X00) 및 (X40) 중 어느 것에 있어서나 실시예의 PZT막의 PZT(100)/Pyro 및 PZT(100)/PZT(111)은 비교예의 것보다 큰 것을 알 수 있다.
이어서 본 발명의 센서 소자[각속도 센서(1)]의 제조 방법의 다른 일례에 대해서 도 7의 공정도를 사용하여 설명한다. 도 7에 있어서, 도 3과 공통된 부분에 대해서는 도 3에 붙인 부호의 수에 100의 수를 더한 수의 부호를 붙이고 설명을 생략한다. 도 7에 나타내는 본 발명의 다른 일례에서는 도 7(A)~(E)까지는 도 3에 나타내는 본 발명의 일례와 같은 공정을 실시한다[도 3(A)~(E) 참조]. 그 후, 도 7(E)에 나타내는 바와 같이 상부 전극 재료층(139)을 형성한 후에 SOI 기판(131)을 상부 전극 재료층(139)측으로부터 정전 척(C′)에 의해 유지한다. 그리고 도 7(F)에서는 상술한 바와 같은 SOI 기판(131)의 다른쪽 면(이면)으로부터 에칭 처리를 실시한다.
이 예에서는, 하부 전극(E100)과 상부 전극 재료층(139)은 전기적으로 접속되어 있기 때문에 상부 전극 재료층(139)과 하부 전극(E100)이 동 전위가 된 상태에서 SOI 기판(131)은 상부 전극 재료층(139)측으로부터 정전 척(C′)에 의해 유지되게 된다. 이렇게, 도 7의 예에서는 상부 전극의 패턴을 형성하기 전의 상부 전극 재료층(139)의 상태에서 정전 척(C′)을 행하기 때문에 도 3의 예와 같이 상부 전극의 패턴이 형성된 부분과 형성되지 않은 부분에서 다른 전계가 발생할 일은 없다. 그 때문에, 도 7에 나타내는 제조 공정을 채용하면 PZT막 패턴(119)에 변형이 생기기 어려워져 PZT막 패턴(119)의 막파열 또는 각 층과의 밀착 강도의 저하를 확실하게 방지할 수 있다.
또한, 상기 실시형태는 각속도 센서(자이로)의 제조 방법을 나타낸 예이지만 가속도 센서 등이 다른 PZT막을 구비한 센서 소자를 제조할 경우에도 본 발명을 적용할 수 있는 것은 물론이다.
<산업상의 이용 가능성>
본 발명에 의하면, 550㎛ 이상의 두께를 갖는 SOI 기판을 이용하여 PZT막을 형성한 후 SOI 기판을 원하는 두께까지 얇게 하기 때문에 양질이고 균질한 PZT막을 얻을 수 있다.
1 : 센서 소자(각속도 센서) 3 : 센서 본체
5 : 검출부 11, 111 : 가요부
19, 119 : PZT막 패턴 19a : 관통 구멍
21 : 관통 도전부 31, 131 : SOI 기판
37 : PZT막 41 : 표면 도전부
139 : 상부 전극 재료층 C, C′ : 정전 척
E1 : 상부 전극 E0, E100 : 하부 전극
E13 : 하부 전극 출력 전극

Claims (8)

  1. 550㎛ 이상의 두께를 갖는 SOI 기판의 한쪽 면 상에 하부 전극을 형성하고,
    상기 SOI 기판의 다른쪽 면측으로부터 상기 SOI 기판을 가열한 상태에서 상기 하부 전극 상에 PZT막을 형성하고,
    상기 PZT막에 에칭 처리를 실시해서 소정의 PZT막 패턴을 형성하고,
    상기 PZT막 패턴 상에 상기 하부 전극과 대향하는 소정 패턴의 상부 전극을 형성하고,
    상기 SOI 기판의 상기 다른쪽 면에 연마 가공을 실시하여 상기 SOI 기판의 두께를 상기 PZT막 패턴의 특성을 유효하게 발휘시키는 소정 두께까지 얇게 하고,
    그 후에 상기 SOI 기판의 상기 다른쪽 면으로부터 에칭 처리를 실시해서 가요성을 갖는 가요부를 형성하는 것을 특징으로 하는 PZT막을 구비한 센서 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 에칭 처리는 상기 SOI 기판의 다른쪽 면에 연마 가공을 실시하지 않은 상태에서 행하는 것을 특징으로 하는 PZT막을 구비한 센서 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 SOI 기판의 가열 온도는 500~800℃이고,
    상기 SOI 기판의 두께 치수는 550~750㎛인 것을 특징으로 하는 PZT막을 구비한 센서 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 SOI 기판을 상기 다른쪽 면으로부터 연마 가공 및 에칭 처리할 때에 상기 상부 전극과 상기 하부 전극을 동 전위로 한 상태에서 상기 SOI 기판을 상기 상부 전극측으로부터 정전 척에 의해 유지하는 것을 특징으로 하는 PZT막을 구비한 센서 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 상부 전극은 상기 하부 전극의 출력을 인출하는 하부 전극 출력 전극을 포함하고 있고,
    상기 PZT막 패턴을 두께 방향으로 관통하는 관통 구멍 내에 상기 상부 전극과 함께 형성되어서 상기 하부 전극 출력 전극과 상기 하부 전극을 접속시키는 관통 도전부와, 상기 PZT막 패턴 상에 상기 상부 전극과 함께 형성되어서 상기 하부 전극 출력 전극과 다른 상기 상부 전극을 접속시키는 표면 도전부에 의하여 상기 동 전위로 한 상태가 형성되어 있는 것을 특징으로 하는 PZT막을 구비한 센서 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 SOI 기판을 에칭할 때까지는 멀티파트용 기판을 이용하여 복수의 센서 소자를 형성하고,
    상기 멀티파트용 기판을 분할할 때에 상기 표면 도전부를 비도통 상태로 하는 것을 특징으로 하는 PZT막을 구비한 센서 소자의 제조 방법.
  7. 550㎛ 이상의 두께를 갖는 SOI 기판의 한쪽 면 상에 하부 전극을 형성하고,
    상기 SOI 기판의 다른쪽 면측으로부터 상기 SOI 기판을 가열한 상태에서 상기 하부 전극 상에 PZT막을 형성하고,
    상기 PZT막에 에칭 처리를 실시해서 소정의 PZT막 패턴을 형성하고,
    상기 PZT막 패턴 상에 상기 하부 전극과 대향하는 상부 전극을 형성하기 위한 상부 전극 재료층을 형성하고,
    상기 SOI 기판의 상기 다른쪽 면에 연마 가공을 실시하여 상기 SOI 기판의 두께를 상기 PZT막 패턴의 특성을 유효하게 발휘시키는 소정 두께까지 얇게 하고,
    그 후에 상기 SOI 기판의 상기 다른쪽 면으로부터 에칭 처리를 실시해서 가요성을 갖는 가요부를 형성하고,
    상기 상부 전극 재료층에 에칭 처리를 실시해서 상기 PZT막 패턴 상에 소정 패턴의 상기 상부 전극을 형성하는 것을 특징으로 하는 PZT막을 구비한 센서 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 SOI 기판을 상기 다른쪽 면으로부터 연마 가공 및 에칭 처리할 때에 상기 상부 전극 재료층과 상기 하부 전극을 동 전위로 한 상태에서 상기 SOI 기판을 상기 상부 전극 재료층측으로부터 정전 척에 의해 유지하는 것을 특징으로 하는 PZT막을 구비한 센서 소자의 제조 방법.
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