JPWO2011099381A1 - 圧電デバイス、圧電デバイスの製造方法 - Google Patents

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Abstract

エッチングの回数を減らし、エッチングにより受ける圧電薄膜のダメージを減らすとともに圧電デバイスの製造コストを削減できる圧電デバイス、及び当該圧電デバイスの製造方法を提供する。支持基板（５０）に形成された支持層（４０）の表面にエッチング調整層（９０）を形成する。エッチング窓（７１、７２）を介してエッチャントを流入させて、犠牲層（３０）の一部を圧電薄膜（１０）の表面側に露出させる孔部（８１）と、下部電極（２０）と導通するエッチング調整層（９０）を圧電薄膜（１０）の表面側に露出させる開口部（８２）とを同時に形成する。エッチャントを孔部（８１）を介して流入させることで犠牲層（３０）を除去する。上部電極（６０）からバンプパッド（６１Ａ）へ引き回し配線（６３Ａ）を形成し、下部電極（２０）と導通する導電性のエッチング調整層（９０）からバンプパッド（６１Ｂ）へ引き回し配線（６３Ｂ）を形成する。

Description

この発明は、圧電単結晶の薄膜を用いた圧電デバイス、特にメンブレン構造を有する圧電デバイス、及び当該圧電デバイスの製造方法に関するものである。
現在、圧電単結晶体を薄膜化してなる圧電デバイスが多く開発されている。このような圧電薄膜を用いた圧電デバイスでは、実際の使用時において圧電薄膜を支持する支持体を必要とする。そして、このような支持体は、圧電薄膜の一方の主面に配設される。この際、支持体の配設構造は、圧電デバイスとして機能する圧電薄膜の振動領域のみには支持体を配設せず、圧電デバイスとして機能しない圧電薄膜の非振動領域のみに支持体を配設する構造となっており、所謂メンブレン構造と呼ぶ。
このメンブレン構造を有する従来の圧電デバイスの製造方法について、図１を用いて以下説明する。
図１は、従来の圧電デバイスの製造工程を模式的に示す図である。まず、空隙層８０となる犠牲層３０が狭持される構造となる下部電極２０を有する圧電薄膜１０と支持体４０、５０との複合基板を形成する迄の工程と、上部電極６０を圧電薄膜１０の表面に形成する工程とを経ると、断面が図１（Ａ）に示す状態となる。この状態では、下部電極２０と犠牲層３０が圧電薄膜１０と支持体４０、５０とにより完全に覆われているため、下部電極２０を圧電薄膜１０の表面側に露出させる開口部８２と、犠牲層３０の一部を圧電薄膜１０の表面側に露出させる孔部８１とを形成する必要がある。
そこで、圧電薄膜１０の上面にレジスト膜を形成し、当該レジスト膜の下部電極２０を露出させる領域にエッチング窓を開けてエッチングし、圧電薄膜１０に開口部８２を形成する下部電極露出工程を行う。
次に、再度、圧電薄膜１０の上面にレジスト膜を形成し、当該レジスト膜の犠牲層３０を露出させる領域にエッチング窓を開けてエッチングし、上部電極６０、圧電薄膜１０及び下部電極４０に孔部８１を形成する犠牲層露出工程を行う。
次に、その孔部８１を介して犠牲層３０を除去する犠牲層除去工程を行う。これにより、犠牲層３０が形成されていた空間は、空隙層８０となる。
最後に、上部電極６０からバンプパッド（不図示）へ引き回し配線６３Ａが形成されるとともに、下部電極２１からバンプパッド（不図示）へ引き回し配線６３Ｂが形成される。
以上に示す下部電極露出工程と犠牲層露出工程では、エッチングを行う深さが異なる。即ち、下部電極露出工程では下部電極２０がエッチングされないように圧電薄膜１０の膜厚分だけエッチングする必要があり、犠牲層露出工程では圧電薄膜１０の膜厚分と上下電極２０、６０の膜厚分をエッチングする必要がある。そのため、これら２種類のエッチング工程はエッチング深さやエッチングする材料が異なるため、それぞれ別の工程で実施されていた。
なお、下部電極と圧電基板とを接合して圧電薄膜を下部電極の表面に形成する方法が特許文献１において開示されている。
特開２００７−２２８３１９号公報
しかしながら、上記従来の製造方法では、犠牲層露出工程および下部電極露出工程においてエッチングを行うことで合計２回のエッチングを行っていたため、該エッチングにより受ける圧電薄膜１０のダメージが大きかった。特に、犠牲層露出工程および下部電極露出工程においてドライエッチングを使用した場合、圧電薄膜１０が帯電し、帯電した電荷によって圧電薄膜１０において分極劣化が生じることもあった。
また、犠牲層露出工程および下部電極露出工程のそれぞれの工程において、レジスト膜形成工程、フォトリソグラフィ工程、エッチング工程などのエッチングに要する時間が必要となり、製造コスト高の一因となっていた。
したがって、本発明の目的は、エッチングの回数を減らし、エッチングにより受ける圧電薄膜のダメージを減らすとともに圧電デバイスの製造コストを削減できる圧電デバイス、及び当該圧電デバイスの製造方法を提供することにある。
この発明は、圧電薄膜と、圧電薄膜の裏面に接合し圧電薄膜を支持する支持体と、圧電薄膜の裏面に形成された第１の電極と、圧電薄膜と支持体との間で第１の電極の支持体側に形成された空隙層とを備えた圧電デバイス、及び当該圧電デバイスの製造方法に関するものである。この圧電デバイスの製造方法では、少なくとも、犠牲層形成工程、調整層形成工程、露出工程、および犠牲層除去工程を有する。
犠牲層形成工程は、空隙層となる空間に犠牲層を形成する。調整層形成工程は、第１の電極を圧電薄膜の表面側に露出させる領域に、エッチングの進行程度を調整するエッチング調整層を形成する。露出工程は、圧電薄膜およびエッチング調整層をエッチングし、犠牲層の一部を圧電薄膜の表面側に部分的に露出させる孔部と、第１の電極を圧電薄膜の表面側に露出させる開口部とを同時に形成する。犠牲層除去工程は、孔部を介して犠牲層を除去する。
この製造方法では、孔部の形成と開口部の形成とでエッチング深さが異なっていても、開口部の形成におけるエッチングの速度がエッチング調整層で調整される。そのため、孔部の形成と開口部の形成とを同時に実施した場合、所定のエッチングレートの材料と所定の膜厚とでエッチング調整層を形成することにより、犠牲層を露出させる孔部の形成に要するエッチング時間で第１の電極が残って露出された状態となる。
そのため、この製造方法では、従来の製造方法で行われていた犠牲層露出工程および下部電極露出工程を同時に行うことができる。即ちエッチングが一回で済むため、エッチングによる圧電薄膜へのダメージを減らすことができる。また、上記露出工程においてドライエッチングを使用した場合でも、圧電薄膜における分極劣化が抑えられる。
また、レジスト膜形成工程、フォトリソグラフィ工程、エッチング工程などのエッチングに要する時間が約半分となるため、製造コストを削減できる。
従って、この発明によれば、エッチングにより受ける圧電薄膜のダメージを減らすとともに圧電デバイスの製造コストを削減できる。
また、この発明の圧電デバイスの製造方法では、少なくとも、イオン注入工程、接合工程、および剥離形成工程を有する。
イオン注入工程は、圧電単結晶基板にイオンを注入することで、圧電単結晶基板の中で注入されたイオン元素の濃度がピークになるイオン注入層を形成する。接合工程は、イオン注入層が形成された圧電単結晶基板と支持体とを接合する。剥離形成工程は、圧電単結晶基板から単結晶の圧電薄膜を剥離し、単結晶の圧電薄膜を第１の電極の表面に形成する。
この製造方法は、上述の圧電薄膜の形成方法を具体的に示すものである。この製造方法では、イオン注入工程、接合工程、および剥離形成工程により単結晶の圧電薄膜を形成している。圧電薄膜を単結晶とすることで、スパッタ、蒸着、ＣＶＤ法等で成膜される多結晶膜より圧電性に優れた薄膜を形成することができる。また、圧電単結晶基板の結晶方位が圧電薄膜の結晶方位となるため、圧電デバイスの特性に応じた結晶方位を有する圧電単結晶基板を用意することで、該特性に応じた結晶方位を有する圧電薄膜を形成できる。また、イオン注入、接合、剥離により単結晶薄膜を形成しているため、１枚の圧電単結晶基板から複数の圧電薄膜を形成することができる。そのため、単結晶の圧電材料を節約することができる。
また、この発明の圧電デバイスの製造方法では、圧電薄膜の材質は、タンタル酸リチウム又はニオブ酸リチウムである。
タンタル酸リチウムやニオブ酸リチウム等の難エッチング材料で圧電薄膜を形成する場合にはエッチングに要する時間が長くなるため、この製造方法では、製造コストを大幅に削減できる。
また、この発明の圧電デバイスの製造方法では、調整層形成工程は、エッチング調整層を圧電薄膜の裏面側に形成する。
この製造方法では、上述のエッチング調整層の形成位置を具体的に示すものである。この製造方法では、圧電薄膜がエッチング調整層より先にエッチングされる。
また、この発明の圧電デバイスの製造方法では、調整層形成工程は、エッチング調整層を第１の電極の支持体側に形成する。
この製造方法では、上述のエッチング調整層の形成位置を具体的に示すものである。この製造方法では、圧電薄膜がエッチング調整層より先にエッチングされ、第１の電極がエッチング調整層より先にエッチングされる。
また、この発明の圧電デバイスの製造方法では、調整層形成工程は、エッチング調整層を、圧電薄膜と第１の電極との間に形成する。
この製造方法では、上述のエッチング調整層の形成位置を具体的に示すものである。この製造方法では、圧電薄膜がエッチング調整層より先にエッチングされ、エッチング調整層が第１の電極より先にエッチングされる。
また、この発明の圧電デバイスの製造方法では、調整層形成工程は、エッチング調整層を導電性材料で形成する。
この製造方法では、エッチング調整層が導電性であるため、エッチング調整層を電極として使用できる。そのため、圧電薄膜に直接又は第１の電極を介して導通するエッチング調整層からバンプパッドへ引き回し配線を形成することができる。
また、この発明の圧電デバイスの製造方法では、調整層形成工程は、エッチング調整層を、第１の電極よりエッチングレートの低い材料で形成する。
この製造方法では、エッチング調整層が第１の電極よりもエッチングレートの低い材料からなるため、エッチング調整層のエッチング速度が第１の電極のエッチング速度より遅い。即ち孔部の形成速度の方が開口部の形成速度より速くなるように調整できる。
また、この発明の圧電デバイスの製造方法では、調整層形成工程は、エッチング調整層を、金属材料で形成する。
この製造方法では、エッチング調整層が金属性であるため、エッチング調整層が第１の電極と接着し易い。また、エッチング調整層が導電性であるため、エッチング調整層を電極として使用できる。そのため、圧電薄膜に第１の電極を介して導通するエッチング調整層からバンプパッドへ引き回し配線を形成することができる。
また、この発明の圧電デバイスの製造方法では、調整層形成工程は、エッチング調整層を、Al、Cu、Ni、Cr、Ptのいずれかを含む金属材料で形成する。
この製造方法おいて、Al、Cuは、フッ素系プラズマエッチングのエッチングレートが低く、導電率が高い素材である。また、Ni、Cr、Ptは、Al、Cuよりもエッチングレートが低い素材である。
また、この発明の圧電デバイスの製造方法では、調整層形成工程は、エッチング調整層を圧電薄膜の表面上に形成する。
この製造方法は、上述のエッチング調整層の形成位置を具体的に示すものである。この製造方法では、エッチング調整層が圧電薄膜より先にエッチングされる。また、この製造方法では、エッチング調整層を圧電薄膜の表面上に形成するため、エッチング調整層の膜厚を自由に微調整できる。
また、この発明の圧電デバイスの製造方法では、調整層形成工程は、膜厚と材質が第１の電極および第２の電極と等しいエッチング調整層を形成する。
また、この発明の圧電デバイスの製造方法では、前記圧電薄膜の前記裏面に形成される前記第１の電極の膜厚をＡ、
前記圧電薄膜の表面に形成される第２の電極の膜厚をＢ、
前記エッチング調整層の膜厚をＣ、
前記第１の電極のエッチングレートをα、
前記第２の電極のエッチングレートをβ、
前記エッチング調整層のエッチングレートをγ、としたとき、
前記調整層形成工程は、
Ａ／α ＋Ｂ／β ＝ Ｃ／γ
の式を満たす膜厚と材質で前記エッチング調整層を形成する。
この製造方法は、上述のエッチング調整層の膜厚と材質を設定するための計算式を明示している。この製造方法では、孔部の形成に要するエッチング時間と開口部の形成に要するエッチング時間とが等しくなるエッチング調整層の材質と膜厚を、上記の計算式により算出し、設定できる。
また、この発明の圧電デバイスの製造方法では、犠牲層除去工程までを、複数の圧電デバイスが同時形成可能なマルチ状態で行い、
犠牲層が除去された複数の圧電デバイスを個別の圧電デバイスに分割する分割工程を有する。
この製造方法では、犠牲層除去工程までの全工程がマルチ状態で行われる。そして、この製造方法における分割工程が、その犠牲層除去工程の後に行われる。この分割工程により、１つの圧電デバイスが完成する。
以上より、複数の圧電デバイスを一括製造できる。従って、圧電デバイスの製造コストを大幅に削減できる。
この発明によれば、エッチングにより受ける圧電薄膜のダメージを減らすとともに圧電デバイスの製造コストを削減できる。
従来の圧電デバイスの製造工程を模式的に示す図である。 第１の実施形態に係る圧電デバイスの製造方法を示すフローチャートである。 図２に示す圧電デバイスの製造工程を模式的に示す図である。 図２に示す圧電デバイスの製造工程を模式的に示す図である。 図２に示す圧電デバイスの製造工程を模式的に示す図である。 図２に示す圧電デバイスの製造工程を模式的に示す図である。 図２に示す圧電デバイスの製造工程を模式的に示す図である。 第２の実施形態に係る圧電デバイスの製造方法を示すフローチャートである。 図８に示す圧電デバイスの製造工程を模式的に示す図である。 図８に示す圧電デバイスの製造工程を模式的に示す図である。 図８に示す圧電デバイスの製造工程を模式的に示す図である。 第３の実施形態に係る圧電デバイスの製造方法を示すフローチャートである。 図１２に示す圧電デバイスの製造工程を模式的に示す図である。 図１２に示す圧電デバイスの製造工程を模式的に示す図である。 第４の実施形態に係る板波デバイスの製造工程を模式的に示す図である。
本発明の第１の実施形態に係る圧電デバイスの製造方法について、図を参照して説明する。なお、以下の説明では、圧電デバイスとして、薄膜型圧電デバイス（FBAR： Film Bulk Acoustic Resonator）を例に説明する。
図２は、第１の実施形態に係る圧電デバイスの製造方法を示すフローチャートである。図３〜図７は、第１の実施形態に係る圧電デバイスの製造工程を模式的に示す図である。
まず、図３（Ａ）（Ｂ）に示すように、所定厚みからなる圧電単結晶基板１と、所定厚みからなる支持基板５０とを用意する。圧電単結晶基板１は、タンタル酸リチウム基板を利用し、支持基板５０は、ニオブ酸リチウム基板を利用する。この際、支持基板５０としては、薄膜型圧電デバイス単体が複数配列されるマルチ状態の基板を用いる。ここで、圧電単結晶基板１は、ニオブ酸リチウム基板の他、四ホウ酸リチウム基板やランガサイト基板、ニオブ酸カリウム基板、ニオブ酸カリウムリチウム基板を用いても構わない。また、支持基板５０は、Ｓｉやガラス等のセラミック、水晶、又はサファイア等を用いても構わない。
そして、図３（Ｂ）に示すように、支持基板５０の表面に、所定膜厚の支持層４０を形成する（図２：Ｓ１０１）。支持層４０は、絶縁性材料からなり、シリコン酸化物や窒化物、アルミニウム酸化物、ＰＳＧ等の無機物や、樹脂等の有機物を利用し、犠牲層３０の除去のためのエッチングガスやエッチング液に対して強い耐性を有するものであればよい。支持層４０は、蒸着、スパッタリング、ＣＶＤ、スピン塗布等により、支持基板５０の表面の一定領域（犠牲層３０を形成する領域を除外した領域）に成膜される。即ち、この支持層４０は、圧電薄膜１０が圧電デバイスとして機能しない非振動領域の直下に形成される。そして、支持層４０の膜厚は、メンブレンの中空領域を構成する空隙層８０の深さに応じて設定される。ここで、支持層４０と支持基板５０とからなる部分が、本発明の「支持体」に相当する。
なお、支持層４０は、圧電単結晶基板１や犠牲層３０に対して、線膨張係数を加味した上で材質を決定するとよりよい。
次に、図３（Ｂ）に示すように、支持基板５０の表面に、所定膜厚の犠牲層３０を形成する（図２：Ｓ１０２）。犠牲層３０は、下部電極２０等に対してエッチングレートを異ならせられるようなエッチングガスもしくはエッチング液が選択可能な材料からなり、上部電極６０と圧電薄膜１０と下部電極２０と支持層４０と支持基板５０とエッチング調整層９０よりもエッチングされやすい材料からなる。具体的には、Ｎｉ，Ｃｕ，Ａｌ等の金属や、ＳｉＯ２、ＺｎＯ、ＰＳＧ（リンケイ酸ガラス）等の絶縁膜や、有機膜等から、条件に応じて適宜設定する。犠牲層３０は、蒸着、スパッタリング、ＣＶＤ、スピン塗布等により、支持基板５０の表面上における空隙層８０となる空間（即ち、圧電薄膜１０が圧電デバイスとして機能する振動領域および孔部８１の直下の空間）に、支持層４０の膜厚と同じ膜厚で成膜される。
次に、図４（Ａ）に示すように、圧電単結晶基板１の裏面１２側から水素イオンを注入することで、圧電単結晶基板１にイオン注入層１００を形成する（図２：Ｓ１０３）。例えば圧電単結晶基板１にタンタル酸リチウム基板を用いれば、加速エネルギー１５０ＫｅＶで９．０×１０16ａｔｏｍ／ｃｍ2のドーズ量により水素イオン注入を行うことにより、裏面１２から深さ約１μｍの位置に水素イオン層（水素分布部分）が形成されて、イオン注入層１００が形成される。このイオン注入深さは、イオン注入エネルギーで決まるため、所望の深さにイオン注入層１００を形成できる。このイオン注入層１００は、圧電単結晶基板１の中で注入されたイオン元素の濃度がピークになる部分である。
なお、圧電単結晶基板１にタンタル酸リチウム基板以外の素材を用いた場合、それぞれの基板に応じた条件でイオン注入を行う。
また、図４（Ｂ）に示すように、支持基板５０に形成された支持層４０の表面に、エッチング調整層９０を形成する（図２：Ｓ１０４）。このエッチング調整層９０は、エッチングの進行程度を調整する層である。
上記S１０４について詳述すると、エッチング調整層９０は、下部電極２０よりエッチングレートの低い導電性材料から、条件に応じて適宜設定する。具体的にはAl、Cu、Ni、Cr、Ptのいずれかを含む金属材料を設定するのが好ましい。ここで、Al、Cuは、フッ素系プラズマエッチングのエッチングレートが低く、導電率が高い素材であり、Ni、Cr、Ptは、Al、Cuよりもエッチングレートが低い素材である。エッチング調整層９０は、蒸着、スパッタリング、ＣＶＤ等により、支持層４０の表面の特定領域（後述の配線６３Ｂを形成する領域）に所定の膜厚で成膜される。
エッチング調整層９０を形成した後、エッチング調整層９０、犠牲層３０及び支持層４０の表面上に、Ａｌ（アルミニウム）等を用いて所定膜厚の下部電極２０を形成する（図２：Ｓ１０５）。そのため、エッチング調整層９０は下部電極２０の支持体側に形成される。
なお、下部電極２０には、Ａｌのみでなく、デバイスの仕様に応じて、Ｗ、Ｍｏ、Ｔａ、Ｈｆ、Ｃｕ、Ｐｔ、Ｔｉ等を単体もしくは組み合わせて用いてもよい。
そして、図４（Ｂ）に示すように、エッチング調整層９０が露出しない研磨量で、下部電極２０の表面をＣＭＰ等により平坦化処理する（図２：Ｓ１０６）。
次に、図５（Ａ）に示すように、支持基板５０上の下部電極２０と圧電単結晶基板１の裏面１２とを接合する（図２：Ｓ１０７）。
なお、この接合には、活性化接合による直接接合を用いると良い。この直接接合とは、常温において、真空中でＡｒイオンビーム等を照射して接合面を活性化させた状態で接合するものであり、加熱を必要としない接合方法である。この方法を用いることにより、親水化接合のような接合後に水素を脱気するための加熱処理を必要とせず、加熱による圧電デバイスの特性の劣化や、圧電単結晶基板１と支持基板５０との線膨張係数の差による応力の発生を防止できる。
次に、圧電単結晶基板１を（この実施形態では５００℃で）加熱し、イオン注入層１００を剥離面とした剥離を行う（図２：Ｓ１０８）。これにより、図５（Ｂ）に示すように、支持基板５０上の下部電極２０の表面に、単結晶の圧電薄膜１０が形成される。また、圧電薄膜１０を単結晶薄膜とすることで、スパッタ、蒸着、ＣＶＤ法等で成膜される多結晶膜より圧電性に優れた薄膜を形成することができる。また、圧電単結晶基板１の結晶方位が圧電薄膜１０の結晶方位となるため、圧電デバイスの特性に応じた結晶方位を有する圧電単結晶基板１を用意することで、該特性に応じた結晶方位を有する圧電薄膜１０を形成できる。また、イオン注入、接合、剥離により単結晶薄膜を形成しているため、１枚の圧電単結晶基板１から複数の圧電薄膜１０を形成することができるため、単結晶の圧電材料を節約することができる。
なお、上記Ｓ１０８の際、減圧雰囲気下で加熱すれば、加熱温度を低くすることができる。
そして、このように剥離形成した圧電薄膜１０の表面をＣＭＰ処理等により研磨して平坦化する（図２：Ｓ１０９）。
なお、この実施形態では、イオン注入、接合、剥離により圧電薄膜１０を形成しているが、実施の際は、圧電薄膜１０をスパッタ、蒸着、ＣＶＤ法等で成膜しても構わない。
次に、図５（Ｃ）に示すように、圧電薄膜１０の表面上に、Ａｌ（アルミニウム）等を用いて、所定膜厚の上部電極６０を形成する（図２：Ｓ１１０）。
なお、この所定膜厚は、下部電極２０と等しい膜厚が好ましい。また、上部電極６０には、Ａｌのみでなく、デバイスの仕様に応じて、Ｗ、Ｍｏ、Ｔａ、Ｈｆ、Ｃｕ、Ｐｔ、Ｔｉ等を単体もしくは組み合わせて用いてもよい。
次に、図６（Ａ）に示すように、上部電極６０が形成された圧電薄膜１０の表面にレジスト膜７０を形成する（図２：Ｓ１１１）。そして、フォトリソグラフィ技術を用いて、上部電極６０、圧電薄膜１０および下部電極２０を貫通する孔部８１を形成するためのエッチング窓７１と、下部電極２０と導通するエッチング調整層９０を露出するためのエッチング窓７２とをレジスト膜７０に形成する（図２：Ｓ１１２）。
次に、エッチング窓７１、７２を介してエッチングガスもしくはエッチング液を流入させることで、犠牲層３０の一部を圧電薄膜１０の表面側に露出させる孔部８１と、下部電極２０と導通するエッチング調整層９０を圧電薄膜１０の表面側に露出させる開口部８２とを同時に形成する（図２：Ｓ１１３）。ここで、Ｓ１１３における孔部８１の形成と開口部８２の形成とでは、開口部８２のエッチング深さの方が短い。また、イオン注入層１００を形成して剥離形成した圧電薄膜１０は、そのイオン注入によるダメージにより、エッチングレートが圧電薄膜１０の全体にわたって均一であることは無く、圧電薄膜１０の場所によってバラツキが生じている。しかし、エッチング調整層９０は、下部電極２０よりもエッチングレートの低い材料からなるため、エッチング調整層９０のエッチング速度が下部電極２０より遅い。そのため、孔部８１の形成と開口部８２の形成とを同時に実施した場合、孔部８１の形成に要するエッチング時間でエッチング調整層９０が残って露出された状態となる。そして、エッチング調整層９０は導電性材料であって下部電極２０と導通しているため、エッチング調整層９０が下部電極として機能する。
そして、エッチングガスもしくはエッチング液を孔部８１を介して流入させることで、犠牲層３０を除去する（図２：Ｓ１１４）。その後、レジスト膜７０を除去する。Ｓ１１４のエッチングの際、犠牲層３０が形成されていた空間は、図６（Ｂ）に示すような空隙層８０となる。
なお、Ｓ１１４で使用するエッチングガスもしくはエッチング液は、犠牲層３０に応じたエッチングガスもしくはエッチング液であり、上記Ｓ１１３と種類の異なるものである。
次に、図７（Ａ）（Ｂ）に示すように、仕上げ表面電極パターンを形成する（図２：Ｓ１１５）。詳述すると、上部電極６０からバンプパッド６１Ａへ引き回し配線６３Ａが形成されるとともに、下部電極２０と導通する導電性のエッチング調整層９０からバンプパッド６１Ｂへ引き回し配線６３Ｂが形成され、両バンプパッド６１Ａ，Ｂ上にバンプ６２Ａ，Ｂを形成する。
なお、下部電極２０及びエッチング調整層９０が、本発明の「第１の電極」に相当する。また、エッチング調整層９０が、本発明の「エッチング調整層」に相当する。
最後に、支持基板５０上にマルチ状態で形成された複数の薄膜型圧電デバイスから個別の薄膜型圧電デバイスに分割する分割工程を経て、モールド金型を用いたパッケージングを行う。このようにして薄膜型圧電デバイスを形成する。そのため、複数の薄膜型圧電デバイスを一括製造できる。
以上のような製造方法および図７（Ａ）（Ｂ）に示す構造の圧電デバイスを用いることで、従来の製造方法で行われていた犠牲層露出工程および下部電極露出工程を同時に行うことができる。即ちエッチングが一回で済むため、エッチングによる圧電薄膜１０へのダメージを減らすことができる。また、上記Ｓ１１３の露出工程においてドライエッチングを使用した場合でも、圧電薄膜１０における分極劣化が抑えられる。
また、レジスト膜形成工程、フォトリソグラフィ工程、エッチング工程などのエッチングに要する時間が約半分となるため、製造コストを削減できる。特に、タンタル酸リチウムやニオブ酸リチウム等の難エッチング材料で圧電薄膜１０を形成する場合にはエッチング工程に要する時間が長くなるため、製造コストを大幅に削減できる。
従って、この実施形態の圧電デバイス及び当該圧電デバイスの製造方法によれば、エッチングにより受ける圧電薄膜１０のダメージを減らすとともに薄膜型圧電デバイスの製造コストを削減できる。
また、複数の薄膜型圧電デバイスを一括製造できるため、薄膜型圧電デバイスの製造コストを大幅に削減できる。
次に、第２の実施形態に係る圧電デバイスの製造方法について、図を参照して説明する。
図８は、第２の実施形態に係る圧電デバイスの製造方法を示すフローチャートである。図９〜図１１は、第２の実施形態に係る圧電デバイスの製造工程を模式的に示す図である。
この実施形態の圧電デバイスの製造方法は、第１の実施形態に示した圧電デバイスの製造方法に対して、エッチング調整層、下部電極、犠牲層および支持層の形成方法、および支持基板と圧電基板の接合方法に関する工程が相違するものである。そのため、当該工程に対応する図８のＳ２０２〜Ｓ２０７を以下詳述する。
なお、図８のＳ２０１、Ｓ２０８〜Ｓ２１５は、それぞれ第１の実施形態に示したＳ１０３、Ｓ１０８〜Ｓ１１５と同じである。そのため、図８のＳ２０８〜Ｓ２１５に関しては、図８のＳ２０２〜Ｓ２０７によって異なってくる点のみを詳述する。
図９（Ａ）に示すように、エッチング調整層９０を圧電単結晶基板１の表面に形成する（図８：Ｓ２０２）。
なお、エッチング調整層９０の材料および形成方法は、第１の実施形態と同じである。
次に、図９（Ｂ）に示すように、エッチング調整層９０が形成された圧電単結晶基板１の表面上に、下部電極２１を形成する（図８：Ｓ２０３）。そのため、エッチング調整層９０は圧電薄膜１０と下部電極２１との間に形成される。
なお、下部電極２１の材料および形成方法は、第１の実施形態の下部電極２０と同じである。
次に、犠牲層３０を下部電極２１の表面に形成する（図８：Ｓ２０４）。
なお、犠牲層３０の材料および形成方法も、第１の実施形態と同じである。
次に、図９（Ｃ）に示すように、犠牲層３０が形成された下部電極２１の表面上に、犠牲層３０を覆うよう支持層４１を形成する（図８：Ｓ２０５）。そして、犠牲層３０が露出しない研磨量で、支持層４１の表面をＣＭＰ等により平坦化処理する（図８：Ｓ２０６）。
なお、支持層４１の材料および形成方法は、第１の実施形態の支持層４０と同じである。
次に、図１０（Ａ）に示すように、支持層４１の表面と支持基板５０とを接合する（図８：Ｓ２０７）。この接合方法も、第１の実施形態と同じである。
次に、イオン注入層１００を剥離面とした剥離を行うと（図８：Ｓ２０８）、図１０（Ｂ）に示すように、支持基板５０上の下部電極２１の表面に圧電薄膜１０が形成される。
次に、平坦化後（図８：Ｓ２０９）、図１１（Ａ）に示すように、圧電薄膜１０の表面上に上部電極６０を形成する（図８：Ｓ２１０）。
次に、図８のＳ２１１〜Ｓ２１２の後に、犠牲層３０の一部を圧電薄膜１０の表面側に露出させる孔部８１と、圧電薄膜１０および下部電極２１に導通するエッチング調整層９０を圧電薄膜１０の表面側に露出させる開口部８２とを同時に形成する（図８：Ｓ２１３）。Ｓ２１３では、エッチング調整層９０が圧電薄膜１０と下部電極２１との間に形成されているため、開口部８２の形成において圧電薄膜１０がエッチング調整層９０より先にエッチングされ、エッチング調整層９０が下部電極２１より先にエッチングされる。この際、エッチング調整層９０によりエッチング速度が調整され、孔部８１の形成に要するエッチング時間でエッチング調整層９０が残って露出された状態となる。
そして、図８のＳ２１４において犠牲層３０を除去した後、図１１（Ｂ）に示すように、仕上げ表面電極パターンを形成する（図８：Ｓ２１５）。詳述すると、上部電極６０からバンプパッド６１Ａへ引き回し配線６３Ａが形成されるとともに、圧電薄膜１０および下部電極２１に導通する導電性のエッチング調整層９０からバンプパッド６１Ｂへ引き回し配線６３Ｂが形成され、両バンプパッド６１Ａ，Ｂ上にバンプ６２Ａ，Ｂを形成する（図７（Ｂ）参照）。この後、第１の実施形態で述べた分割工程とパッケージング工程に進み、薄膜型圧電デバイスを形成する。
なお、下部電極２１及びエッチング調整層９０が、本発明の「第１の電極」に相当する。また、エッチング調整層９０が、本発明の「エッチング調整層」に相当する。
以上のような製造方法および図７（Ｂ）と図１１（Ｂ）に示す構造の圧電デバイスを用いることで、この実施形態においても、従来の製造方法で行われていた犠牲層露出工程および下部電極露出工程を同時に行うことができる。即ちエッチングが一回で済むため、この実施形態の圧電デバイス及び当該圧電デバイスの製造方法によれば、第１の実施形態と同様の効果を奏する。
次に、第３の実施形態に係る圧電デバイスの製造方法について、図を参照して説明する。
図１２は、第３の実施形態に係る圧電デバイスの製造方法を示すフローチャートである。図１３〜図１４は、第３の実施形態に係る圧電デバイスの製造工程を模式的に示す図である。
この実施形態の圧電デバイスの製造方法は、第１の実施形態に示した圧電デバイスの製造方法に対して、エッチング調整層の形成順序が相違するものである。そのため、当該工程に対応する図１２のＳ３０４〜Ｓ３０９を以下詳述する。
なお、図１２のＳ３０１〜Ｓ３０３、Ｓ３１０〜Ｓ３１４は、それぞれ第１の実施形態に示したＳ１０１〜Ｓ１０３、Ｓ１１１〜Ｓ１１５と同じである。そのため、図１２のＳ３１０〜Ｓ３１４に関しては、図８のＳ３０４〜Ｓ３０９によって異なってくる点のみを詳述する。
この実施形態の圧電デバイスの製造方法では、図２のＳ１０４においてエッチング調整層９１の形成を行わずに次の工程へ進む。即ち、図１３（Ａ）に示す下部電極２０の形成（図１２：Ｓ３０４）、図１３（Ｂ）に示す下部電極２０と圧電単結晶基板１との接合（図１２：Ｓ３０５）、図１３（Ｃ）に示す圧電薄膜１０の形成（図１２：Ｓ３０６、Ｓ３０７）、図１３（Ｄ）に示す上部電極６０の形成（図１２：Ｓ３０８）、を先に行う。
その後、図１４（Ａ）に示すように、「Ａ／α ＋Ｂ／β ＝ Ｃ／γ」の式を満たすエッチング調整層９１を、圧電薄膜１０の表面に形成する（図１２：Ｓ３０９）。Ａは下部電極２０の膜厚を示す値であり、Ｂは上部電極６０の膜厚を示す値であり、Ｃはエッチング調整層９０の膜厚を示す値である。また、αは下部電極２０のエッチングレートを示す値であり、βは上部電極６０のエッチングレートを示す値であり、γはエッチング調整層９０のエッチングレートを示す値である。そのため、この実施形態では、エッチング調整層９１が圧電薄膜１０の表面上に形成される。ここで、Ａは下部電極２０の膜厚を示す値であり、Ｂは上部電極６０の膜厚を示す値であり、Ｃはエッチング調整層９１の膜厚を示す値である。また、αは下部電極２０のエッチングレートを示す値であり、βは上部電極６０のエッチングレートを示す値であり、γはエッチング調整層９１のエッチングレートを示す値である。
上記Ｓ３０９について詳述すると、エッチング調整層９１は、孔部８１の形成に要するエッチング時間と開口部８２の形成に要するエッチング時間とが等しくなる材料と膜厚で形成する。例えば、下部電極２０の材料と膜厚がタングステンの１μｍでありで上部電極６０の材料と膜厚がアルミニウムの０．５μｍである場合、エッチング調整層９１の材料と膜厚は、タングステンの１μｍ及びアルミニウムの０．５μｍの多層膜となる。
なお、エッチング調整層９１の形成方法は第１の実施形態のエッチング調整層９０と同じである。ただし、エッチング調整層９１を下部電極として使用しないため、エッチング調整層９１の材質は、導電性材料でなくとも構わず、金属材料以外の材料（例えば樹脂等の有機物）でも構わない。また、Ｓ３０８における上部電極６０の形成後にＳ３０９においてエッチング調整層９１を成膜するため、エッチング調整層９１の膜厚も自由に微調整できる。
次に、図１２のＳ３１０とＳ３１１の後に、圧電薄膜１０やエッチング調整層９１などをエッチングし、犠牲層３０の一部を圧電薄膜１０の表面側に露出させる孔部８１と、下部電極２０を圧電薄膜１０の表面側に露出させる開口部８２とを同時に形成する（図１２：Ｓ３１２）。Ｓ３１２では、開口部８２の形成においてエッチング調整層９１が圧電薄膜１０より先にエッチングされる。この際、エッチング調整層９１によりエッチング速度が調整され、孔部８１の形成に要するエッチング時間で下部電極２０が残って露出された状態となる。
そして、図１２のＳ３１３において犠牲層３０を除去した後、図１４（Ｂ）に示すように、仕上げ表面電極パターンを形成する（図１２：Ｓ３１４）。詳述すると、上部電極６０からバンプパッド６１Ａへ引き回し配線６３Ａが形成されるとともに、下部電極２０からバンプパッド６１Ｂへ引き回し配線６３Ｂが形成され、両バンプパッド６１Ａ，Ｂ上にバンプ６２Ａ，Ｂを形成する（図７（Ｂ）参照）。この後、第１の実施形態で述べた分割工程とパッケージング工程に進み、薄膜型圧電デバイスを形成する。
なお、下部電極２０が、本発明の「第１の電極」に相当する。また、エッチング調整層９１が、本発明の「エッチング調整層」に相当する。
以上のような製造方法を用いることで、この実施形態においても、従来の製造方法で行われていた犠牲層露出工程および下部電極露出工程を同時に行うことができる。即ちエッチングが一回で済むため、この実施形態の圧電デバイスの製造方法によれば、第１の実施形態の圧電デバイスの製造方法と同様の効果を奏する。
次に、第４の実施形態に係る板波デバイスの製造方法について、図を参照して説明する。
図１５は、第４の実施形態に係る板波デバイスの製造工程を模式的に示す図である。
この実施形態の圧電デバイスの製造方法は、第２の実施形態に示した圧電デバイスの製造方法に対して、下部電極の形成パターンと支持層の膜厚と犠牲層の膜厚が相違し、特にエッチング調整層の形成位置が相違するものである。
まず、イオン注入層１００を形成した圧電単結晶基板１の表面にエッチング調整層９０を形成し、櫛型の電極２２を圧電単結晶基板１の表面に形成し、空隙層８５となる犠牲層３１を圧電単結晶基板１の表面に形成し、支持層４２をエッチング調整層９０の表面に形成する。そして、支持基板５０と支持層４２および犠牲層３１とを接合して圧電薄膜１０を剥離形成すると、断面が図１５（Ａ）に示す状態となる。
ここで、イオン注入層１００を形成して剥離形成した圧電薄膜１０は、そのイオン注入によるダメージにより、エッチングレートが圧電薄膜１０の全体にわたって均一であることは無く、圧電薄膜１０の場所によってバラツキが生じている。そのため、エッチング調整層９０Ａ、９０Ｂの代わりに下部電極を形成した場合、犠牲層露出工程および下部電極露出工程を同時に行うと、孔部８４の形成に要するエッチング時間で下部電極が消失することがある。そこで、この実施形態の製造方法では、下部電極の代わりに導電性のエッチング調整層９０Ａ、９０Ｂを圧電薄膜１０の裏面側に形成している。
そして、犠牲層３１の一部を圧電薄膜１０の表面側に露出させる孔部８４と、圧電薄膜１０および下部電極２１に導通するエッチング調整層９０Ａ、９０Ｂを圧電薄膜１０の表面側に露出させる開口部８３Ａ、８３Ｂとを同時に形成する。この実施形態においては、開口部８３Ａ、８３Ｂの形成において圧電薄膜１０がエッチング調整層９０Ａ、９０Ｂより先にエッチングされる。この際、エッチング調整層９０Ａ、９０Ｂによりエッチング速度が調整され、孔部８４の形成に要するエッチング時間でエッチング調整層９０Ａ、９０Ｂが残って露出された状態となる。
次に、孔部８４を介して犠牲層３１を除去すると、断面が図１５（Ｂ）に示す状態となる。
次に、圧電薄膜１０に接触する導電性のエッチング調整層９０Ａからバンプパッド６１Ａへ引き回し配線６３Ａが形成されるとともに、圧電薄膜１０に接触する導電性のエッチング調整層９０Ｂからバンプパッド６１Ｂへ引き回し配線６３Ｂが形成され、両バンプパッド６１Ａ，Ｂ上にバンプ６２Ａ，Ｂを形成する（図７（Ｂ）参照）。
なお、下部電極２２およびエッチング調整層９０Ａ、９０Ｂが、本発明の「第１の電極」に相当する。また、エッチング調整層９０Ａ、９０Ｂが、本発明の「エッチング調整層」に相当する。
最後に、支持基板５０上にマルチ状態で形成された複数の板波デバイスから個別の板波デバイスに分割する分割工程を経て、モールド金型を用いたパッケージングを行う。このようにして板波デバイスを形成する。
以上のような製造方法および図７（Ｂ）と図１５（Ｂ）に示す構造の圧電デバイスを用いることで、この実施形態においても、従来の製造方法で行われていた犠牲層露出工程および下部電極露出工程を同時に行うことができる。即ちエッチングが一回で済むため、この実施形態の圧電デバイス及び当該圧電デバイスの製造方法によれば、第２の実施形態と同様の効果を奏する。
なお、上述の各実施形態では、Ｆ−ＢＡＲ用の圧電デバイスや板波デバイスを例に説明したが、他に、ジャイロ、ＲＦスイッチ、振動発電素子等、圧電単結晶薄膜からなりメンブレンを有する各種デバイスに対しても、本発明の製造方法を適用することができる。
また、上述の実施形態の説明は、すべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 圧電単結晶基板
１０ 圧電薄膜
１００ イオン注入層
２０、２１、２２ 下部電極
３０、３１ 犠牲層
４０ 支持層
４１、４２ 支持層
５０ 支持基板
６０ 上部電極
６１Ａ、６１Ｂ バンプパッド
６２Ａ、６２Ｂ バンプ
６３Ａ、６３Ｂ 配線
７０ レジスト膜
７１、７２ エッチング窓
８０ 空隙層
８１ 孔部
８２、８３ 開口部
８４ 孔部
８５ 空隙層
９０、９１ エッチング調整層

Claims (15)

  1. 圧電薄膜と、前記圧電薄膜の裏面に接合する支持体と、前記圧電薄膜の前記裏面に形成された第１の電極と、前記圧電薄膜と前記支持体との間で前記第１の電極の前記支持体側に形成された空隙層とを備える圧電デバイスであって、
    前記圧電薄膜に直接又は前記第１の電極を介して導通するよう前記支持体の前記圧電薄膜側に形成された、エッチングの進行程度を調整する導電性のエッチング調整層を備え、
    前記圧電薄膜には、前記圧電薄膜を貫通して前記空隙層に連通する孔部と、前記エッチング調整層を前記圧電薄膜の表面側に露出させる開口部と、が形成された、圧電デバイス。
  2. 圧電薄膜と、前記圧電薄膜の裏面に接合する支持体と、前記圧電薄膜の前記裏面に形成された第１の電極と、前記圧電薄膜と前記支持体との間で前記第１の電極の前記支持体側に形成された空隙層とを備える圧電デバイスの製造方法であって、
    前記空隙層となる空間に犠牲層を形成する犠牲層形成工程と、
    前記第１の電極を前記圧電薄膜の表面側に露出させる領域に、エッチングの進行程度を調整するエッチング調整層を形成する調整層形成工程と、
    前記圧電薄膜および前記エッチング調整層をエッチングし、前記犠牲層の一部を前記圧電薄膜の表面側に露出させる孔部と、前記第１の電極を前記圧電薄膜の表面側に露出させる開口部とを同時に形成する露出工程と、
    前記孔部を介して前記犠牲層を除去する犠牲層除去工程と、
    を有する圧電デバイスの製造方法。
  3. 圧電単結晶基板にイオンを注入することで、イオン注入層を形成するイオン注入工程と、
    前記イオン注入層が形成された前記圧電単結晶基板と前記支持体とを接合する接合工程と、
    前記圧電単結晶基板から単結晶の前記圧電薄膜を剥離し、単結晶の前記圧電薄膜を前記第１の電極の表面に形成する剥離形成工程と、を有する、請求項２に記載の圧電デバイスの製造方法。
  4. 前記圧電薄膜の材質は、タンタル酸リチウム又はニオブ酸リチウムである、請求項１または請求項３に記載の圧電デバイスの製造方法。
  5. 前記調整層形成工程は、前記エッチング調整層を前記圧電薄膜の前記裏面側に形成する、請求項２〜請求項４のいずれかに記載の圧電デバイスの製造方法。
  6. 前記調整層形成工程は、前記エッチング調整層を前記第１の電極の前記支持体側に形成する、請求項５に記載の圧電デバイスの製造方法。
  7. 前記調整層形成工程は、前記エッチング調整層を、前記圧電薄膜と前記第１の電極との間に形成する、請求項５に記載の圧電デバイスの製造方法。
  8. 前記調整層形成工程は、前記エッチング調整層を導電性材料で形成する、請求項５〜請求項７のいずれかに記載の圧電デバイスの製造方法。
  9. 前記調整層形成工程は、前記エッチング調整層を、前記第１の電極よりエッチングレートの低い材料で形成する、請求項５〜請求項８のいずれかに記載の圧電デバイスの製造方法。
  10. 前記調整層形成工程は、前記エッチング調整層を、金属材料で形成する、請求項７又は請求項９に記載の圧電デバイスの製造方法。
  11. 前記調整層形成工程は、前記エッチング調整層を、Al、Cu、Ni、Cr、Ptのいずれかを含む金属材料で形成する、請求項１０に記載の圧電デバイスの製造方法。
  12. 前記調整層形成工程は、前記エッチング調整層を前記圧電薄膜の表面上に形成する、請求項２〜請求項４のいずれかに記載の圧電デバイスの製造方法。
  13. 前記圧電薄膜の前記裏面に形成される前記第１の電極の膜厚をＡ、
    前記圧電薄膜の表面に形成される第２の電極の膜厚をＢ、
    前記エッチング調整層の膜厚をＣ、
    前記第１の電極のエッチングレートをα、
    前記第２の電極のエッチングレートをβ、
    前記エッチング調整層のエッチングレートをγ、としたとき、
    前記調整層形成工程は、
    Ａ／α ＋Ｂ／β ＝ Ｃ／γ
    の式を満たす膜厚と材質で前記エッチング調整層を形成する、請求項１２に記載の圧電デバイスの製造方法。
  14. 前記調整層形成工程は、膜厚と材質が前記第１の電極および前記第２の電極と等しい前記エッチング調整層を形成する、請求項１３に記載の圧電デバイスの製造方法。
  15. 前記犠牲層除去工程までを、複数の圧電デバイスが同時形成可能なマルチ状態で行い、
    前記犠牲層が除去された複数の圧電デバイスを個別の圧電デバイスに分割する分割工程を有する、請求項２〜請求項１４のいずれかに記載の圧電デバイスの製造方法。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4582235B2 (ja) * 2008-10-31 2010-11-17 株式会社村田製作所 圧電デバイスの製造方法
EP2701217B1 (en) * 2011-04-18 2017-04-19 Konica Minolta, Inc. Piezoelectric actuator and ink-jet head provided with same
KR101856060B1 (ko) * 2011-12-01 2018-05-10 삼성전자주식회사 체적 음향 공진기
DE102012105059A1 (de) 2012-06-12 2013-12-12 Epcos Ag Verfahren zur Herstellung eines Vielschichtbauelements und Vielschichtbauelement
CZ306115B6 (cs) 2012-12-04 2016-08-10 Zentiva, K.S. Způsob přípravy derivátů kyseliny 3-amino-4-(2,4,5-trifluorfenyl)-butanové
JP2017098781A (ja) * 2015-11-25 2017-06-01 セイコーエプソン株式会社 圧電素子、超音波プローブ、超音波測定装置及び圧電素子の製造方法
KR102588798B1 (ko) * 2016-02-17 2023-10-13 삼성전기주식회사 음향파 필터 장치 및 그 제조방법
US11070184B2 (en) * 2016-03-11 2021-07-20 Akoustis, Inc. Piezoelectric acoustic resonator manufactured with piezoelectric thin film transfer process
JP6892061B2 (ja) * 2017-01-27 2021-06-18 新日本無線株式会社 バルク弾性波共振器の製造方法
US10466572B2 (en) * 2017-03-24 2019-11-05 Zhuhai Crystal Resonance Technologies Co., Ltd. Method of fabrication for single crystal piezoelectric RF resonators and filters
KR20200030478A (ko) 2018-09-12 2020-03-20 스카이워크스 글로벌 피티이. 엘티디. 벌크 음향파 공진기를 위한 리세스 프레임 구조체
JP2020092321A (ja) * 2018-12-05 2020-06-11 太陽誘電株式会社 弾性波デバイスおよびその製造方法、フィルタ並びにマルチプレクサ
SG10202004451PA (en) 2019-05-23 2020-12-30 Skyworks Global Pte Ltd Film bulk acoustic resonator including recessed frame with scattering sides
US11601113B2 (en) 2019-05-24 2023-03-07 Skyworks Global Pte. Ltd. Bulk acoustic wave/film bulk acoustic wave resonator and filter for wide bandwidth applications
US11601112B2 (en) 2019-05-24 2023-03-07 Skyworks Global Pte. Ltd. Bulk acoustic wave/film bulk acoustic wave resonator and filter for wide bandwidth applications
WO2021053884A1 (ja) * 2019-09-17 2021-03-25 株式会社村田製作所 圧電素子およびその製造方法
CN110952068B (zh) * 2019-11-20 2021-07-06 电子科技大学 图形化单晶薄膜制备方法、图形化单晶薄膜及谐振器
CN111817681A (zh) * 2020-06-29 2020-10-23 中国科学院上海微系统与信息技术研究所 一种薄膜体声波谐振器的制备方法
CN117099308A (zh) * 2021-03-31 2023-11-21 株式会社村田制作所 弹性波装置以及弹性波装置的制造方法
CN114113680B (zh) * 2021-12-17 2024-05-14 上海凸申科技有限公司 一种压电薄膜加速度传感器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017967A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 弾性表面波素子及びその製造方法
JP2007181185A (ja) * 2005-12-01 2007-07-12 Sony Corp 音響共振器およびその製造方法
WO2008032543A1 (fr) * 2006-08-25 2008-03-20 Ube Industries, Ltd. Résonateur piézoélectrique à couche mince et son procédé de fabrication
JP2009055128A (ja) * 2007-08-23 2009-03-12 Nippon Dempa Kogyo Co Ltd 薄膜圧電共振器の製造方法及び薄膜圧電共振器
WO2009081651A1 (ja) * 2007-12-25 2009-07-02 Murata Manufacturing Co., Ltd. 複合圧電基板の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4078284A (en) * 1977-04-04 1978-03-14 Zenith Radio Corporation Piezoelectric substrate fabrication process
US5714917A (en) * 1996-10-02 1998-02-03 Nokia Mobile Phones Limited Device incorporating a tunable thin film bulk acoustic resonator for performing amplitude and phase modulation
US6384697B1 (en) * 2000-05-08 2002-05-07 Agilent Technologies, Inc. Cavity spanning bottom electrode of a substrate-mounted bulk wave acoustic resonator
US6816035B2 (en) * 2002-08-08 2004-11-09 Intel Corporation Forming film bulk acoustic resonator filters
DE10324434B4 (de) * 2003-05-28 2005-08-25 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Einstellen der Ätzselektivität durch Anpassen von Aspektverhältnissen bei einem Mehrebenen-Ätzprozess
US7400217B2 (en) * 2003-10-30 2008-07-15 Avago Technologies Wireless Ip Pte Ltd Decoupled stacked bulk acoustic resonator band-pass filter with controllable pass bandwith
JP3945486B2 (ja) * 2004-02-18 2007-07-18 ソニー株式会社 薄膜バルク音響共振子およびその製造方法
JP4280198B2 (ja) * 2004-04-30 2009-06-17 株式会社東芝 薄膜圧電共振器
KR100562308B1 (ko) * 2004-12-15 2006-03-22 동부아남반도체 주식회사 반도체소자의 콘택홀 형성방법
US7369013B2 (en) * 2005-04-06 2008-05-06 Avago Technologies Wireless Ip Pte Ltd Acoustic resonator performance enhancement using filled recessed region
US7299529B2 (en) * 2005-06-16 2007-11-27 Intel Corporation Film bulk acoustic resonator (FBAR) process using single-step resonator layer deposition
JP4756461B2 (ja) * 2005-10-12 2011-08-24 宇部興産株式会社 窒化アルミニウム薄膜およびそれを用いた圧電薄膜共振子
JP2007208728A (ja) * 2006-02-02 2007-08-16 Fujitsu Media Device Kk 圧電薄膜共振器、フィルタおよびその製造方法
JP4627269B2 (ja) 2006-02-24 2011-02-09 日本碍子株式会社 圧電薄膜デバイスの製造方法
JP4968900B2 (ja) * 2006-10-17 2012-07-04 太陽誘電株式会社 ラダー型フィルタの製造方法
DE102007028292B4 (de) * 2007-06-20 2019-06-19 Snaptrack, Inc. Bauelement mit spannungsreduzierter Befestigung
JP5226409B2 (ja) * 2008-07-17 2013-07-03 太陽誘電株式会社 共振デバイス、通信モジュール、通信装置、共振デバイスの製造方法
JP4636292B2 (ja) * 2008-08-27 2011-02-23 株式会社村田製作所 電子部品及び電子部品の製造方法
US8248185B2 (en) * 2009-06-24 2012-08-21 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Acoustic resonator structure comprising a bridge
US8330556B2 (en) * 2009-11-23 2012-12-11 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Passivation layers in acoustic resonators

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017967A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 弾性表面波素子及びその製造方法
JP2007181185A (ja) * 2005-12-01 2007-07-12 Sony Corp 音響共振器およびその製造方法
WO2008032543A1 (fr) * 2006-08-25 2008-03-20 Ube Industries, Ltd. Résonateur piézoélectrique à couche mince et son procédé de fabrication
JP2009055128A (ja) * 2007-08-23 2009-03-12 Nippon Dempa Kogyo Co Ltd 薄膜圧電共振器の製造方法及び薄膜圧電共振器
WO2009081651A1 (ja) * 2007-12-25 2009-07-02 Murata Manufacturing Co., Ltd. 複合圧電基板の製造方法

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