JP4280198B2 - 薄膜圧電共振器 - Google Patents
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Description
本発明は、高周波フィルタや高周波発振器として利用することができる薄膜圧電共振器に関する。
弾性表面波（ＳＡＷ:Surface Acoustic Wave）素子は、高い共振品質を有すること及び小型化が容易であることから、ＬＣフィルタや誘電体フィルタに代わるデバイスとして、急速に利用されている。ＳＡＷ素子は、圧電体単結晶基板とその上に形成された１対の櫛歯電極とを基本構造として有し、その共振周波数は櫛歯間隔に反比例する。そのため、より高い周波数の信号を処理するには、櫛歯間隔を小さくしなければならない。例えば、近年、移動体通信機器において求められている１ＧＨｚを超える周波数の入力信号を処理するには、櫛歯間隔を１μｍ以下にする必要がある。ところが、そのような狭ピッチの櫛歯電極は、高精度な加工が困難であり、大電力の信号が入力された際に電流リークや断線が生じやすいという問題を有する。
これに対し、薄膜圧電共振器は、ＳＡＷ素子の欠点を克服し、より高い周波数の信号を処理することができるデバイスである。薄膜圧電共振器は、圧電体薄膜とそれを挟んだ２つの電極とを基本構造として有し、共振周波数を決定する主要因は圧電体薄膜の膜厚である。例えば、膜厚１〜２μｍでは２ＧＨｚの共振周波数を得ることができ、膜厚０．４〜０．８μｍでは５ＧＨｚの共振周波数を得ることができる。数十ＧＨｚまでの高周波信号を処理することも可能である。薄膜圧電共振器は、ＦＢＡＲ（Film Bulk Acoustic Resonator）またはＢＡＷ（Bulk Acoustic Wave）素子とも呼ばれている。
図１３−１〜１３−４は、従来の薄膜圧電共振器の製造工程を、その断面図によって示した図である。薄膜圧電共振器を製造するには、まず、シリコン基板８００上に下部電極層８０４をパターニングする（図１３−１）。つぎに、この下部電極層８０４の表面とシリコン基板８００の表面とを覆うように、圧電体層８１５を積層する（図１３−２）。続いて、この圧電体層８１５をエッチングすることによって圧電体薄膜８０５をパターニングする（図１３−３）。このパターニングの結果、下部電極層８０４の一部が露出する。換言すれば、圧電体薄膜８０５の側面の一つは、下部電極層８０４上に位置する。また、圧電体薄膜８０５の側面の他の一つは、シリコン基板８００上に位置し、これにより、下部電極層８０４の縁の一部が覆われている。つぎに、圧電体薄膜８０５上に上部電極層８０７を形成する。上部電極層８０７は、圧電体薄膜８０５の側面の上記他の一つを覆うように、圧電体薄膜８０５の上面の一部からシリコン基板８００上へと伸びた形状にパターニングされる。すなわち、圧電体薄膜８０５は、下部電極層８０４と上部電極層８０７との間を絶縁する機能をも果たす。さらに、この上部電極層８０７との電気的接続を果たす電極パッド８０８ａと、露出した下部電極層８０４の一部との電気的接続を果たす電極パッド８０８ｂとを形成する。そして、シリコン基板８００の裏側の一部をエッチングすることにより、下部電極層８０４の直下に空洞８１０を形成する（図１３−４）。これにより、薄膜圧電共振器８０が得られる。
ところが、下部電極層８０４は、そのパターニングの際に、フォトレジストの塗布や、そのフォトレジストを除去するためにアッシング雰囲気中に曝される。すなわち、下部電極層８０４のみを形成するために、フォトリソグラフィ工程およびエッチング工程が必要となる。そのため、下部電極層８０４の表面は、不純物の吸着などにより、成膜工程直後の平坦性および清浄性を維持していない。さらに、そのようなフォトリソグラフィ工程およびエッチング工程は、通常、成膜工程を実施する装置とは異なる装置で実施されるので、シリコン基板８００および下部電極層８０４は、それら装置間を移動する際に、空気中に暴露される。この暴露によって、下部電極層８０４の表面は、酸素等の不純物が吸着し、さらにその平坦性および清浄性が損なわれる。平坦性および清浄性の低下した下部電極層８０４の表面は、再成膜界面（図１３−２のＳ１）となり、その上に積層される圧電体層８１５の特性に悪影響を及ぼす。例えば、圧電体層８１５の配向性や極性などの膜質特性が低下する。圧電体層８１５の膜質特性の低下は、薄膜圧電共振器の特性の劣化や、薄膜圧電共振器間の特性のバラツキを生じさせる原因となる。
そこで、例えば、特許文献１は、下層電極、圧電薄膜、および上層電極を同一装置で形成することのできる圧電薄膜共振子を提案している。
しかしながら、特許文献１は、パターニングされた下層電極を図示する一方で、そのパターニングと下層電極上に形成される圧電体薄膜のパターニングとを同一装置内でどのようにして行うかについて全く開示していない。
本発明は、上記に鑑みてなされたものであって、下部電極層の再成膜界面の影響を受けずに、良好な膜質特性を示す圧電体薄膜を形成することができる薄膜圧電共振器を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明にかかる薄膜圧電共振器は、空洞を有する基板と、前記基板上であって且つ前記空洞の真上に配置された共振器と、を備え、前記共振器は、前記空洞側に位置する下部電極層と、前記下部電極層に対向する上部電極層と、前記下部電極層上に位置する第１の圧電体薄膜と、前記下部電極層の側面および前記第１の圧電体薄膜を覆う第２の圧電体薄膜と、を有し、前記第１の圧電体薄膜の側面の一つと前記下部電極層の側面の一つは、同じ平面内にあり、前記上部電極層は、前記第２の圧電体薄膜絶縁膜の上面、及び側面上に位置し、前記第２の圧電体薄膜は、前記第１の圧電体薄膜よりも薄いことを特徴とする。
また、本発明にかかる薄膜圧電共振器は、空洞を有する基板と、前記基板上であって且つ前記空洞の真上に配置された共振器と、を備え、前記共振器は、前記空洞側に位置する下部電極層と、前記下部電極層に対向する上部電極層と、前記下部電極層上に位置する第１の圧電体薄膜と、前記第１の圧電体薄膜の上面と、前記第１の圧電体薄膜の側面の一つと、前記下部電極層の側面の一つとを覆う第２の圧電体薄膜と、を有し、前記第１の圧電体薄膜の側面の前記一つと前記下部電極層の側面の前記一つは、同じ平面内にあり、前記第１の圧電体薄膜の側面の他の一つと前記第２の圧電体薄膜の側面の一つは、同じ平面内にあり、前記第２の圧電体薄膜は、前記第１の圧電体薄膜よりも薄いことを特徴とする。
本発明によれば、下部電極層の表面の平坦性および清浄性が損なわれないまま、その上に、圧電体薄膜を成長させることが可能になる。これにより、低コスト、高い歩留まり、および良好な共振特性を有する薄膜圧電共振器を提供することができる。
以下に、本発明にかかる薄膜圧電共振器の実施の形態を図面に基づいて詳細に説明する。但し、図面は模式的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは現実のものとは異なる。また、図面の相互間において同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。
（実施の形態１）
実施の形態１にかかる薄膜圧電共振器は、連続的に成膜され且つ同一のマスクを用いて同形状にパターニングされた、下部電極層と圧電体薄膜とを有することを特徴とする。また、圧電体薄膜の上面の一部と、下部電極層の側面の一つと、その側面と同じ平面内にある圧電体薄膜の側面の一つとに絶縁膜が形成されており、上部電極層が、この絶縁体膜の表面と圧電体薄膜の上面の一部とに形成されていることを特徴とする。
実施の形態１にかかる薄膜圧電共振器は、連続的に成膜され且つ同一のマスクを用いて同形状にパターニングされた、下部電極層と圧電体薄膜とを有することを特徴とする。また、圧電体薄膜の上面の一部と、下部電極層の側面の一つと、その側面と同じ平面内にある圧電体薄膜の側面の一つとに絶縁膜が形成されており、上部電極層が、この絶縁体膜の表面と圧電体薄膜の上面の一部とに形成されていることを特徴とする。
図１は、実施の形態１にかかる薄膜圧電共振器の断面図である。図１において、薄膜圧電共振器１０は、シリコン基板１００の上に、下部電極層１０４、圧電体薄膜１０５、上部電極層１０７がその順に積層された構造を有する。また、シリコン基板１００の上には、下部電極層１０４と電極パッド１０８ｂとの間を電気的に接続する導電性のダミーパッド１０１が形成されている。さらに、上部電極層１０７と、圧電体薄膜１０５の側面の一つおよびその側面と同じ平面内にある下部電極層１０４の側面の一つとの間には、絶縁膜１０６が形成されている。上部電極層１０７は、この絶縁膜１０６を覆うように、圧電体薄膜１０５の上面の一部からシリコン基板１００の上面まで導かれており、電極パッド１０８ａと電気的に接続されている。シリコン基板１００は、空洞１１０を有しており、共振部（すなわち、下部電極層１０４、圧電体薄膜１０５、および上部電極層１０７からなる構成）は、その空洞の真上を横たわるように配置されている。この空洞１１０によって、共振部の下部、すなわち下部電極層１０４の下面が露出している。なお、空洞１１０は、図１に示すような、シリコン基板１００を貫通した穴ではなく、下部電極層１０４の直下のシリコン基板１００の一部分が薄く残るような穴でもよい。換言すれば、共振部の下部は、露出されずに、シリコン基板１００のダイヤフラムで支持されていてもよい。さらに、シリコン基板１００の全面に酸化膜や窒化膜などの絶縁膜を形成し、この絶縁膜の上に共振部を形成してもよい。
つぎに、この薄膜圧電共振器１０の製造工程について説明する。図２−１〜図２−７は、薄膜圧電共振器１０の製造工程を、その断面図によって示した図である。まず、シリコン基板１００上に、周知のフォトリソグラフィ工程およびエッチング工程によって、ダミーパッド１０１をパターニングする（図２−１）。続いて、このダミーパッド１０１を覆うようにシリコン基板１００の全面に下部電極層１０４の材料を積層することで電極層１１４を形成する。その後連続的に、電極層１１４の全面に圧電体薄膜１０５の材料を積層することで圧電体層１１５を形成する（図２−２）。特に、これら電極層１１４と圧電体層１１５は、同一の成膜装置内で形成され、両層の形成間において、空気中への暴露や、フォトリソグラフィ工程などのパターニングに必要な工程はない。電極層１１４の材料としては、例えばアルミニウム（Ａｌ）を用いることができ、圧電体層１１５の材料としては、例えばアルミナイトライド（ＡｌＮ）の材料を用いることができる。材料の切り換えは、例えば、成膜装置としてスパッタリング装置を用いた場合には、ターゲット材料を切り換えるだけで実現することができる。なお、電極層１１４は、その上に形成される圧電体層１１５の配向性を高めるため、アモルファス層と非アモルファス層とからなる２重構造を有するように形成されてもよい。
よって、圧電体層１１５を形成する直前において、電極層１１４の表面は、その電極層１１４が形成された直後の平坦性および清浄性を保っている。すなわち、電極層１１４は、その上に形成される圧電体層１１５の配向性や極性などの膜質特性に悪影響を及ぼすことがほとんどない。電極層１１４の表面がもはや再成膜界面として機能しなくなるからである。
続いて、周知のフォトリソグラフィ工程およびエッチング工程によって、下部電極層１０４と圧電体薄膜１０５を形成する（図２−３）。具体的には、圧電体層１１５上にフォトレジストを塗布し、圧電体薄膜１０５の形状を示すフォトマスクを用いて露光する。露光後、現像工程を経て、圧電体層１１５とその下層に位置する電極層１１４との両方をエッチングする。これにより、圧電体薄膜１０５の側面と下部電極層１０４の側面は、図２−３に示す側面１０３ａおよび１０３ｂのように、同じ平面内にある。また、下部電極層１０４の側面の一つとその側面と同じ平面内にある圧電体薄膜１０５の側面の一つは、ダミーパッド１０１上に位置する。すなわち、ダミーパッド１０１の一部は露出している。
つぎに、圧電体薄膜１０５の上面の一部から、圧電体薄膜１０５の側面の一つと、その側面と同じ平面内の下部電極層１０４の側面の一つとを覆ってシリコン基板１００の表面の一部にまで至る絶縁膜１０６を形成する（図２−４）。特に、絶縁膜１０６によって覆われるこれら側面は、ダミーパッド１０１と反対側に位置する。具体的には、圧電体薄膜１０５の上面と、圧電体薄膜１０５の側面の一つと、その側面と同じ平面内の下部電極層１０４の側面の一つとを覆うように、シリコン基板１００の全面に、例えば熱ＣＶＤ（Chemical Vapor Deposition）装置によって、絶縁材料を積層し、積層された絶縁材料を、周知のフォトリソグラフィ工程およびエッチング工程によってパターニングする。この絶縁材料として、酸化珪素（ＳｉＯ2）、窒化物（ＳｉＮ）、アモルファスのＡｌＮを用いることができる。特に、このような絶縁材料は、ガスを原料とするＣＶＤによって容易に且つ高品質に成膜することが可能であり、エッチングも容易である。絶縁膜の厚さは、例えば０．３μｍである。この絶縁膜は、下部電極層１０４と上部電極層１０７との間を絶縁する機能を果たす。
つぎに、周知のフォトリソグラフィ工程およびエッチング工程によって、圧電体薄膜１０５の上面の一部から、絶縁膜１０６を覆って、シリコン基板１００の表面の一部にまで至る上部電極層１０７を形成する（図２−５）。そして、これと同様の工程により、上部電極層１０７との電気的接続を果たす電極パッド１０８ａと、ダミーパッド１０１を介して下部電極層１０４との電気的接続を果たす電極パッド１０８ｂとを形成する（図２−６）。電極パッド１０８ａおよび電極パッド１０８ｂの材料として、金（Ａｕ）やアルミニウム（Ａｌ）を用いることができる。
そして、シリコン基板１００の一部分を、シリコン基板１００の裏面から、ＲＩＥ（Reactive Ion Etching）などの選択エッチングを行なうことによって除去し、下部電極層１０４の真下に空洞１１０を形成する（図２−７）。なお、空洞１１０は、シリコン基板１００を貫通するものでなく、上記したように、シリコン基板１００の一部がダイヤフラムとなるような穴であってもよい。
図３は、この実施の形態１にかかる製造方法によって得られた圧電体薄膜のロッキングカーブを示すグラフである。また、図４は、この実施の形態１にかかる製造方法によって得られた圧電体薄膜の電気機械結合係数を示すグラフである。なお、これら測定結果を得るのに使用した薄膜圧電共振器の下部電極の厚さは２５０ｎｍであり、圧電体薄膜の厚さは１７００ｎｍであった。図３において実線Ｌ１で示すように、本実施の形態１によって得られた圧電体薄膜の配向性は、Ｘ線のロッキングカーブの半値幅（ＦＷＨＭ）が１．３°程度となるように制御することができた。これに対し、従来の薄膜圧電共振器の圧電体薄膜の配向性は、点線Ｌ２で示すように、２．６°程度の半値幅（ＦＷＨＭ）を示した。
また、本実施の形態１によって得られた圧電体薄膜は、半値幅１．３°を示す配向性を有することから、その電気機械結合係数もまた、図４に示すように、６．７％と大きい。これに対して、従来の薄膜圧電共振器の電気機械結合係数は、図４に示すように、５．０％以下である。薄膜圧電共振器は、その圧電体薄膜の電気機械結合係数が大きいほど、広帯域の共振周波数を示すことが知られている。また、共振特性を決定するＱ値についても、本実施の形態１にかかる薄膜圧電共振器は、８００程度の値を示した。これら測定結果から、本実施の形態１にかかる薄膜圧電共振器の圧電体薄膜は、従来の薄膜圧電共振器の圧電体薄膜と比較して、格段に良好な膜質特性を示すことがわかった。このような良好な結果は、下部電極層１０４の表面の平坦性および清浄性が保たれ、圧電体薄膜１０５の配向制御をほぼ設計どおりに実行することができたことによる。
以上に説明したように、実施の形態１にかかる薄膜圧電共振器の製造方法によれば、下部電極層１０４と圧電体薄膜１０５を同一装置内で連続して形成することができるので、下部電極層１０４の表面の平坦性および清浄性が損なわれないまま、その上に、圧電体薄膜１０５を成長させることが可能になる。これにより、良好な膜質特性を有する圧電体薄膜１０５を得ることができ、低コスト、高い歩留まり、および高い共振特性を有する薄膜圧電共振器１０を提供することが可能となる。
なお、下部電極１０４と電極パッド１０８ｂとの電気的接続を果たすことができれば、ダミーパッド１０１を形成する必要はない。例えば、下部電極層１０４と圧電体薄膜１０５とを同一のエッチング工程で形成した後（図２−３）、下部電極層１０４の一部が露出するように、再度、圧電体薄膜１０５をエッチングしてもよい。この場合、露出した下部電極層１０４の一部を覆うように電極パッド１０８ｂを形成する。
（実施の形態２）
実施の形態２にかかる薄膜圧電共振器は、上部電極層と下部電極層との間を絶縁する絶縁膜が、圧電体薄膜の側面の一つと、その側面と同じ平面内の下部電極層の側面の一つと、シリコン基板の一部とにのみ形成されていることを特徴とする。換言すれば、図１に示した絶縁膜１０６のうち、圧電体薄膜１０５の上面に形成された部分が除去されている。
実施の形態２にかかる薄膜圧電共振器は、上部電極層と下部電極層との間を絶縁する絶縁膜が、圧電体薄膜の側面の一つと、その側面と同じ平面内の下部電極層の側面の一つと、シリコン基板の一部とにのみ形成されていることを特徴とする。換言すれば、図１に示した絶縁膜１０６のうち、圧電体薄膜１０５の上面に形成された部分が除去されている。
図５は、実施の形態２にかかる薄膜圧電共振器の断面図である。薄膜圧電共振器２０において、シリコン基板２００、ダミーパッド２０１、下部電極層２０４、圧電体薄膜２０５、電極パッド２０８ａ，２０８ｂ、および空洞２１０は、それぞれ図１に示したシリコン基板１００、ダミーパッド１０１、下部電極層１０４、圧電体薄膜１０５、電極パッド１０８ａ，１０８ｂ、および空洞１１０に相当し、それらの形成方法も実施の形態１において説明したとおりである。
図５は、上部電極層２０７と下部電極層２０４との間を絶縁する絶縁膜２０６が圧電体薄膜１０５の上面を覆っていない点で、図１と異なる。この絶縁膜２０６の形成方法は、以下のとおりである。まず、図２−４に示したように、圧電体薄膜２０５の上面の一部から、下部電極層２０４の側面の一つと、その側面と同じ平面内の圧電体薄膜２０５の側面の一つを覆ってシリコン基板１００の表面の一部にまで至る絶縁膜を形成する。続いて、圧電体薄膜２０５の上面の一部に形成された絶縁膜の部分（すなわち、突出部分）を、ドライエッチングによって除去する。これにより、下部電極層２０４の側面の一つと、その側面と同じ平面内の圧電体薄膜２０５の側面の一つと、シリコン基板２００の一部とにのみ形成された絶縁膜２０６を得ることができる。そして、この絶縁膜２０６を覆うように上部電極層２０７が形成される。特に、この上部電極層２０７は、圧電体薄膜２０５の上面から絶縁膜２０６を覆う部分において、図１に示したような段差を有していない。このため、上部電極層２０７の直列抵抗成分は、図１に示した上部電極層１０７の直列抵抗成分よりも小さい。発明者等は、この直列抵抗成分が、薄膜圧電共振器のＱ値を悪化させる原因となることを見出しており、実施の形態２にかかる薄膜圧電共振器２０のＱ値を測定したところ、１０００程度の値を得ることができた。これは、図５に示した構造が、実施の形態１にしたがって得られる薄膜圧電共振器１０よりも良好な共振特性を示していることを意味する。
なお、絶縁膜２０６は、下部電極層２０４および圧電体薄膜２０５の共通面の一つとシリコン基板２００の一部とに選択的に堆積される方法によって形成されてもよい。
以上に説明したように、実施の形態２にかかる薄膜圧電共振器の製造方法によれば、絶縁層２０６を覆う上部電極層２０７の段差を最小限に留めたため、上部電極層２０７の直列抵抗成分を小さくすることができる。この結果、薄膜圧電共振器２０の共振特性を向上させることができる。
（実施の形態３）
実施の形態３にかかる薄膜圧電共振器は、連続的に成膜され且つ同一のマスクを用いて同形状にパターニングされた、下部電極層と第１の圧電体薄膜とを有し、さらに、その第１の圧電体薄膜を覆う第２の圧電体薄膜を有することを特徴とする。
実施の形態３にかかる薄膜圧電共振器は、連続的に成膜され且つ同一のマスクを用いて同形状にパターニングされた、下部電極層と第１の圧電体薄膜とを有し、さらに、その第１の圧電体薄膜を覆う第２の圧電体薄膜を有することを特徴とする。
図６は、実施の形態３にかかる薄膜圧電共振器の断面図である。図６において、薄膜圧電共振器３０は、シリコン基板３００の上に、下部電極層３０４、第１の圧電体薄膜３０５ａ、第２の圧電体薄膜３０５ｂ、上部電極層３０７がその順に積層された構造を有する。シリコン基板３００の上には、下部電極層３０４と電極パッド３０８ｂとの間を電気的に接続する導電性のダミーパッド３０１が形成されている。下部電極層３０４の側面と第１の圧電体薄膜３０５ａの側面は同じ平面内にある。第２の圧電体薄膜３０５ｂは、第１の圧電体薄膜３０５ａの上面と、第１の圧電体薄膜３０５ａの側面の一つと、その側面と同じ平面内にある下部電極層３０４の側面の一つと、を覆うように形成される。上部電極層３０７は、この第２の圧電体薄膜３０５ｂを覆うように、圧電体薄膜３０５の上面の一部からシリコン基板３００の上面まで導かれており、電極パッド３０８ａと電気的に接続されている。シリコン基板３００は、空洞３１０を有しており、共振部（すなわち、下部電極層３０４、第１の圧電体薄膜３０５ａ、第２の圧電体薄膜３０５ｂ、および上部電極層３０７からなる構成）は、その空洞の真上を横たわるように配置されている。なお、空洞３１０は、共振部の下部がシリコン基板１００のダイヤフラムで支持されるような穴であってもよい。
つぎに、この薄膜圧電共振器３０の製造工程について説明する。図７−１〜図７−７は、薄膜圧電共振器３０の製造工程を、その断面図によって示した図である。図７−１〜図７−３は、図２−１〜図２−３と同じ工程である。すなわち、第１の圧電体薄膜３０５ａの側面は、下部電極層３０４の側面と同じ平面内にある。例えば、ダミーパッド３０１上に位置する、下部電極層３０４の側面と第１の圧電体薄膜３０５ａの側面は、平面３０３ａ内にある。すなわち、ダミーパッド３０１の表面の一部は露出している。ダミーパッド３０１と反対側に位置する、下部電極層３０４の側面と第１の圧電体薄膜３０５ａの側面は、平面３０３ｂ内にある。
薄膜圧電共振器３０の製造工程では、第１の圧電体薄膜３０５ａの上面と、第１の圧電体薄膜３０５ａの側面と、下部電極層３０４の側面と、を覆うように、第２の圧電体薄膜３０５ｂをパターニングする（図７−４）。この結果、第２の圧電体薄膜３０５ｂの側面の一つは、シリコン基板３００に接触し、第２の圧電体薄膜３０５ｂの側面の他の一つは、ダミーパッド３０１上に位置する。第２の圧電体薄膜３０５ｂは、第１の圧電体薄膜３０５ａと同じ材料、例えばアルミナイトライド（ＡｌＮ）の材料を用いて形成する。この第２の圧電体薄膜３０５ｂは、上部電極層３０７と下部電極層３０４との間を絶縁する機能を果たす。また、この第２の圧電体薄膜３０５ｂは、第１の圧電体薄膜３０５ａよりも薄い。第１の圧電体薄膜３０５ａの膜質特性を向上させるために、下層電極層３０４および第１の圧電体薄膜３０５ａは、実施の形態１に説明した下層電極層１０４および圧電体薄膜１０５と同様に、同一装置内で連続成長された後に、パターニングされる。よって、第１の圧電体薄膜３０５ａの表面の平坦性および清浄性は、下層電極層１０４の表面ほど良好ではない。そのため、第２の圧電体薄膜３０５ｂの膜質特性は、第１の圧電体薄膜の膜質特性よりも若干劣る。このことから、第２の圧電体薄膜３０５ｂを薄膜圧電体共振器３０の共振特性に悪影響を与えない程度に薄くすることが好ましい。例えば、第１の圧電体薄膜３０５ａの厚さを１２００ｎｍとし、第２の圧電体薄膜３０５ｂの厚さを５００ｎｍとすることができる。
つぎに、周知のフォトリソグラフィ工程およびエッチング工程によって、第２の圧電体薄膜３０５ｂの上面の一部から、ダミーパッド３０１と反対側の位置の第２の圧電体薄膜３０５ｂの側面を覆って、シリコン基板３００の表面の一部にまで至る上部電極層３０７を形成する（図７−５）。そして、図２−６および図２−７に示した工程と同様に、電極パッド３０８ａ、電極パッド３０８ｂ、空洞３１０を形成する（図７−６，図７−７）。
この実施の形態３にかかる製造方法によって得られた薄膜圧電体共振器３０の特性を測定したところ、電気機械結合定数６．５％、Ｑ値８００を得ることができた。
以上に説明したように、実施の形態３にかかる薄膜圧電共振器の製造方法によれば、下部電極層３０４と第１の圧電体薄膜３０５ａを同一装置内で連続して形成することができるので、実施の形態１と同様に、第１の圧電体薄膜３０５ａを得ることができる。さらに、第１の圧電体薄膜３０５ａを覆うように第２の圧電体薄膜３０５ｂを形成し、この第２の圧電体薄膜３０５ｂを、上部電極層３０７と下部電極層３０４との間を絶縁するための絶縁膜として機能させることができる。
（実施の形態４）
実施の形態４にかかる薄膜圧電共振器は、実施の形態３にかかる薄膜圧電共振器において、第２の圧電体薄膜の側面の一つが、第１の圧電体薄膜の側面の一つと同じ平面内にあることを特徴とする。
実施の形態４にかかる薄膜圧電共振器は、実施の形態３にかかる薄膜圧電共振器において、第２の圧電体薄膜の側面の一つが、第１の圧電体薄膜の側面の一つと同じ平面内にあることを特徴とする。
図８は、実施の形態４にかかる薄膜圧電共振器の断面図である。図８において、薄膜圧電共振器４０は、シリコン基板４００の上に、下部電極層４０４、第１の圧電体薄膜４０５ａ、第２の圧電体薄膜４０５ｂ、上部電極層４０７がその順に積層された構造を有する。下部電極層４０４の側面と第１の圧電体薄膜４０５ａの側面は同じ平面内にある。第２の圧電体薄膜４０５ｂは、第１の圧電体薄膜４０５ａの上面と、第１の圧電体薄膜４０５ａの側面の一つと、下部電極層４０４の側面の一つと、を覆うように形成される。上部電極層４０７は、この第２の圧電体薄膜４０５ｂを覆うように、第１の圧電体薄膜４０５ａの上面の一部からシリコン基板４００の上面まで導かれており、電極パッド４０８ａと電気的に接続されている。シリコン基板４００は、空洞４１０を有しており、共振部（すなわち、下部電極層４０４、第１の圧電体薄膜４０５ａ、第２の圧電体薄膜４０５ｂ、および上部電極層４０７からなる構成）は、その空洞４１０の真上を横たわるように配置されている。なお、空洞４１０は、共振部の下部がシリコン基板４００のダイヤフラムで支持されるように、シリコン基板４００を貫通していない穴でもよい。
つぎに、この薄膜圧電共振器４０の製造工程について説明する。図９−１〜図９−７は、薄膜圧電共振器４０の製造工程を、その断面図によって示した図である。まず、シリコン基板４００の全面に、下部電極層４０４の材料を積層することで電極層４１４を形成する。その後連続的に、電極層４１４の全面に第１の圧電体薄膜４０５ａの材料を積層することで圧電体層４１５ａを形成する（図９−１）。すなわち、この工程は、図２−２に示した工程と同様の作用および効果を有する。
続いて、図２−３に示した工程と同様に、下部電極層４０４と第１の圧電体薄膜４０５ａをパターニングする（図９−２）。これにより、第１の圧電体薄膜４０５ａの側面は、下部電極層４０４の側面と同じ平面内に位置する。例えば、下部電極層４０４の側面の一つと第１の圧電体薄膜４０５ａの側面の一つは、平面４０３ａ内にあり、下部電極層４０４の側面の他の一つと第１の圧電体薄膜４０５ａの側面の他の一つは、平面４０３ｂ内にある。
続いて、第１の圧電体薄膜４０５ａの上面と、第１の圧電体薄膜４０５ａの側面と、下部電極層４０４の側面と、を覆うように、シリコン基板４００の全面に、第２の圧電体薄膜４０５ｂの材料を積層することで、圧電体層４１５ｂを形成する（図９−３）。そして、周知のフォトリソグラフィ工程およびエッチング工程によって、第２の圧電体薄膜４０５ｂをパターニングする（図９−４）。このエッチング工程では、圧電体層４１５ｂのエッチングだけでなく、その下層に位置する第１の圧電体薄膜４０５ａの一部もエッチングする。具体的には、圧電体層４１５ｂ上にフォトレジストを塗布し、第２の圧電体薄膜４０５ｂの形状を示すフォトマスクを用いて露光する。露光後、現像工程を経て、圧電体層４１５ｂとその下層に位置する第１の圧電体薄膜４０５ａの一部との両方をエッチングする。この結果、第２の圧電体薄膜４０５ｂの側面の一つと第１の圧電体薄膜４０５ａの側面の一つとは、下部電極層４０４上に位置する同じ平面４１３ａ内に位置し、また、第２の圧電体薄膜４０５ｂの側面の他の一つは、シリコン基板３００に接触する。すなわち、下部電極層４０４の一部は露出している。第２の圧電体薄膜４０５ｂの機能、材料および厚みについては、実施の形態３において説明した第２の圧電体薄膜３０５ｂと同じである。特に、この実施の形態４にかかる薄膜圧電共振器４０の製造工程では、下部電極層４０４の一部を露出させることができるので、図１，図５，図６で示したようなダミーパッドを必要としない。
そして、図７−５〜図７−７に示した工程と同様に、上部電極層４０７、電極パッド４０８ａ、電極パッド４０８ｂ、空洞４１０を形成する（図９−５〜図９−７）。但し、電極パッド４０８ｂの一部は、図９−４に示した工程において露出した下部電極層４０４上に形成される。
以上に説明したように、実施の形態４にかかる薄膜圧電共振器の製造方法によれば、下部電極層４０４と第１の圧電体薄膜４０５ａを同一装置内で連続して形成することができるので、実施の形態１と同様に、良好な膜質特性を有する第１の圧電体薄膜４０５ａを得ることができる。さらに、第１の圧電体薄膜４０５ａを覆う第２の圧電体薄膜４０５ｂを形成する際に、第１の圧電体薄膜４０５ａの一部をもエッチングするので、下部電極層４０４の一部を露出させることができる。この結果、第２の圧電体薄膜４０５ｂを、上部電極層４０７と下部電極層４０４との間を絶縁するための絶縁膜として機能させることができるとともに、図１，図５，図６で示したようなダミーパッドを形成する工程が不要となる。
本発明にかかる薄膜圧電共振器は、共振部に特徴を有するものであるため、その共振部の直下に位置する空洞は、周知の方法で形成することができる。図１，図５，図６，図８では、選択エッチングにより形成された、縦断面が矩形の空洞を示したが、異方性のウェットエッチングによって形成される斜面を有する空洞であってもよい。他にも、例えば、図１０に示す薄膜圧電共振器５０に示すように、図１に示した薄膜圧電共振器１０のシリコン基板１００に代えて、表面に形成された空洞５１０を有するシリコン基板５１０を用いることもできる。この空洞５１０は、基板の表面に形成した窪みに犠牲層と呼ばれる一時的な層を形成し、その犠牲層上に共振部を形成した後、選択的なウェットエッチングによってその犠牲層を除去することで得られる。
また、本発明にかかる薄膜圧電共振器は、例えば、高周波フィルタや高周波発振器として利用することができる。図１１は、本発明にかかる薄膜圧電共振器を用いた高周波フィルタの等価回路図である。図１１に示すように、高周波フィルタは、薄膜圧電共振器６０ａ，６０ｂを直列に接続し、薄膜圧電共振器６０ｃを並列に接続したラダー型の構成により実現することができる。例えば、薄膜圧電共振器６０ａ，６０ｂの中心周波数と薄膜圧電共振器６０ｃの中心周波数とをわずかにずらし、薄膜圧電共振器６０ａ，６０ｂの共振周波数と薄膜圧電共振器６０ｃの反共振周波数とを一致させることで、帯域通過フィルタを実現することができる。
図１２は、本発明にかかる薄膜圧電共振器を用いた高周波発振器の等価回路図である。図１２に示すように、高周波発振器は、薄膜圧電共振器８０、帰還抵抗Ｒ１、ダンピング抵抗Ｒ２、負荷容量Ｃ１，Ｃ２、ＣＭＯＳインバータ増幅器７０によって実現することができる。特に、この高周波発振器は、移動通信機器に使用する電圧制御発振器として有用である。
また、本発明にかかる薄膜圧電共振器は、周知の薄膜圧電共振器の有する利点のすべてを享受することができる。例えば、薄膜圧電共振器は、その共振部が半導体基板上に形成されるため、トランジスタやＩＣなどの他の半導体回路とともに同一の半導体基板上に集積することができる。
以上のように、本発明にかかる薄膜圧電共振器は、小型の高周波フィルタや高周波発振器を提供するのに有用であり、特に、設計どおりの良好な共振特性を得るのに適している。
１０，２０，３０，４０，５０，６０ａ，６０ｂ，６０ｃ，８０ 薄膜圧電共振器
７０ ＣＭＯＳインバータ増幅器
１００，２００，３００，４００，５００，８００ シリコン基板
１０１ ダミーパッド
１０３ 薄膜絶縁層
１０４，２０４，３０４，４０４，８０４ 下部電極層
１０５，２０５，８０５ 圧電体薄膜
１１４，３１４，４１４ 電極層
１１５，３１５，４１５ａ，４１５ｂ 圧電体層
３０５ａ，４０５ａ 第１の圧電体薄膜
３０５ｂ，４０５ｂ 第２の圧電体薄膜
１０７，２０７，３０７，４０７，８０７ 上部電極層
１１０，２１０，３１０，４１０，５１０，８１０ 空洞
１０８ａ，１０８ｂ，２０８ａ，２０８ｂ，３０８ａ，３０８ｂ，４０８ａ，４０８ｂ，８０８ａ，８０８ｂ 電極パッド
Ｒ１ 帰還抵抗
Ｒ２ ダンピング抵抗
Ｃ１，Ｃ２ 負荷容量
７０ ＣＭＯＳインバータ増幅器
１００，２００，３００，４００，５００，８００ シリコン基板
１０１ ダミーパッド
１０３ 薄膜絶縁層
１０４，２０４，３０４，４０４，８０４ 下部電極層
１０５，２０５，８０５ 圧電体薄膜
１１４，３１４，４１４ 電極層
１１５，３１５，４１５ａ，４１５ｂ 圧電体層
３０５ａ，４０５ａ 第１の圧電体薄膜
３０５ｂ，４０５ｂ 第２の圧電体薄膜
１０７，２０７，３０７，４０７，８０７ 上部電極層
１１０，２１０，３１０，４１０，５１０，８１０ 空洞
１０８ａ，１０８ｂ，２０８ａ，２０８ｂ，３０８ａ，３０８ｂ，４０８ａ，４０８ｂ，８０８ａ，８０８ｂ 電極パッド
Ｒ１ 帰還抵抗
Ｒ２ ダンピング抵抗
Ｃ１，Ｃ２ 負荷容量
Claims (5)
- 空洞を有する基板と、
前記基板上であって且つ前記空洞の真上に配置された共振器と、を備え、
前記共振器は、前記空洞側に位置する下部電極層と、前記下部電極層に対向する上部電極層と、前記下部電極層上に位置する第１の圧電体薄膜と、前記下部電極層の側面および前記第１の圧電体薄膜を覆う第２の圧電体薄膜と、を有し、
前記第１の圧電体薄膜の側面の一つと前記下部電極層の側面の一つは、同じ平面内にあり、前記上部電極層は、前記第２の圧電体薄膜絶縁膜の上面、及び側面上に位置し、
前記第２の圧電体薄膜は、前記第１の圧電体薄膜よりも薄いことを特徴とする薄膜圧電共振器。 - 空洞を有する基板と、
前記基板上であって且つ前記空洞の真上に配置された共振器と、を備え、
前記共振器は、前記空洞側に位置する下部電極層と、前記下部電極層に対向する上部電極層と、前記下部電極層上に位置する第１の圧電体薄膜と、前記第１の圧電体薄膜の上面と、前記第１の圧電体薄膜の側面の一つと、前記下部電極層の側面の一つとを覆う第２の圧電体薄膜と、を有し、
前記第１の圧電体薄膜の側面の前記一つと前記下部電極層の側面の前記一つは、同じ平面内にあり、前記第１の圧電体薄膜の側面の他の一つと前記第２の圧電体薄膜の側面の一つは、同じ平面内にあり、
前記第２の圧電体薄膜は、前記第１の圧電体薄膜よりも薄いことを特徴とする薄膜圧電共振器。 - 前記基板上に位置する導電層を備え、
前記下部電極層の一部は、前記導電層の上面の一部に位置することを特徴とする請求項１または２に記載の薄膜圧電共振器。 - 前記空洞は、前記基板の裏面から形成された穴であることを特徴とする請求項１〜３のいずれか一つに記載の薄膜圧電共振器。
- 前記空洞は、前記基板の表面に形成された窪みであることを特徴とする請求項１〜３のいずれか一つに記載の薄膜圧電共振器。
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