JPWO2011010653A1 - 被膜表面処理方法、及び被膜表面処理装置 - Google Patents

被膜表面処理方法、及び被膜表面処理装置 Download PDF

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Abstract

被膜表面処理方法であって、被成膜面に微細な孔又は溝が形成された基体(21)を用い、該孔又は溝の内壁面及び内底面を含む前記基体(21)の全面に被膜(22)を形成することと、前記被膜(22)の表面に対してプラズマ処理を施すことにより、前記孔又は溝の前記内壁面に形成された前記被膜(23)を平坦化することと、を有することを特徴とする被膜表面処理方法。

Description

本発明は、被膜表面処理方法、及び被膜表面処理装置に関する。
本願は、2009年7月21日に、日本に出願された特願2009−170576号に基づき優先権を主張し、その内容をここに援用する。
LSI等の半導体素子を製造するうえで不可欠な多層配線技術において、薄膜配線を形成する方法としてスパッタ法が重要な役割を果たしている。
スパッタ法で用いられる一般的なスパッタ装置の真空槽内には、配線材料からなるターゲットが成膜対象である基体に対向するように所定の間隔で離れて設けられている。真空槽外部のターゲット裏面部に設けられた永久磁石等を用いた磁気回路によってターゲット表面に磁界を形成させ、ターゲットに負電圧を印加することにより真空槽内に導入したアルゴン(Ar)等のスパッタリングガスのプラズマをターゲット近辺に発生させ、電離したスパッタリングガスイオンをターゲットに入射させ、ターゲット表面から配線材料を飛び出させて、基体表面に付着させることにより配線材料からなる被膜が成膜される。
LSIチップ等の製造効率・性能を高めるために基体であるシリコンウエハを大口径化することや配線を微細にすることが一般に行われており、近年では300mm口径のシリコンウエハが用いられている。このような微細な孔・溝を有する大口径の基体に前記スパッタ法を用いて配線材料からなる被膜を形成した場合、前記基体に設けられた配線となる微細な孔(微細孔)や微細な溝(微細溝)を均一に被膜するためには高度な技術が要求される。例えば、前記微細孔又は微細溝の入り口径に対する深さの比はアスペクト比と呼ばれるが、そのアスペクト比が高い微細孔又は微細溝の内底面の被膜厚は基体表面の被膜厚よりも薄くなってしまう傾向がある。すなわち、ボトムカバレッジ(基体表面の被膜厚に対する微細孔又は微細溝の内底面の被膜厚の比)が低下してしまう傾向がある。同様に、サイドカバレッジ(基体表面の被膜厚に対する微細孔又は微細溝の内壁面の被膜厚の比)も低下する傾向がある。
これらの傾向が生じる原因の一つとして、ターゲットから叩き出された配線材料からなるスパッタ粒子が、基体表面に到達する間に真空槽内のスパッタリングガスと衝突して散乱されて、スパッタ粒子が基体に対して垂直に入射する割合が少なくなることが挙げられる。基体に対して斜め方向から入射するスパッタリング粒子は、高アスペクト比の微細孔又は微細溝の内部に到達せずに、微細孔又は微細溝の開口端部に堆積する。このため、前記アスペクト比の高い微細孔又は微細溝の内部に前記スパッタリング粒子をより多く到達させるために、プラズマ発生前後で真空槽内の真空度を制御することによってスパッタされた銅粒子の散乱の程度を抑える方法が開示されている(特許文献1)。
特開2004−6942号公報
ターゲット近辺で発生させたプラズマから基体方向に見ると、基体に設けられた微細孔又は微細溝のインナー側(基体の中心側)の内壁面が影になる領域があり、この領域の被膜効率は一般的に低く、成膜された被膜の表面に微小な凹凸が生じやすい問題がある。基体の中央部に設けられた微細孔又は微細溝と比べて基体の端部側に設けられた微細孔又は微細溝は、前記影になる領域が特に大きくなるため、被膜表面に微小な凹凸が生じる度合も増大してしまう。前記被膜表面の微小な凹凸は、微細孔又は微細溝に形成される配線の性能に影響し、配線劣化の原因にもなりうるので、前記被膜表面は平坦であることが望まれる。
本発明に係る態様は、基体に形成された微細な孔又は微細な溝の内壁面に成膜された被膜の表面の微小な凹凸を平坦化できる被膜表面処理方法及び被膜表面処理装置を提供することを目的とする。
本発明に係る態様における被膜表面処理方法は、被成膜面に微細な孔又は溝が形成された基体を用い、該孔又は溝の内壁面及び内底面を含む前記基体の全面に被膜を形成することと、前記被膜の表面に対してプラズマ処理を施すことにより、前記孔又は溝の前記内壁面に形成された前記被膜を平坦化することと、を有することを特徴とする。
上記被膜表面処理方法は、スパッタ法によって前記基体に前記被膜を形成することを特徴とする。
上記被膜表面処理方法は、前記スパッタ法において、前記基体に対向するようにターゲットが配置されている真空槽を用い、前記基体に前記被膜を形成する際には、第1のプラズマを該ターゲットに近い位置に発生させ、前記被膜を平坦化する際には、第2のプラズマを該基体に近い位置に発生させることを特徴とする。
上記被膜表面処理方法は、前記基体に成膜した前記被膜の全域に対して前記プラズマ処理を施すように、前記第2のプラズマを分布させることを特徴とする。
上記被膜表面処理方法は、前記基体に前記被膜を形成するときに、前記ターゲットに印加する直流電力をCp(A)と表し、前記被膜を平坦化するときに、前記ターゲットに印加する直流電力をCp(B)と表し、前記基体に前記被膜を形成するときに、前記プラズマを発生させる際のガス圧をP(A)と表し、前記被膜を平坦化するときに、前記プラズマを発生させる際のガス圧をP(B)と表し、前記基体に前記被膜を形成するときに、前記基体に印加する高周波電力をSp(A)と表し、前記被膜を平坦化するときに、前記基体に印加する高周波電力をSp(B)と表す場合、以下の式(1)、式(2)、及び式(3)を満たすことを特徴とする。
Cp(A)>Cp(B) ・・・(1)
P(A)< P(B) ・・・(2)
Sp(A)<Sp(B) ・・・(3)
本発明に係る態様における被膜表面処理装置は、上記被膜表面処理方法を用いることを特徴とする。
本発明に係る態様における被膜表面処理方法及び被膜表面処理装置によれば、基体の微細な孔又は溝の内壁面に成膜された被膜表面を平坦化できる。
本発明に係る態様における被膜表面処理方法に用いることのできるスパッタリング装置の一例。 被膜された微細溝の断面図。 プラズマ処理後における被膜された微細溝の断面図。 プラズマ処理後における被膜された微細溝の断面図。 プラズマ処理後における被膜された微細溝の断面図。
以下、好適な実施の形態に基づき、図面を参照して本発明に係る態様を説明する。
本実施形態の被膜表面処理方法は、被成膜面に微細な孔又は溝が形成された基体を用い、該孔又は溝の内壁面及び内底面を含む前記基体の全面に被膜を形成する工程Aと、前記被膜の表面に対してプラズマ処理を施すことにより、前記孔又は溝の内壁面の被膜を平坦化する工程Bと、を有する。
<工程A>
前記工程Aにおいて、基体の全面に被膜を成膜する方法としては、公知の成膜方法を適用することができ、例えばスパッタ法や蒸着等のPVD法、熱CVDやプラズマCVD等の気相成長法などが適用できる。これらの成膜方法のうち、スパッタ法又はプラズマCVD法であると、前記工程Aと後述の工程Bとを同じ成膜装置内で進めることができるので好ましい。また、前記工程Aの成膜方法がスパッタ法である方が、CVD法を用いた場合よりも基体に形成された微細な孔又は溝の内壁面に成膜された被膜の特にインナー側に微小な凹凸が生じやすく、後述の工程Bにおいてその被膜表面を平坦化する効果がより得られるので、より好ましい。
前記工程Aで用いる基体の材料としては、前記成膜方法に耐えうるものであり、且つ後述の工程Bにおけるプラズマ処理に耐えうるものであれば特に制限されず、例えば半導体素子の基板が好適である。前記半導体素子の基板材料としては、シリコン、酸化シリコン(SiO)等が例示できる。このような基板を本実施形態における基体として用いる場合、その基板には予めメタルバリア層等の被膜が成膜されていてもよい。
前記工程Aで用いる基体には、被成膜面に微細な孔又は溝が予め形成されている。前記微細な孔又は溝の大きさは、一般の半導体基板に形成される微細孔(ビア)や微細溝(トレンチ)の大きさであればよい。すなわち、該微細孔又は微細溝の開口径としては、1.0nm以上10μm以下が好ましく、1.0nm以上1.0μm以下がより好ましく、1.0nm以上0.5μm以下がさらに好ましい。上記範囲であると本実施形態の効果がより十分に得られる。
前記基体に成膜される被膜の材料としては、公知のPVD法及びCVD法で用いられる材料が適用でき、例えば半導体素子の配線に用いられる配線材料が挙げられる。より具体的には、金(Au)、銀(Ag)、銅(Cu)、パラジウム(Pd)、ニッケル(Ni)、アルミニウム(Al)、クロム(Cr)、タンタル(Ta)、ケイ素(Si)等が例示でき、これらのなかでも、本実施形態の効果が優れることから、Au、Ag、Cu、及びPdが好ましく、Cuがより好ましい。
成膜方法がスパッタ法である場合は、ターゲットの材料を上述の被膜の材料と同じものにすればよい。
前記工程Aにおいて、前記微細な孔又は溝の内壁面に成膜される被膜の膜厚は特に制限されず、例えば1.0nm以上1.0μm以下の膜厚でよい。この範囲の膜厚で成膜された被膜の表面に形成されうる前記微小な凹凸の大きさは、おおよそ被膜厚の0.5倍以上3倍以下となりうる。
前記工程Aにおいて、被成膜面に微細な孔又は溝が形成された基体に被膜を形成するために用いることのできる成膜装置の一例として、図1に示すスパッタ装置1が挙げられる。
スパッタ装置1の真空槽10の天井には、カソード電極4が固定されており、その表面にはターゲット5が配置されている。カソード電極4には負電圧を印加する直流電源9が接続されている。
真空槽10外のカソード電極4の裏面位置には、永久磁石からなる磁気回路8が設けられており、その磁気回路8が形成する磁束がカソード電極4とターゲット5を貫通し、ターゲット5表面に漏洩磁界が形成されるように構成されている。スパッタリングを行う際にはその漏洩磁界に電子がトラップされ、プラズマが高密度化する。
カソード電極4に負電圧を印加することにより放電が開始され、真空槽内10に導入された不活性ガスのプラズマが発生し、ターゲット5からスパッタリング粒子が叩き出されて、基体7の表面へ到達して被膜を形成する。
前記ターゲット5としては、スパッタに用いられる公知の材質からなるターゲットであればよく、その材質は特に制限されないが、本実施形態の効果がより十分に得られることから、銅からなる銅ターゲットであることが好ましい。
真空槽10の底面には、基体電極6が設けられており、その表面には基体7がターゲット5と略平行に対向配置されている。
基体電極6は高周波バイアス電力を印加する高周波電源13に接続されている。また、基体電極6には絶縁部11aによって電気的に絶縁されたヒーター11が設けられており、基体7の温度を−50〜600℃に調節することができる。
真空槽10にはガス導入口2と真空排気口3とが設けられている。ガス導入口2には不活性ガス等のガスボンベが接続され、真空排気口3には真空ポンプが接続されている(ガスボンベ及び真空ポンプは図示しない。)。
上述のスパッタ装置1を用いた公知のスパッタ法によって、例えば開口径の大きさが50nmの微細孔又は微細溝が形成された基体に、膜厚が10nmの被膜を基体の被成膜面全面に形成することができる。その際、該微細孔又は微細溝の内壁面に成膜された被膜の特にインナー側に、大きさが約5nmの微小な凹凸が複数生じうる。このような微小な凹凸は、当該スパッタ装置における成膜条件によって、その大きさや発生領域が変化しうる。
上述のスパッタ装置1を用いて基体7の被成膜面全面に成膜する場合、その成膜条件としては、本実施形態の被膜表面処理方法に適した被膜を効率良く形成できることから、以下が好適である。
前記ターゲット5に印加する直流電力(カソードパワー)は、10kW以上50kW以下が好ましく、10kW以上35kW以下がより好ましく、10kW以上20kW以下がさらに好ましい。
前記プラズマを発生させる際のガス圧(真空槽10内の圧力)は、0.001Pa以上0.5Pa以下が好ましく、0.01Pa以上0.25Pa以下がより好ましく、0.01Pa以上0.1Pa以下がさらに好ましい。
前記基体7に印加する高周波電源13の高周波電力(ステージ高周波パワー)は、0W以上100W以下が好ましく、30W以上80W以下がより好ましく、40W以上60W以下がさらに好ましい。
前記基体7に印加する高周波電源13の周波数としては、本実施形態の被膜表面処理方法に適した被膜を効率良く形成できることから、1.0MHz以上13.56MHz以下が好ましい。
前記カソードパワー、前記真空槽10内の圧力、及び前記ステージ高周波パワーのそれぞれの範囲の好ましい組み合わせは、前記カソードパワーが10kW以上50kW以下の範囲であり、前記真空槽10内の圧力が0.001Pa以上0.5Pa以下の範囲であり、且つ前記ステージ高周波パワーが0W以上100W以下の範囲である。
前記カソードパワー、前記真空槽10内の圧力、及び前記ステージ高周波パワーのそれぞれの範囲のより好ましい組み合わせは、前記カソードパワーが10kW以上35kW以下の範囲であり、前記真空槽10内の圧力が0.01Pa以上0.25Pa以下の範囲であり、且つ前記ステージ高周波パワーが30W以上80W以下の範囲である。
前記カソードパワー、前記真空槽10内の圧力、及び前記ステージ高周波パワーのそれぞれの範囲のさらに好ましい組み合わせは、前記カソードパワーが10kW以上20kW以下の範囲であり、前記真空槽10内の圧力が0.01Pa以上0.1Pa以下の範囲であり、且つ前記ステージ高周波パワーが40W以上60W以下の範囲である。
上記組み合わせであると、本実施形態の被膜表面処理方法に適した被膜を一層効率良く形成することができる。
<工程B>
本実施形態の被膜表面処理方法における工程Bにおいて、前記工程Aで成膜した被膜の表面に対してプラズマ処理を施す方法としては、基体近傍でプラズマを発生させることによって、該被膜の膜減りを抑制しながら該被膜の表面にプラズマを接近させて表面処理を行い、該基体の微細な孔又は溝の内壁面に成膜された被膜に生じた微小な凹凸を平坦化できる方法であればよい。
前記工程Aにおける成膜方法がスパッタ法又はCVD法であると、前記工程Aに続いて前記工程Bを同じ成膜装置内で進めることができるので好ましい。
前記工程Bで用いるプラズマは、陽極及び陰極を備える真空槽内で不活性ガスを電離することによって発生される。このような真空槽を備える装置として、例えば図1に示すスパッタ装置1を用いることができる。
スパッタ装置1は、基体7に略平行で対向するようにターゲット5が真空槽10内に配置されている。該基体7と該ターゲット5との中間域を図1では点線Lで示す。
本実施形態の被膜表面処理方法では、前記工程Aで用いる第1のプラズマは該中間域から見てターゲット5側に発生させ、且つ、前記工程Bで用いる第2のプラズマは該中間域から見て基体7側に発生させることが好ましい。
前記第1のプラズマを該中間域から見てターゲット5側に発生させることにより、前記第2のプラズマが基体7の比較的近傍に位置し、前記第1のプラズマがターゲット5をスパッタし易くなり、工程Aにおけるスパッタリングの効率が高まるので、基体7の被成膜面全面に効率良く被膜を形成することができる。
前記第2のプラズマを該中間域から見て基体7側に発生させることにより、前記第2のプラズマが基体7の比較的近傍に位置し、基体7に対するプラズマ処理をより効率的に施すことができる。
ここで、基体7からターゲット5の方向へ見て真空槽10の空間を5等分して、該基体7側から順に第1領域、第2領域、第3領域、第4領域、及び第5領域と呼ぶ。前記中間域は、該第3領域に含まれる。
前記第1のプラズマは、工程Aにおけるスパッタリングの効率を高める観点から、該第4領域又は5に発生させることがより好ましく、該第5領域に発生させることがさらに好ましい。
前記第2のプラズマは、工程Bにおけるプラズマ処理による前記平坦化の効率を高める観点から、該第1領域又は2に発生させることがより好ましく、該第2領域に発生させることがさらに好ましい。該第1領域に前記第2のプラズマを発生させた場合、プラズマ密度やプラズマ処理を施す時間にもよるが、基体7に成膜した被覆が膜減りする恐れがある。
これらの第1のプラズマ及び第2のプラズマの位置は、それぞれのプラズマの中心が属する領域で特定される。仮に前記プラズマが複数の領域にまたがって分布する場合でもそのプラズマの中心が属する領域でそのプラズマの位置が特定される。
上述のように前記第2のプラズマを該中間域から見て基体7側に発生させた場合、本実施形態の効果が優れることから、前記基体に成膜した被膜の全域に対してプラズマ処理を施すように、前記第2のプラズマを分布させることが好ましい。このようにプラズマを分布させることにより、基体7の中心部に位置する前記微細な孔又は溝の被膜だけでなく、基体7の端部側に位置する前記微細な孔又は溝の被膜に対しても十分にプラズマ処理を施すことが可能となる。
ここで、前記第2のプラズマが分布する範囲とは、所定時間のプラズマ処理によって基体7の微細な孔又は溝の内壁面に成膜された被膜に生じた前記微小な凹凸を平坦化できる程度のプラズマ密度でその第2のプラズマが存在する範囲を意味する。
また、上述のように前記第1のプラズマを該中間域から見てターゲット5側に発生させ、且つ、前記第2のプラズマを該中間域から見て基体7側に発生させた場合、本実施形態の効果が優れることから、前記第1のプラズマに比べて前記第2のプラズマをより広域に分布させることが好ましい。
前記第1のプラズマが分布する範囲とは、所定時間のスパッタリングによって基体7に前記被膜を成膜できる程度のプラズマ密度でその第1のプラズマが存在する範囲を意味する。
上述のスパッタ装置1を用いて基体7の微細な孔又は溝の内壁面に成膜された被膜に生じた前記微小な凹凸を平坦化する場合、そのプラズマ処理条件としては、本実施形態の被膜表面処理方法による前記微小な凹凸の平坦化を効率良く行えることから、以下が好適である。
前記ターゲット5に印加する直流電力(カソードパワー)は、0kW以上9kW以下が好ましく、0kW以上6kW以下がより好ましく、0kW以上3kW以下がさらに好ましい。
前記第2のプラズマを発生させる際のガス圧(真空槽10の圧力)は、1.0Pa以上18Pa以下が好ましく、4.0Pa以上15Pa以下がより好ましく、8.0Pa以上12Pa以下がさらに好ましい。
前記基体7に印加する高周波電源13の高周波電力(ステージ高周波パワー)は、150W以上650W以下が好ましく、200W以上500W以下がより好ましく、250W以上350W以下がさらに好ましい。
前記基体7に印加する高周波電源13の周波数としては、本実施形態の被膜表面処理方法による前記微小な凹凸の平坦化を効率良く行えることから、1.0MHz以上13.56MHz以下が好ましい。
前記カソードパワー、前記真空槽10内の圧力、及び前記ステージ高周波パワーのそれぞれの範囲の好ましい組み合わせは、前記カソードパワーが0kW以上9kW以下の範囲であり、前記真空槽10内の圧力が1.0Pa以上18Pa以下の範囲であり、且つ前記ステージ高周波パワーが150W以上650W以下の範囲である。
前記カソードパワー、前記真空槽10内の圧力、及び前記ステージ高周波パワーのそれぞれの範囲のより好ましい組み合わせは、前記カソードパワーが0kW以上6kW以下の範囲であり、前記真空槽10内の圧力が4.0Pa以上15Pa以下の範囲であり、且つ前記ステージ高周波パワーが200W以上500W以下の範囲である。
前記カソードパワー、前記真空槽10内の圧力、及び前記ステージ高周波パワーのそれぞれの範囲のさらに好ましい組み合わせは、前記カソードパワーが0kW以上3kW以下の範囲であり、前記真空槽10内の圧力が8.0Pa以上12Pa以下の範囲であり、且つ前記ステージ高周波パワーが250W以上350W以下の範囲である。
上記組合わせであると、本実施形態の被膜表面処理方法に適したプラズマ密度を有する第2のプラズマを、基体7の比較的近傍に発生させることができるので、前記微小な凹凸の平坦化を一層効率良く行うことができる。
また、上述のスパッタ装置1を用いて基体7の微細な孔又は溝の内壁面に成膜された被膜に生じた前記微小な凹凸を平坦化する場合、本実施形態の効果がより一層優れることから、以下がより好適である。
前記工程A、Bにおける前記ターゲットに印加する直流電力CpをCp(A)、Cp(B)と表し、前記工程A、Bにおける前記プラズマを発生させる際のガス圧PをP(A)、P(B)と表し、前記工程A、Bにおける前記基体に印加する高周波電力SpをSp(A)、Sp(B)と表わす場合、以下の式(1)、式(2)、及び式(3)を満たすことがより好ましい。
Cp(A)>Cp(B) ・・・(1)
P(A)< P(B) ・・・(2)
Sp(A)<Sp(B) ・・・(3)
すなわち、前記ターゲット5に印加する直流電力(カソードパワー)を前記工程Aに比べて前記工程Bの方でより小さくし、前記プラズマを発生させる際のガス圧(真空槽10の圧力)を前記工程Aに比べて前記工程Bの方でより高くし、且つ、前記基体7に印加する高周波電力(ステージ高周波パワー)を前記工程Aに比べて前記工程Bの方でより大きくすることがより好ましい。
具体的には、前記工程Aにおける前記カソードパワー、前記真空槽10内の圧力、及び前記ステージ高周波パワーのそれぞれの範囲の好ましい組み合わせと、前記工程Bにおける前記カソードパワー、前記真空槽10内の圧力、及び前記ステージ高周波パワーのそれぞれの範囲の好ましい組み合わせとの組み合せが好ましい。
また、前記工程Aにおける前記カソードパワー、前記真空槽10内の圧力、及び前記ステージ高周波パワーのそれぞれの範囲のより好ましい組み合わせと、前記工程Bにおける前記カソードパワー、前記真空槽10内の圧力、及び前記ステージ高周波パワーのそれぞれの範囲のより好ましい組み合わせとの組み合せがより好ましい。
さらに、前記工程Aにおける前記カソードパワー、前記真空槽10内の圧力、及び前記ステージ高周波パワーのそれぞれの範囲のさらに好ましい組み合わせと、前記工程Bにおける前記カソードパワー、前記真空槽10内の圧力、及び前記ステージ高周波パワーのそれぞれの範囲のさらに好ましい組み合わせとの組み合せがさらに好ましい。
上記組合わせであると、本実施形態の被膜表面処理方法に適したプラズマ密度を有する第2のプラズマを、基体7の比較的近傍に発生させることができるので、前記微小な凹凸の平坦化をより一層効率良く行うことができる。
前記工程Bにおけるプラズマ処理の際の基体温度は、本実施形態の効果が優れることから、−50℃以上550℃以下が好ましく、25℃以上400℃以下がより好ましく、25℃以上300℃以下がさらに好ましい。上記範囲の下限値未満にする場合には、基体ホルダーに冷却装置を設ければよい。上記基体温度範囲内であると基体温度の調節が容易であり、プラズマ処理による微細な孔又は溝の内壁面に成膜された被膜の平坦化を効率的に行うことができる。
前記工程Bにおけるプラズマ処理の時間は、前記内壁面の被膜の微小な凹凸の程度にもよるが、3.0秒以上60秒以下で行うことが好ましく、3.0秒以上40秒以下で行うことがより好ましく、3.0秒以上20秒以下で行うことがさらに好ましい。
上記下限値以上であると平坦化を十分に行うことができ、上記上限値以下であると、被膜の膜減りを抑制しつつ平坦化を行うことができる。
前記工程Bにおける不活性ガスとしては、例えば公知のスパッタ法に用いられる不活性ガスが適用でき、アルゴン(Ar)、クリプトン(Kr)、ヘリウム(He)等が挙げられる。基体に成膜された被膜が銅からなるものである場合は、前記被膜の平坦化を効率よく行えることからAr又はKrが好ましく、Arがより好ましい。
つぎに、本実施形態の被膜表面処理装置の一例を、図1に示すスパッタ装置1で説明する。
図1に示すスパッタ装置1では、直流電源9に接続されたターゲット5に印加する直流電力を前記工程Aに比べて前記工程Bの方でより小さくなるように制御する手段αを有する。該手段αとして、例えば前記直流電源9を制御する外部装置を適宜設置することが挙げられる。
また、図1に示すスパッタ装置1では、前記プラズマを発生させる際の真空槽10の圧力を前記工程Aに比べて前記工程Bの方でより高くなるように制御する手段βを有する。該手段βとして、例えば真空排気口3に接続された真空ポンプを制御する外部装置を適宜設置することが挙げられる。
さらに、図1に示すスパッタ装置1では、基体電極6により前記基体7に印加する高周波電力を前記工程Aに比べて前記工程Bの方でより大きくなるように制御する手段γを有する。該手段γとして、例えば前記基体電極6に接続された高周波電源13を制御する外部装置を適宜設置することが挙げられる。
次に、実施例により本実施形態をさらに詳細に説明するが、本発明はこれらの例によって限定されるものではない。
実施例1〜3では、図1に示すスパッタ装置1を用いて工程Aおよび工程Bを行った。なお、前記ターゲット5は、銅からなる銅ターゲットを用いた。
被成膜面に、開口径が50nmでアスペクト比が3.7の微細溝(トレンチ)が複数形成されたシリコンウエハ21に、図1に示すスパッタ装置1を用いて銅からなる被膜22を成膜した(図2参照)。該微細溝の内壁面には厚さ約8nmの被膜23が成膜され、特にインナー側(シリコンウエハ21の中心側)の内壁面の被膜23に大きさが約6nmの凹凸が複数生じた。
この工程Aにおけるスパッタの条件である、ターゲット5に印加する直流電力(カソードパワー)、プラズマを発生させる際のガス圧(真空槽10内の圧力)、シリコンウエハ21に印加する高周波電力(ステージ高周波パワー)、及び処理時間を表1に示す。また、高周波電源13の周波数は1.0MHz以上13.56MHz以下であり、不活性ガスとしてArを用いた。この条件において発生させた第1のプラズマは、真空槽10の前記点線Lで表される中間域から見て、銅ターゲット5側の前記第5領域に発生した。
Figure 2011010653
[実施例1〜3]
つぎに、プラズマ発生条件を表2に示すように設定し、前記シリコンウエハ21に成膜された銅からなる被膜22の表面に対して、それぞれ異なるプラズマ処理を施して、微細溝の内壁面の被膜23を平坦化した。その結果を表2に併記し、図3A〜3Cに示す。
この工程Bにおけるプラズマ発生条件である、銅ターゲット5に印加する直流電力(カソードパワー)、プラズマを発生させる際のガス圧(真空槽10内の圧力)、シリコンウエハ21に印加する高周波電力(ステージ高周波パワー)、及び処理時間を表2に示す。また、高周波電源13の周波数は1.0MHz以上13.56MHz以下であり、不活性ガスとしてArを用いた。この条件において発生させた第2のプラズマは、真空槽10の前記点線Lで表される中間域から見て、シリコンウエハ21側の前記第2領域に発生した。また、前記第1のプラズマに比べて前記第2のプラズマがより広域に分布した。
Figure 2011010653
上記プラズマ処理によって、実施例1では、プラズマ処理前の前記被膜23が当該プラズマ処理により滑らかに平坦化された被膜24となった(図3A参照)。実施例2では、プラズマ処理前の前記被膜23が当該プラズマ処理により平坦化された被膜25となり(図3B参照)、前記凹凸の大きさが半分以下になった。実施例3では、プラズマ処理前の前記被膜23が当該プラズマ処理により少し平坦化されたが、その効果は限定的であり、プラズマ処理の前後で前記凹凸の大きさはほとんど変化しなかった(図3C参照)。
1…スパッタ装置、2…ガス導入口、3…真空排気口、4…カソード電極、5…ターゲット、6…基体電極、7…基体、8…磁気回路、9…直流電源、10…真空槽、11…ヒーター、11a…絶縁部、13…高周波電源、21…基体(シリコンウエハ)、22…銅からなる被膜、23〜26…微細溝の内壁面の被膜。

Claims (6)

  1. 被膜表面処理方法であって、
    被成膜面に微細な孔又は溝が形成された基体を用い、該孔又は溝の内壁面及び内底面を含む前記基体の全面に被膜を形成することと、
    前記被膜の表面に対してプラズマ処理を施すことにより、前記孔又は溝の前記内壁面に形成された前記被膜を平坦化することと、
    を有することを特徴とする被膜表面処理方法。
  2. スパッタ法によって前記基体に前記被膜を形成することを特徴とする請求項1に記載の被膜表面処理方法。
  3. 前記スパッタ法において、前記基体に対向するようにターゲットが配置されている真空槽を用い、
    前記基体に前記被膜を形成する際には、第1のプラズマを該ターゲットに近い位置に発生させ、
    前記被膜を平坦化する際には、第2のプラズマを該基体に近い位置に発生させることを特徴とする請求項2に記載の被膜表面処理方法。
  4. 前記基体に成膜した前記被膜の全域に対して前記プラズマ処理を施すように、前記第2のプラズマを分布させることを特徴とする請求項3に記載の被膜表面処理方法。
  5. 前記基体に前記被膜を形成するときに、
    前記ターゲットに印加する直流電力をCp(A)と表し、
    前記被膜を平坦化するときに、
    前記ターゲットに印加する直流電力をCp(B)と表し、
    前記基体に前記被膜を形成するときに、
    前記プラズマを発生させる際のガス圧をP(A)と表し、
    前記被膜を平坦化するときに、
    前記プラズマを発生させる際のガス圧をP(B)と表し、
    前記基体に前記被膜を形成するときに、
    前記基体に印加する高周波電力をSp(A)と表し、
    前記被膜を平坦化するときに、
    前記基体に印加する高周波電力をSp(B)と表す場合、
    以下の式(1)、式(2)、及び式(3)を満たすことを特徴とする請求項2乃至請求項4のいずれか一項に記載の被膜表面処理方法。
    Cp(A)>Cp(B) ・・・(1)
    P(A)< P(B) ・・・(2)
    Sp(A)<Sp(B) ・・・(3)
  6. 被膜表面処理装置であって、請求項1乃至請求項5のいずれか一項に記載の被膜表面処理方法を用いることを特徴とする被膜表面処理装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7183624B2 (ja) * 2018-08-13 2022-12-06 富士フイルムビジネスイノベーション株式会社 半導体素子の製造方法
CN111235539B (zh) * 2020-03-10 2021-04-20 摩科斯新材料科技(苏州)有限公司 一种小孔内壁薄膜沉积方法及装置
US20210391176A1 (en) * 2020-06-16 2021-12-16 Applied Materials, Inc. Overhang reduction using pulsed bias

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06302543A (ja) * 1993-04-09 1994-10-28 Nippon Steel Corp 半導体装置の製造方法
JP3289479B2 (ja) * 1994-03-31 2002-06-04 ソニー株式会社 高融点金属層のcvd方法および半導体装置の製造方法
KR0144956B1 (ko) * 1994-06-10 1998-08-17 김광호 반도체 장치의 배선 구조 및 그 형성방법
US5918150A (en) * 1996-10-11 1999-06-29 Sharp Microelectronics Technology, Inc. Method for a chemical vapor deposition of copper on an ion prepared conductive surface
JPH1140668A (ja) * 1997-07-18 1999-02-12 Sanyo Electric Co Ltd 半導体装置の製造方法
US6593241B1 (en) * 1998-05-11 2003-07-15 Applied Materials Inc. Method of planarizing a semiconductor device using a high density plasma system
US6124203A (en) * 1998-12-07 2000-09-26 Advanced Micro Devices, Inc. Method for forming conformal barrier layers
TW504756B (en) * 2000-07-21 2002-10-01 Motorola Inc Post deposition sputtering
US6448177B1 (en) * 2001-03-27 2002-09-10 Intle Corporation Method of making a semiconductor device having a dual damascene interconnect spaced from a support structure
TW552624B (en) * 2001-05-04 2003-09-11 Tokyo Electron Ltd Ionized PVD with sequential deposition and etching
JP4589591B2 (ja) * 2002-02-05 2010-12-01 キヤノンアネルバ株式会社 金属膜作製方法及び金属膜作製装置
JP2004063556A (ja) * 2002-07-25 2004-02-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4729884B2 (ja) * 2003-09-08 2011-07-20 東京エレクトロン株式会社 プラズマエッチング方法
JP4812512B2 (ja) * 2006-05-19 2011-11-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
JP2008041977A (ja) * 2006-08-08 2008-02-21 Nec Electronics Corp 半導体回路装置の製造方法
JP2009176886A (ja) * 2008-01-23 2009-08-06 Nec Electronics Corp 半導体装置の製造方法

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