TWI427737B - 形成積體電路結構的方法 - Google Patents

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Description

形成積體電路結構的方法
本發明係有關於積體電路，特別是關於內連線結構及其形成方法，尤其是關於改善金屬線路之晶種層的側壁覆蓋。
在積體電路的製程中，常使用“鑲嵌法”(damascene)形成金屬線路(metal lines)或介層窗(vias)。通常，此方法包括於金屬間介電層中形成開口。開口通常使用習知的微影及蝕刻技術來形成。之後於開口中填入銅或銅合金。之後，將介電層表面上多餘的銅以化學機械研磨法去除。留下的銅或銅合金形成了介層窗及/或金屬線路。
銅由於其低電阻率而常用於鑲嵌結構中。通常，係以電鍍的方式將銅填入鑲嵌開口中。如此技藝人士所周知，為了電鍍銅，需以晶種層(seed layer)提供低電阻率的導電路徑(electrical path)，以於晶圓表面均勻地電鍍，使電鍍液中之銅離子可順利沉積。
第1圖顯示習知形成鑲嵌結構的中間製程剖面圖。形成溝槽開口(trench opening)10於低介電常數層2中，並接著毯覆式形成擴散阻障層4。接著，以物理氣相沉積法(PVD)或無電鍍法(electroless plating)形成銅晶種層6(包括部分61 、62 、63_1 、及63_2 )。第1圖顯示PVD法所形成之晶種層6的典型輪廓。由於銅原子實際上向下 沉積，因此水平晶種層部分61 及62 (分別位於低介電常數層2上及溝槽開口10中)，較溝槽開口10側壁上之部分63_1 及63_2 厚許多。再者，常發生頸縮效應(necking effect)，而使溝槽開口10之側壁上之晶種層6的頂部分63_1 較底部分63_2 厚，造成懸凸(overhangs)。晶種層6輪廓上之不均勻會對隨後將進行之電鍍品質造成不利的影響。
除了溝槽開口10中晶種層6的不利輪廓，還會造成不對稱效應(asymmetry effect)，且不對稱效應之程度取決於晶圓中溝槽開口的相對位置。例如，對於位於接近晶圓邊緣之溝槽開口而言，溝槽開口中接近晶圓中心的一側與接近晶圓邊緣的另一側可能具有明顯不同的側壁晶種層厚度。同樣，晶種層於晶圓中心位置之懸凸較晶圓邊緣位置之懸凸更嚴重。再者，接近晶圓邊緣之晶種層的厚度常小於接近晶圓中心之厚度。所有這些不對稱效應不利於所完成內連線結構之性能與可靠度。
減低前述晶種層輪廓不均勻的方法之一是減低晶種層6之沉積速度，例如，例如在製程反應室(process chamber)中使用非常小的功率及/或採用非常小的壓力。但如此一來導致產能變得很低，因此不適合用於大量生產。因此，業界亟需能改善晶種層之不均勻輪廓且不犧牲產能的新方法。
本發明提供一種形成積體電路結構的方法，包括形成介電層，於介電層中形成開口，進行第一沉積步驟以形成晶種層，以及原處進行第一蝕刻步驟以移除該晶種層之一部分。
本發明另提供一種形成積體電路結構的方法，包括，提供半導體基底，於半導體基底上形成介電層，於介電層中形成開口，毯覆式形成擴散阻障層，其中擴散阻障層延伸進入開口，進行沉積-蝕刻循環，以及進行電鍍以形成金屬材料於晶種層上，其中金屬材料填充開口。其中，沉積-蝕刻循環包括進行第一沉積步驟以於擴散阻障層上形成晶種層，以及原處進行第一蝕刻步驟以減少晶種層之厚度。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
本發明實施例提供形成具有晶種層之金屬線路的方法，且晶種層具有改善的側壁覆蓋能力。本發明實施例之各階段製程將以圖式表示。在本發明實施例之圖式與敘述中，相似的元件將以相似的標號標示。
請參照第2圖，提供晶圓110，其如圖所示包括底部結構20(base structure)以及位於底部結構20上之介電層22。底部結構20可包括半導體基底(在此標號為201 )以及 覆蓋層202 (overlying layers)，覆蓋層202 可包括接觸蝕刻停止層(ESL)、層間介電層(ILD)、及金屬間介電層(IMD)，其中還形成有金屬化層(未顯示)。半導體基底201 可為單晶或化合物半導體基底。主動元件與被動元件(未顯示)，例如電晶體、電阻、及電感可形成於半導體基底201 上。開口26形成在介電層22中。在一實施例中，開口26是用以形成金屬線路之溝槽開口，並較佳具有低於約90奈米之寬度。或者，開口26可為介層窗開口、接觸窗開口、或其相似物。
在一實施例中，介電層22具有低介電常數，較佳低於約3.5，因此在下文中亦稱作低介電常數層22。低介電常數層22較佳具有低於約2.8之介電常數，因此有時亦稱作超低介電常數(ELK)層。低介電常數層22可包括常用的材料，例如氟化矽玻璃(FSG)、含碳介電材料，且可更包含氮、氫、氧、或前述之組合。多孔結構(porous structure)可存在於低介電常數層22中以降低其介電常數值。低介電常數層22之厚度可介於約100埃至約1微米之間。然而，此技藝人士當可明瞭，本文所指尺寸範圍係對應至用以形成積體電路之技術，而其尺寸範圍可隨形成技術之尺寸範圍而更動。低介電常數層22可使用化學氣相沉積法、旋轉塗佈法(spin-on)、或其他常用方法來形成。
第3圖顯示(擴散)阻障層30之形成。阻障層30較佳包括鈦、氮化鈦、鉭、氮化鉭、或其他替代物，且可使 用物理氣相沉積法或常用的化學氣相沉積法中的一種來形成。阻障層30之厚度可介於約20埃至約200埃之間。
接著，形成晶種層於阻障層30上。第4圖顯示用以形成晶種層之製造設備100。製造設備100包括反應室102及連接至反應室102之電源104(power source)。靶材108與晶圓110較佳相對設置。靶材108之材質即為所欲形成晶種層之材質。靶材108較佳包括銅或銅合金，銅合金中可包括鋁作為合金材料。或者，靶材108可由其他金屬形成，例如釕或釕合金。晶圓110較佳以靜電固定盤115(electrostatic chuck, ESC)固定，其提供靜電電荷而將晶圓110抓住，而不使用機械夾具。電源106連接至靜電固定盤115，其中電源106可為射頻電源或直流電源。
RF線圈112(射頻線圈)纏繞在晶圓110正上方的區域，較佳是接近晶圓110之區域。RF電源116連接至RF線圈112，用以產生及/或增進氬離子與銅離子的離子化。在一實施例中，電源116所施加的RF電源具有2MHz之頻率。電磁石114(electromagnets)，通常稱作底部內側磁石(bottom inside magnet, BIM)及/或底部外側磁石(bottom outside magnet, BOM)，配置在圍繞晶圓110正上方的區域。電磁石114(BIM/BOM)較佳亦位於接近晶圓110之區域，且可沿著RF線圈112纏繞。電磁石114(BIM/BOM)可幫助增進沉積及/或蝕刻製程的均勻度。
電源104與電源106可彼此獨立運作。電源104與 電源106皆可獨立地開啟或關閉，而不彼此影響。電源104及電源106的連接方式較佳能各自切換不同極性，以於晶圓110上造成沉積或於晶圓110上造成蝕刻。此技藝人士當可明瞭，不論電源執行沉積功能或蝕刻功能係由電源之連接方式決定，取決於其連接至靶材端或晶圓端。在一實施例中，DC電源連接至靶材108端，而RF電源連接至晶圓110端。或者，RF電源106可連接至靶材108端，而DC電源104可連接至晶圓110端。電源104與106還可以其他電源取代，用以進行偏壓濺鍍(bias sputter)、磁控濺鍍(magnetron sputter)、離子金屬電漿(ion metal plasma, IMP)濺鍍、及其相似方法，且可以各種不同結合方式連接。為了簡化以下的討論，將以電源104是DC電源而電源106是RF電源的情形為例。此外，假設DC電源104之負極連接至靶材108端(如第4圖所示)，所以DC電源104係執行沉積功能。因此，RF電源106可執行蝕刻功能。
如第5圖所示，使用如第4圖所示之製造設備100，將晶種層32形成在擴散阻障層30上。在形成晶種層32之前，可選擇性地先清理阻障層30，可於相似於第4圖所示之製造設備中進行預清理(pre-clean)，惟其中電源104不開啟。在此情形中，RF電源106造成阻障層30頂表面發生輕微的蝕刻。或者，預清理可於不同於反應室102之獨立反應室中進行。預清理有助於改善阻障層30之表面織構(surface texture)，使後來將形成之晶種層32 可更順應性地沉積。
接著，進行主要由電源104造成之沉積步驟。在一實施例中，先導入氬氣至具有低壓力的反應室102中。將DC電源104開啟以將氬氣離子化而產生氬電漿。帶正電荷的氬離子會被吸引至帶負電荷的靶材108而對靶材108造成轟擊(bombardment)。如此，銅離子自靶材108濺射而出並沉積在晶圓110上，形成晶種層32。當氬電漿開始後，可將流入反應室102之氬氣氣流關閉。晶種層32可具有約200埃至約1200埃之厚度。在一實施例中，DC電源104之功率介於約20KW至約60KW之間，而晶種層直接位於低介電常數層22上部分的厚度T1約為300埃。
晶種層32包括直接位於低介電常數層22上之部分321 、位於開口26頂部之側壁且接近開口26頂部的部分322 、位於開口26底部之側壁且接近開口26底部的部分323 、以及位於開口26底部的部分324 。若晶種層32是在關閉RF電源106的情形下形成，最後的晶種層32一般會極度地不順應性(缺乏側壁覆蓋能力)，在晶種層32各部分之厚度會顯著地不同。例如，相應至水平部分321 與324 之厚度T1與T4會明顯大於相應至側壁部分322 與323 之厚度T2與T3。部分322 之厚度T2一般亦大於部分323 之厚度T3。部分323 上方懸出的多餘部分322 常稱作懸凸。
在沉積晶種層32期間，可將電源116開啟以改善離 子的方向。此外，可將RF電源106開啟以進一步增加再濺鍍(re-sputtering)速率。在此情形中，DC電源104輸出大於RF電源106之功率，因此淨反應為沉積。
雖然再濺鍍在沉積步驟中具有改善晶種層32之側壁覆蓋(及順應性)的功效，但最後的順應性仍無法符合要求。如第5圖所示，最後的結構中，厚度T1與T4仍可能大於厚度T2與T3，而厚度T2仍可能大於T3。因此，進行蝕刻步驟以形成如第6圖所示之結構。
在一實施例中，蝕刻步驟在關閉DC電源104與開啟RF電源106的情形下進行。在另一實施例中，蝕刻步驟可藉著將DC電源104之正極連接至靶材108而進行。在又一實施例中，蝕刻製程可藉著使用類似於用作預清理製程的製造設備來進行。在一實施例中，RF電源106之功率介於約0.2KW至約1KW之間，而RF電源116之功率介於約1KW至約2KW之間。
請再參照第5圖，蝕刻步驟可造成三種可能的效應，如箭頭35所標示，包括：晶種層32之厚度T1與T4被減少；懸凸325 被濺射移除；以及底部晶種層部分324 之頂層326 被再濺鍍至部分323 以及可能再濺鍍至部分322 。這三種效應之結合產生將晶種層32之較厚部分薄化與將較薄部分增厚之淨反應。結果使晶種層32具有改善的順應性。
前述所討論之沉積步驟與蝕刻步驟之結合在下文中將稱作沉積-蝕刻循環(deposition-etch cycle)。在第一次沉 積-蝕刻循環後，可進行第二次沉積步驟，並可接著進行第二次蝕刻步驟。可重複進行沉積-蝕刻循環。對於每一額外沉積-蝕刻循環之蝕刻步驟而言，厚度T1’與T4’較佳大於先前的沉積-蝕刻循環。或者，額外 的沉積-蝕刻循環可能造成厚度T1’與T4’小於先前的沉積-蝕刻循環。然而，每一額外的沉積-蝕刻循環會造成厚度T3’增加，因而形成順應性較佳的晶種層32。沉積-蝕刻循環的重複進行最終能造成大抵相等的厚度T1’、T2’、T3’、與T4’。藉由將單一的沉積-蝕刻循環分作數次的沉積-蝕刻循環來進行，有助於在多餘的不均勻結構形成前，使晶種層32之輪廓可獲得修飾。
隨著蝕刻更多的晶種層32，晶種層32將更具順應性。然而，應小心控制蝕刻製程的進行以確保底晶種層部分324 不被蝕刻穿透。在蝕刻步驟後，厚度T4’與厚度T4之比例(其反映蝕刻步驟中所移除晶種層32之比例)較佳小於約50%，更佳小於約30%。在一實施例中，在蝕刻步驟後，厚度T1’約為150埃。雖然較小的T4’/T4比例，晶種層32之輪廓會更具順應性，但需要更多的沉積-蝕刻循環以得到所需的厚度T4’。
在進行所有沉積-蝕刻循環之後，可選擇性地進行快速沉積步驟(flash deposition step)以完成晶種層32之形成，例如使用大抵相同於前述所討論之沉積步驟的製造設備及電源設備。然而，快速沉積步驟僅短暫地進行，而所形成晶種層32之厚度可能僅增加約100埃至約200 埃。在轉角區域於前段蝕刻步驟大抵被蝕刻穿過的情形中，快速沉積步驟可補充晶種層32於部分轉角區域。
蝕刻步驟較佳在與進行沉積步驟之相同反應室102(如第4圖所示)中原處(in-situ)進行，而不於沉積步驟與蝕刻步驟之間破真空。其中，“原處(in-situ)”亦指在沉積與蝕刻步驟之間，即使反應室中壓力很高，晶圓110仍不暴露於有害物質，例如氧氣或水氣。因此，即使進行多次沉積-蝕刻循環，最後晶種層32之品質受污染物與水氣影響的可能性較低。
接著，如第7圖所示，將銅40填入開口26的其他部分中。在一較佳實施例中，使用電鍍法形成銅40，其中晶圓110浸在包含銅離子的鍍液中。由於晶種層32之一致性已獲改善，因此開口26(如第6圖所示)中孔洞(voids)形成的可能性較少。
請參照第8圖，進行化學機械研磨(CMP)以移除低介電常數層22上多餘的銅40、晶種層32、與阻障層30，而留下開口26中之銅線路42(copper line)及部分的阻障層30與晶種層32。阻障層30與晶種層32之餘留部分分別稱作阻障層41與晶種層43。
第8圖還顯示金屬覆蓋層44(metal cap)與蝕刻停止層46(ESL)之形成。金屬覆蓋層44可由CoWP或其他常用材料形成。蝕刻停止層46可由介電材料形成，較佳具有大於約3.5的介電常數，且可包括之材料例如有氮化矽、碳化矽、氮碳化矽、碳-氧化矽、CHx 、COy Hx 、或前 述之組合。形成金屬覆蓋層44與蝕刻停止層46之詳細方法為此技藝人士所周知，此處不再贅述。
前述實施例所提供之教示可輕易地應用至雙鑲嵌製程(dual damascene process)。第9圖顯示雙鑲嵌結構，其包括阻障層41與晶種層43。晶種層43使用大抵與前述實施例所教示之相同方法形成。較佳以電鍍法將銅線路42與介層窗50填入開口中。相似於單鑲嵌製程，藉著將本發明實施例所給予之教示應用至晶種層43之形成，晶種層43亦具有改善的順應性，因而增進銅線路42(或金屬線路)及介層窗50之品質。
本發明之實施例具有許多優點。藉由於沉積步驟中使用再濺鍍(re-sputtering)，所形成晶種層之順應性獲得顯著地提升。隨後進行之蝕刻步驟進一步增加最後晶種層之順應性。最後所形成之晶種層大抵不具懸凸。晶圓之中心部份與邊緣部份之間金屬線路的不對稱現象亦獲得減小。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧溝槽開口
2‧‧‧低介電常數層
4‧‧‧擴散阻障層
6、32、43‧‧‧晶種層
61 、62 、63_1 、63_2 、321 、322 、323 、324 ‧‧‧部分
110‧‧‧晶圓
20‧‧‧底部結構
22‧‧‧介電層
201 ‧‧‧半導體基底
202 ‧‧‧覆蓋層
26‧‧‧開口
30、41‧‧‧阻障層
100‧‧‧製造設備
102‧‧‧反應室
104、106、116‧‧‧電源
108‧‧‧靶材
115‧‧‧靜電固定盤
112‧‧‧RF線圈
114‧‧‧電磁石
T1、T2、T3、T4、T1’、T2’、T3’、T4’‧‧‧厚度
35‧‧‧箭頭
325 ‧‧‧懸凸
326 ‧‧‧頂層
40‧‧‧銅
42‧‧‧銅線路
44‧‧‧金屬覆蓋層
46‧‧‧蝕刻停止層
50‧‧‧介層窗
第1圖顯示習知鑲嵌結構之形成的中間製程剖面圖，其具有不順應性沉積之晶種層。
第2-3圖與第5-9圖顯示本發明實施例之內連線結構的一系列製程剖面圖。
第4圖顯示本發明實施例中，形成各實施例之製造設備。
32‧‧‧晶種層
321 、322 、323 、324 ‧‧‧部分
110‧‧‧晶圓
20‧‧‧底部結構
22‧‧‧介電層
201 ‧‧‧半導體基底
202 ‧‧‧覆蓋層
26‧‧‧開口
30‧‧‧阻障層
T1、T2、T3、T4‧‧‧厚度
35‧‧‧箭頭
325 ‧‧‧懸凸
326 ‧‧‧頂層

Claims (11)

  1. 一種形成積體電路結構的方法，包括：形成一介電層；於該介電層中形成一開口；進行一第一沉積步驟以形成一晶種層；原處進行一第一蝕刻步驟以薄化該晶種層之一較厚部分，且該第一蝕刻步驟同時使該晶種層之一較薄部分增厚；在該第一蝕刻步驟後，原處進行一第二沉積步驟以增加該晶種層之厚度；以及在該第二沉積步驟後，原處進行一第二蝕刻步驟以減少該晶種層之厚度，其中該第二沉積步驟與該第二蝕刻步驟之結果造成該晶種層之底部厚度減少，該晶種層之底部係位於該開口之底部。
  2. 如申請專利範圍第1項所述之形成積體電路結構的方法，其中該第一沉積步驟包括一同時的再濺鍍(simultaneous resputtering)。
  3. 如申請專利範圍第1項所述之形成積體電路結構的方法，其中該第一蝕刻步驟包括施加一射頻電源至一射頻線圈，其中該射頻線圈沿著該積體電路結構正上方之一區域水平纏繞，且施加一電源以誘發蝕刻。
  4. 如申請專利範圍第1項所述之形成積體電路結構的方法，其中該第一沉積步驟與該第一蝕刻步驟各自係以直流濺鍍、射頻濺鍍、偏壓濺鍍、磁控濺鍍、或離子 金屬電漿濺鍍進行。
  5. 如申請專利範圍第1項所述之形成積體電路結構的方法，其中在該第一沉積步驟、該第一蝕刻步驟、該第二沉積步驟、及該第二蝕刻步驟之後，更包括對該晶種層之一快速沉積步驟。
  6. 一種形成積體電路結構的方法，包括：提供一半導體基底；於該半導體基底上形成一介電層；於該介電層中形成一開口；毯覆式形成一擴散阻障層，其中該擴散阻障層延伸進入該開口；進行一沉積-蝕刻循環，包括：進行一第一沉積步驟以於該擴散阻障層上形成一晶種層；原處進行一第一蝕刻步驟以減少該晶種層之一較厚部分之厚度，且該第一蝕刻步驟同時使該晶種層之一較薄部分增厚；在該第一蝕刻步驟後，原處進行一第二沉積步驟以增加該晶種層之厚度；在該第二沉積步驟後，原處進行一第二蝕刻步驟以減少該晶種層之厚度，其中該第二沉積步驟與該第二蝕刻步驟之結果造成該晶種層之底部厚度減少，該晶種層之底部係位於該開口之底部；以及進行一電鍍以形成一金屬材料於該晶種層上，其中 該金屬材料填充該開口。
  7. 如申請專利範圍第6項所述之形成積體電路結構的方法，其中該第一沉積步驟係使用一第一電源進行以產生一沉積效應，且其中該第一蝕刻步驟係使用一第二電源進行以產生一蝕刻效應。
  8. 如申請專利範圍第7項所述之形成積體電路結構的方法，在該沉積-蝕刻循環之前，更包括開啟該第二電源並關閉該第一電源以於該擴散阻障層之一表面進行一預清理。
  9. 如申請專利範圍第7項所述之形成積體電路結構的方法，其中該蝕刻步驟包括施加一射頻電源至一射頻線圈，其中該射頻線圈沿著該半導體基底正上方之一區域纏繞，且施加一第二射頻電源至該半導體基底下方之一靜電固定盤。
  10. 如申請專利範圍第6項所述之形成積體電路結構的方法，在該沉積-蝕刻循環後，更包括至少一額外的沉積-蝕刻循環，其中該至少一額外的沉積-蝕刻循環係於該沉積-蝕刻循環原處進行。
  11. 如申請專利範圍第6項所述之形成積體電路結構的方法，其中在該沉積-蝕刻循環後，且在該電鍍前，更包括進行一快速沉積步驟。
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