JP2002343796A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ウェハ（半導体基板）に設けた凹部の内面に
凝集のないシード膜を形成し、メッキ法により充填され
た金属にボイドが形成されないようにする。 【解決手段】 ウェハの表面に凹部を形成する工程（Ｓ
１０１）と、凹部を含む全面にバリアメタル膜を成膜す
る工程（Ｓ１０３）と、バリアメタル膜上にシード膜を
成膜する工程（Ｓ１０５）と、シード膜を利用したメッ
キ法により凹部を埋める金属を形成する工程（Ｓ１０
６，Ｓ１０７）とを含む半導体装置の製造方法におい
て、バリアメタル膜を成膜する工程（Ｓ１０３）後にシ
ード膜を成膜するチャンバとは異なる真空状態のチャン
バ内においてウェハを５０秒以上保持する工程（Ｓ１０
４）を含む。シード膜の凝集が無い良好なシード膜が形
成でき、後工程の金属メッキにてボイドフリーの良好な
埋設が可能となり、微細でかつ良好な電気特性の配線構
造が製造でき、製造歩留まりを向上する。
凝集のないシード膜を形成し、メッキ法により充填され
た金属にボイドが形成されないようにする。 【解決手段】 ウェハの表面に凹部を形成する工程（Ｓ
１０１）と、凹部を含む全面にバリアメタル膜を成膜す
る工程（Ｓ１０３）と、バリアメタル膜上にシード膜を
成膜する工程（Ｓ１０５）と、シード膜を利用したメッ
キ法により凹部を埋める金属を形成する工程（Ｓ１０
６，Ｓ１０７）とを含む半導体装置の製造方法におい
て、バリアメタル膜を成膜する工程（Ｓ１０３）後にシ
ード膜を成膜するチャンバとは異なる真空状態のチャン
バ内においてウェハを５０秒以上保持する工程（Ｓ１０
４）を含む。シード膜の凝集が無い良好なシード膜が形
成でき、後工程の金属メッキにてボイドフリーの良好な
埋設が可能となり、微細でかつ良好な電気特性の配線構
造が製造でき、製造歩留まりを向上する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に基板に開口した凹部内にバリアメタル及
びＣｕ系金属を成膜する方法に関するものである。
法に関し、特に基板に開口した凹部内にバリアメタル及
びＣｕ系金属を成膜する方法に関するものである。
【０００２】
【従来の技術】従来の半導体集積回路で用いられている
メタル配線の材料としては、比抵抗が低いことやパター
ニングが容易であることなどから、アルミニウムまたは
アルミニウム合金からなるアルミニウム系金属が用いら
れてきた。ところが、近年におけるＬＳＩ等の半導体集
積回路の高集積化，縮小化，高速化、さらには高信頼性
の要求が強くなってきたことに伴い、アルミニウム系金
属よりも低い抵抗率及び高いエレクトロマイグレーショ
ン（ＥＭ）耐性を有するＣｕ又はＣｕ合金からなるＣｕ
系金属が用いられるようになった。
メタル配線の材料としては、比抵抗が低いことやパター
ニングが容易であることなどから、アルミニウムまたは
アルミニウム合金からなるアルミニウム系金属が用いら
れてきた。ところが、近年におけるＬＳＩ等の半導体集
積回路の高集積化，縮小化，高速化、さらには高信頼性
の要求が強くなってきたことに伴い、アルミニウム系金
属よりも低い抵抗率及び高いエレクトロマイグレーショ
ン（ＥＭ）耐性を有するＣｕ又はＣｕ合金からなるＣｕ
系金属が用いられるようになった。
【０００３】このＣｕ系金属を用いて配線を形成する場
合、Ｃｕ系金属のドライエッチングを行うことが困難で
あるため所望の配線を形成することは難しい。そのた
め、層間絶縁膜に配線パターンの凹部（トレンチ）を形
成し、全面にＣｕ膜を堆積して溝を埋め込んだ後、この
Ｃｕ膜に対して例えばＣＭＰ（Chemical Mechanical Po
lishing ；化学機械研磨）を行って層間絶縁膜の上に露
出しているＣｕ膜を除去することにより、Ｃｕ膜のみを
溝内に残した埋込配線を形成する方法が提案されてい
る。この技術をダマシン法という。ダマシン法のうち、
配線のみを形成する場合をシングルダマシン、配線だけ
でなく下層配線との接続孔（ビア）も合わせて形成する
場合をデュアルダマシンと称する。デュアルダマシン構
造は、工程数が低減できるためコスト削減に寄与する。
配線若しくは配線とビアの凹部にＣｕ膜を充填する方法
としては、高温リフロー法、スパッタ法及び電解メッキ
法が知られているが、アスペクト比が高い凹部への充填
には電解メッキ法が優れている。
合、Ｃｕ系金属のドライエッチングを行うことが困難で
あるため所望の配線を形成することは難しい。そのた
め、層間絶縁膜に配線パターンの凹部（トレンチ）を形
成し、全面にＣｕ膜を堆積して溝を埋め込んだ後、この
Ｃｕ膜に対して例えばＣＭＰ（Chemical Mechanical Po
lishing ；化学機械研磨）を行って層間絶縁膜の上に露
出しているＣｕ膜を除去することにより、Ｃｕ膜のみを
溝内に残した埋込配線を形成する方法が提案されてい
る。この技術をダマシン法という。ダマシン法のうち、
配線のみを形成する場合をシングルダマシン、配線だけ
でなく下層配線との接続孔（ビア）も合わせて形成する
場合をデュアルダマシンと称する。デュアルダマシン構
造は、工程数が低減できるためコスト削減に寄与する。
配線若しくは配線とビアの凹部にＣｕ膜を充填する方法
としては、高温リフロー法、スパッタ法及び電解メッキ
法が知られているが、アスペクト比が高い凹部への充填
には電解メッキ法が優れている。
【０００４】ここで、デュアルダマシン法に関して図１
を用いて説明する。図１（ａ）のように、素子を形成し
た半導体基板１０１上にバリアメタル１０２を有する第
１メタル配線１０３と、これを覆う層間絶縁膜１０４を
成膜した後、リソグラフィ及びドライエッチにより前記
層間絶縁膜１０４の表面に配線用の溝（トレンチ）１０
５及び当該トレンチ１０５を通して第１メタル配線１０
３につながるビアホール１０６を開口する。続いて、図
１（ｂ），（ｃ）のように、バリアメタル／シード成膜
装置にて前記トレンチ１０５及びビア１０６の内面にＴ
ａ等のバリアメタル膜１０７及びＣｕ等のシード膜１０
８を順次成膜する。バリアメタル／シード成膜は同一真
空内で処理される。その後、図１（ｄ）のように、前記
シード膜１０８をメッキ電極とするメッキ法等によりビ
アホール１０６内及びトレンチ１０５内の凹部をメッキ
金属１０９で埋込み、シード膜１０８と一体化する。し
かる上で、図１（ｅ）のように、層間絶縁膜１０４の上
に露出しているメッキ金属膜１０９、シード膜１０８及
びバリアメタル膜１０７をＣＭＰ法にて研磨し除去する
ことで、金属により充填された第２配線１１０及びビア
１１１が形成される。これらを数回繰り返すことで、多
層配線が形成される。
を用いて説明する。図１（ａ）のように、素子を形成し
た半導体基板１０１上にバリアメタル１０２を有する第
１メタル配線１０３と、これを覆う層間絶縁膜１０４を
成膜した後、リソグラフィ及びドライエッチにより前記
層間絶縁膜１０４の表面に配線用の溝（トレンチ）１０
５及び当該トレンチ１０５を通して第１メタル配線１０
３につながるビアホール１０６を開口する。続いて、図
１（ｂ），（ｃ）のように、バリアメタル／シード成膜
装置にて前記トレンチ１０５及びビア１０６の内面にＴ
ａ等のバリアメタル膜１０７及びＣｕ等のシード膜１０
８を順次成膜する。バリアメタル／シード成膜は同一真
空内で処理される。その後、図１（ｄ）のように、前記
シード膜１０８をメッキ電極とするメッキ法等によりビ
アホール１０６内及びトレンチ１０５内の凹部をメッキ
金属１０９で埋込み、シード膜１０８と一体化する。し
かる上で、図１（ｅ）のように、層間絶縁膜１０４の上
に露出しているメッキ金属膜１０９、シード膜１０８及
びバリアメタル膜１０７をＣＭＰ法にて研磨し除去する
ことで、金属により充填された第２配線１１０及びビア
１１１が形成される。これらを数回繰り返すことで、多
層配線が形成される。
【０００５】このようにトレンチやビア等の凹部に電解
メッキ法でＣｕ等の金属膜を充填するためには、凹部の
側面及び底面にメッキ工程で陰極となるＣｕのシード膜
をあらかじめ形成しておく必要がある。従って、スパッ
タリング法により凹部を含む層間絶縁膜の上にＣｕのバ
リア膜となるバリアメタル膜及びＣｕのシード膜を成膜
した後、このシード膜を陰極としてメッキを行って凹部
にＣｕを充填し、その後層間絶縁膜上に露出しているＣ
ｕを例えばＣＭＰにより除去すると、トレンチ及びビア
内にＣｕが充填されてなるシングルダマシン構造または
デュアルダマシン構造を有するＣｕの埋込配線を形成す
ることが出来る。
メッキ法でＣｕ等の金属膜を充填するためには、凹部の
側面及び底面にメッキ工程で陰極となるＣｕのシード膜
をあらかじめ形成しておく必要がある。従って、スパッ
タリング法により凹部を含む層間絶縁膜の上にＣｕのバ
リア膜となるバリアメタル膜及びＣｕのシード膜を成膜
した後、このシード膜を陰極としてメッキを行って凹部
にＣｕを充填し、その後層間絶縁膜上に露出しているＣ
ｕを例えばＣＭＰにより除去すると、トレンチ及びビア
内にＣｕが充填されてなるシングルダマシン構造または
デュアルダマシン構造を有するＣｕの埋込配線を形成す
ることが出来る。
【０００６】
【発明が解決しようとする課題】しかしながら、半導体
集積回路の微細化に伴って配線幅の微細化が求められる
ようになり、トレンチ及びビアのアスペクト比が高くな
ってくると、例えばアスペクト比が４を越えるビアに対
してＣｕの充填が必要となる。ところが、図８の写真に
示すような高アスペクト比のトレンチやビア等の凹部１
０６の内面にバリアメタル膜１０７を形成した後に底面
及び側面にスパッタリング法によりシード膜としてのシ
ードＣｕ膜１０８を形成しようとすると、十分なカバレ
ッジが得られない場合がある。特に凹部１０６の底部付
近の側面では、シードＣｕ膜１０８が微細なアイランド
（島）状に付着して連続膜でないものが得られてしま
い、この領域ではメッキを行ってもシードＣｕ膜がほと
んど成長しないか不十分に成長する。なお、図１０は図
８の写真の模式図である。これは、Ｃｕの電解メッキ浴
（ＣｕＳＯ4 ・５Ｈ2 Ｏ＋Ｈ2 ＳＯ4 ）は強酸性である
から、メッキによってＣｕ膜が成長する速度よりもアイ
ランド状のシード膜が電解メッキ浴によって溶けてなく
なる速度の方が速いためである。このように、凹部１０
６の上側部分、すなわちシードＣｕ膜１０８が連続的に
形成されている部分においてはメッキによってＣｕが成
長していく一方、凹部１０６の下側部分、すなわちシー
ドＣｕ膜１０８がアイランド状に形成されている部分に
おいてはＣｕがほとんど成長しないか又は不十分に成長
するため、凹部１０６内にＣｕを完全に埋め込むことが
出来ずボイドが形成されてしまう。
集積回路の微細化に伴って配線幅の微細化が求められる
ようになり、トレンチ及びビアのアスペクト比が高くな
ってくると、例えばアスペクト比が４を越えるビアに対
してＣｕの充填が必要となる。ところが、図８の写真に
示すような高アスペクト比のトレンチやビア等の凹部１
０６の内面にバリアメタル膜１０７を形成した後に底面
及び側面にスパッタリング法によりシード膜としてのシ
ードＣｕ膜１０８を形成しようとすると、十分なカバレ
ッジが得られない場合がある。特に凹部１０６の底部付
近の側面では、シードＣｕ膜１０８が微細なアイランド
（島）状に付着して連続膜でないものが得られてしま
い、この領域ではメッキを行ってもシードＣｕ膜がほと
んど成長しないか不十分に成長する。なお、図１０は図
８の写真の模式図である。これは、Ｃｕの電解メッキ浴
（ＣｕＳＯ4 ・５Ｈ2 Ｏ＋Ｈ2 ＳＯ4 ）は強酸性である
から、メッキによってＣｕ膜が成長する速度よりもアイ
ランド状のシード膜が電解メッキ浴によって溶けてなく
なる速度の方が速いためである。このように、凹部１０
６の上側部分、すなわちシードＣｕ膜１０８が連続的に
形成されている部分においてはメッキによってＣｕが成
長していく一方、凹部１０６の下側部分、すなわちシー
ドＣｕ膜１０８がアイランド状に形成されている部分に
おいてはＣｕがほとんど成長しないか又は不十分に成長
するため、凹部１０６内にＣｕを完全に埋め込むことが
出来ずボイドが形成されてしまう。
【０００７】このような凹部の下側部部でのシード膜の
成膜不良を改善するために、例えばスパッタリング時間
を長くする等してシード膜の膜厚を厚くすることが考え
られるが、この場合には凹部の開口部においてシード膜
の膜厚が大になり、シード膜が大きくオーバーハングし
てしまい、凹部の埋込が完了する前に開口部が閉じてし
まう（ピンチオフ）ことで凹部内に大きなボイドが形成
されてしまうことがあり、シード膜の厚さはあまり厚く
することが出来ない。
成膜不良を改善するために、例えばスパッタリング時間
を長くする等してシード膜の膜厚を厚くすることが考え
られるが、この場合には凹部の開口部においてシード膜
の膜厚が大になり、シード膜が大きくオーバーハングし
てしまい、凹部の埋込が完了する前に開口部が閉じてし
まう（ピンチオフ）ことで凹部内に大きなボイドが形成
されてしまうことがあり、シード膜の厚さはあまり厚く
することが出来ない。
【０００８】この問題を解決する１つの方法として特開
２０００−１８３１６０公報に示されているような、無
電解メッキによるシード膜の補強を行ってシード膜がア
イランド状になることを回避し、その後電解メッキを行
いＣｕを充填することが提案されている。しかし、この
方法ではメッキ装置に無電解メッキを行うための新たな
メッキ浴を装着する必要があり、装置が複雑化するとい
う問題がある。また、一般的に無電解メッキ法は安定
性、再現性が乏しく、量産性が悪いという問題がある。
２０００−１８３１６０公報に示されているような、無
電解メッキによるシード膜の補強を行ってシード膜がア
イランド状になることを回避し、その後電解メッキを行
いＣｕを充填することが提案されている。しかし、この
方法ではメッキ装置に無電解メッキを行うための新たな
メッキ浴を装着する必要があり、装置が複雑化するとい
う問題がある。また、一般的に無電解メッキ法は安定
性、再現性が乏しく、量産性が悪いという問題がある。
【０００９】また、シード膜のカバレッジを改善するた
めに、基板とターゲット間の距離を通常より長くしたロ
ングスロースパッタ法や、Ｃｕをイオン化し基板バイア
スを印可することで積極的にＣｕイオンを凹部内部に引
き込むイオン化スパッタ法などが用いられている。しか
し、これらの方法を用いた場合でも、相対的にシードＣ
ｕ層の厚さが薄い凹部の側壁では、スパッタ時のスパッ
タ原子やイオン等の衝突（Bomberdment)により基板温度
が上昇し、Ｃｕ膜が凝集してしまうという問題が発生す
る。すなわち、バリアメタル膜上に成膜するシードＣｕ
膜は、Ｃｕ膜自身のエネルギーを最小にしようとするた
め、温度などＣｕ原子の表面マイグレーションを起こす
のに十分なエネルギーが加えられれば凝集が起こる。Ｃ
ｕ膜の成膜に用いるホルダの温度を８０℃に設定してＣ
ｕ膜を成膜したときの凝集の様子を図９（ａ）の写真に
示す。成膜時の温度が高いとＣｕ膜１０８がアイランド
状に凝集してしまう。このように凝集したシードＣｕ膜
を用いてＣｕメッキを行った場合、図９（ｂ）の写真に
示すようにＣｕ１０９の埋設不良が発生してしまう。こ
れは、前述のようにメッキを実施するとき、基板上のシ
ードＣｕ膜がメッキ時の陰極となるが、シードＣｕ膜に
被覆されていない部分ではＣｕの析出が起こらず、又は
不十分に析出し、埋設不良となってしまう。なお、図１
２（ａ），（ｂ）は図９（ａ），（ｂ）の各写真の模式
図である。
めに、基板とターゲット間の距離を通常より長くしたロ
ングスロースパッタ法や、Ｃｕをイオン化し基板バイア
スを印可することで積極的にＣｕイオンを凹部内部に引
き込むイオン化スパッタ法などが用いられている。しか
し、これらの方法を用いた場合でも、相対的にシードＣ
ｕ層の厚さが薄い凹部の側壁では、スパッタ時のスパッ
タ原子やイオン等の衝突（Bomberdment)により基板温度
が上昇し、Ｃｕ膜が凝集してしまうという問題が発生す
る。すなわち、バリアメタル膜上に成膜するシードＣｕ
膜は、Ｃｕ膜自身のエネルギーを最小にしようとするた
め、温度などＣｕ原子の表面マイグレーションを起こす
のに十分なエネルギーが加えられれば凝集が起こる。Ｃ
ｕ膜の成膜に用いるホルダの温度を８０℃に設定してＣ
ｕ膜を成膜したときの凝集の様子を図９（ａ）の写真に
示す。成膜時の温度が高いとＣｕ膜１０８がアイランド
状に凝集してしまう。このように凝集したシードＣｕ膜
を用いてＣｕメッキを行った場合、図９（ｂ）の写真に
示すようにＣｕ１０９の埋設不良が発生してしまう。こ
れは、前述のようにメッキを実施するとき、基板上のシ
ードＣｕ膜がメッキ時の陰極となるが、シードＣｕ膜に
被覆されていない部分ではＣｕの析出が起こらず、又は
不十分に析出し、埋設不良となってしまう。なお、図１
２（ａ），（ｂ）は図９（ａ），（ｂ）の各写真の模式
図である。
【００１０】本発明の目的は、凹部の内面に凝集のない
シード膜を形成し、メッキ法により充填された金属にボ
イドが形成されないようにすることで、良好な電気特性
が得られ歩留まりを向上した半導体装置の製造方法を提
供することにある。
シード膜を形成し、メッキ法により充填された金属にボ
イドが形成されないようにすることで、良好な電気特性
が得られ歩留まりを向上した半導体装置の製造方法を提
供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ダマシン等の配線形成プロセスにおけるバリ
アメタル／シード成膜プロセスにおいて、バリアメタル
成膜後に真空を破らずに所定の温度で５０秒以上保持し
た上で、シード成膜チャンバにおいてシード膜を成膜す
ることを特徴とする。ここで、所定の温度は−４０℃と
する。また、真空中での保持は、バリアメタル成膜チャ
ンバ内、あるいはこれとは別の真空に保持されたチャン
バ内で行う。
造方法は、ダマシン等の配線形成プロセスにおけるバリ
アメタル／シード成膜プロセスにおいて、バリアメタル
成膜後に真空を破らずに所定の温度で５０秒以上保持し
た上で、シード成膜チャンバにおいてシード膜を成膜す
ることを特徴とする。ここで、所定の温度は−４０℃と
する。また、真空中での保持は、バリアメタル成膜チャ
ンバ内、あるいはこれとは別の真空に保持されたチャン
バ内で行う。
【００１２】本発明の成立過程について説明する。前述
のような温度上昇によるシード膜の凝集を解消するため
に、シード膜を成膜する際の温度、例えばウェハを保持
するウェハホルダの温度をできるだけ下げて、好ましく
は−４０℃に半導体基板を冷却する。こうすることで、
凝集のないスムーズなシード膜が得られることが推定さ
れた。ところが、実際にはシード膜の成膜中の冷却だけ
では不十分である。これは、シード膜の成膜前のバリア
メタル膜の成膜時における基板温度上昇もシード膜に影
響を及ぼすためであると考えられた。
のような温度上昇によるシード膜の凝集を解消するため
に、シード膜を成膜する際の温度、例えばウェハを保持
するウェハホルダの温度をできるだけ下げて、好ましく
は−４０℃に半導体基板を冷却する。こうすることで、
凝集のないスムーズなシード膜が得られることが推定さ
れた。ところが、実際にはシード膜の成膜中の冷却だけ
では不十分である。これは、シード膜の成膜前のバリア
メタル膜の成膜時における基板温度上昇もシード膜に影
響を及ぼすためであると考えられた。
【００１３】すなわち、例えば、シード膜の成膜に際し
てのウェハを冷却するためのクーリング時間を６０秒と
し、シード膜を成膜するための成膜時間を６０秒とする
と、シード膜の成膜チャンバでのトータル処理時間は、
クーリング時間６０秒＋成膜時間６０秒の１２０秒とな
る。また、バリアメタル膜を成膜するためのトータル時
間を５０秒とする。したがって、バリアメタル膜の成膜
チャンバとシード膜の成膜チャンバをそれぞれ１つを使
用して処理を行うと（シングルモードと称する）、図２
（ａ）のタイミング図に示すウェハの処理工程となる。
この場合、シード膜の成膜時間がバリアメタルの成膜時
間より長いため、前のウエハが処理されている間、次の
ウエハはバリアメタル膜の成膜チャンバ内において約７
０秒程度待機され、その上でウェハをシード膜の成膜チ
ャンバに搬入してウェハのクーリングと成膜を行ってい
る。このシングルモードによれば、シード膜の凝集が解
消されることが確認された。測定によれば、図３（ａ）
に示すように、バリアメタル膜の成膜後における同成膜
チャンバ内での待機時間を５０秒以上にするとシード膜
の凝集が改善されることが確認された。しかしながら、
このシングルモードでの処理効率はシード膜の成膜チャ
ンバでの処理に律則されることになり、生産性が非常に
低い。
てのウェハを冷却するためのクーリング時間を６０秒と
し、シード膜を成膜するための成膜時間を６０秒とする
と、シード膜の成膜チャンバでのトータル処理時間は、
クーリング時間６０秒＋成膜時間６０秒の１２０秒とな
る。また、バリアメタル膜を成膜するためのトータル時
間を５０秒とする。したがって、バリアメタル膜の成膜
チャンバとシード膜の成膜チャンバをそれぞれ１つを使
用して処理を行うと（シングルモードと称する）、図２
（ａ）のタイミング図に示すウェハの処理工程となる。
この場合、シード膜の成膜時間がバリアメタルの成膜時
間より長いため、前のウエハが処理されている間、次の
ウエハはバリアメタル膜の成膜チャンバ内において約７
０秒程度待機され、その上でウェハをシード膜の成膜チ
ャンバに搬入してウェハのクーリングと成膜を行ってい
る。このシングルモードによれば、シード膜の凝集が解
消されることが確認された。測定によれば、図３（ａ）
に示すように、バリアメタル膜の成膜後における同成膜
チャンバ内での待機時間を５０秒以上にするとシード膜
の凝集が改善されることが確認された。しかしながら、
このシングルモードでの処理効率はシード膜の成膜チャ
ンバでの処理に律則されることになり、生産性が非常に
低い。
【００１４】そこで、生産性を向上させるために、シー
ド膜の成膜チャンバを２つ設け、図２（ｂ）のタイミン
グ図に示すように、これら２つの成膜チャンバＡ，Ｂを
用いてパラレルにシード膜の成膜をおこなう処理（デュ
アルモードと称する）が考えられた。このデュアルモー
ドでは、シード膜の成膜チャンバをパラレルに使用する
ため、バリアメタル膜の成膜後のウエハ待機時間は１０
秒以下となり、処理効率を高めて生産性を向上すること
が可能になる。しかしながら、このデュアルモードで
は、シード膜を成膜する際にシード膜の成膜チャンバ内
でのクーリングを６０秒行ったにもかかわらず、シード
膜の凝集が発生した。その様子を図６に示す。この場
合、図３（ｂ）に示すように、クーリングを１２０秒ま
で長くしてもシード膜の凝集を抑制することは困難であ
る。
ド膜の成膜チャンバを２つ設け、図２（ｂ）のタイミン
グ図に示すように、これら２つの成膜チャンバＡ，Ｂを
用いてパラレルにシード膜の成膜をおこなう処理（デュ
アルモードと称する）が考えられた。このデュアルモー
ドでは、シード膜の成膜チャンバをパラレルに使用する
ため、バリアメタル膜の成膜後のウエハ待機時間は１０
秒以下となり、処理効率を高めて生産性を向上すること
が可能になる。しかしながら、このデュアルモードで
は、シード膜を成膜する際にシード膜の成膜チャンバ内
でのクーリングを６０秒行ったにもかかわらず、シード
膜の凝集が発生した。その様子を図６に示す。この場
合、図３（ｂ）に示すように、クーリングを１２０秒ま
で長くしてもシード膜の凝集を抑制することは困難であ
る。
【００１５】以上のことから、シングルモードとデュア
ルモードを詳細に比較したところ、両者はバリアメタル
膜の成膜チャンバからシード膜の成膜チャンバまでの搬
送時間は同じであるが、バリアメタル膜の成膜チャンバ
内でのウェハの待機時間はシングルモードでは７０秒、
デュアルモードでは１０秒であり、これがシード膜の凝
集に大きく影響しているものであることが判明した。そ
の結果、バリアメタル膜の成膜後、同一チャンバーにて
５０秒以上保持してウェハを冷却した上で、シード膜の
成膜チャンバに搬送してシード膜の成膜を行うことでシ
ード膜の凝集が改善できることが確認された。
ルモードを詳細に比較したところ、両者はバリアメタル
膜の成膜チャンバからシード膜の成膜チャンバまでの搬
送時間は同じであるが、バリアメタル膜の成膜チャンバ
内でのウェハの待機時間はシングルモードでは７０秒、
デュアルモードでは１０秒であり、これがシード膜の凝
集に大きく影響しているものであることが判明した。そ
の結果、バリアメタル膜の成膜後、同一チャンバーにて
５０秒以上保持してウェハを冷却した上で、シード膜の
成膜チャンバに搬送してシード膜の成膜を行うことでシ
ード膜の凝集が改善できることが確認された。
【００１６】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。本実施形態はデュアルダマシンに適
用しており、図１を再度参照すると、図１（ａ）に示す
ように、素子を形成した半導体基板１０１上にバリアメ
タル膜１０２を有する第１メタル配線１０３を形成し、
その表面上に層間絶縁膜１０４を成膜後、リソグラフィ
及びドライエッチングにより配線としてのトレンチ１０
５とビア１０６をそれぞれ形成する。次いで、図１
（ｂ）のように、前記トレンチ１０５及びビア１０６を
含む層間絶縁膜１０４の全面にバリアメタル膜１０７を
成膜する。さらに、図１（ｃ）のように、前記バリアメ
タル膜１０７上にシード膜１０８を成膜する。その上
で、図１（ｄ）のように、前記シード膜１０８を陰極と
したメッキ法により金属メッキを行い、前記トレンチ及
びビア内にメッキ金属１０９を埋込み、ＣＭＰ（Chemic
al Mechanical Polishing；化学的機械研磨）法にて層
間絶縁膜１０４の表面を研磨する。これにより、トレン
チ１０５及びビア１０６内にのみ金属１０９が残され、
デュアルダマシンが形成される。なお、バリアメタル膜
１０７はＴａ膜、シード膜１０８はＣｕ膜、メッキ金属
１０９はＣｕであるとする。
参照して説明する。本実施形態はデュアルダマシンに適
用しており、図１を再度参照すると、図１（ａ）に示す
ように、素子を形成した半導体基板１０１上にバリアメ
タル膜１０２を有する第１メタル配線１０３を形成し、
その表面上に層間絶縁膜１０４を成膜後、リソグラフィ
及びドライエッチングにより配線としてのトレンチ１０
５とビア１０６をそれぞれ形成する。次いで、図１
（ｂ）のように、前記トレンチ１０５及びビア１０６を
含む層間絶縁膜１０４の全面にバリアメタル膜１０７を
成膜する。さらに、図１（ｃ）のように、前記バリアメ
タル膜１０７上にシード膜１０８を成膜する。その上
で、図１（ｄ）のように、前記シード膜１０８を陰極と
したメッキ法により金属メッキを行い、前記トレンチ及
びビア内にメッキ金属１０９を埋込み、ＣＭＰ（Chemic
al Mechanical Polishing；化学的機械研磨）法にて層
間絶縁膜１０４の表面を研磨する。これにより、トレン
チ１０５及びビア１０６内にのみ金属１０９が残され、
デュアルダマシンが形成される。なお、バリアメタル膜
１０７はＴａ膜、シード膜１０８はＣｕ膜、メッキ金属
１０９はＣｕであるとする。
【００１７】ここで、前記バリアメタル膜１０７とシー
ド膜１０８は、図４に示すようなバリアメタル／シード
成膜装置１０にて成膜する。前記バリアメタル／シード
成膜装置は１０、複数個、ここでは第１から第４の４つ
のプロセスチャンバＰＣ１〜ＰＣ４を有しており、各チ
ャンバＰＣ１〜ＰＣ４は真空に引かれているとともに、
搬送チャンバＴＣによって各プロセスチャンバ間で真空
状態を保ったままで半導体基板としてのウェハの搬送が
可能とされている。そして、ここでは第１プロセスチャ
ンバＰＣ１をスパッタ前処理チャンバとして、ウェハに
対して前処理を実行する。また第２プロセスチャンバＰ
Ｃ２をバリアメタル成膜チャンバとして、ウェハに対し
てバリアメタルをスパッタ法により成膜する。なお、バ
リアメタル成膜はＣＶＤ法（Chemical Vapor Depositio
n ：化学的気相成長）でもよい。ここではスパッタ法を
用いているものとする。さらに、第３プロセスチャンバ
ＰＣ３をシード成膜チャンバとして構成しており、それ
ぞれにおいて独立してウェハに対してシード膜をスパッ
タ法により成膜する。
ド膜１０８は、図４に示すようなバリアメタル／シード
成膜装置１０にて成膜する。前記バリアメタル／シード
成膜装置は１０、複数個、ここでは第１から第４の４つ
のプロセスチャンバＰＣ１〜ＰＣ４を有しており、各チ
ャンバＰＣ１〜ＰＣ４は真空に引かれているとともに、
搬送チャンバＴＣによって各プロセスチャンバ間で真空
状態を保ったままで半導体基板としてのウェハの搬送が
可能とされている。そして、ここでは第１プロセスチャ
ンバＰＣ１をスパッタ前処理チャンバとして、ウェハに
対して前処理を実行する。また第２プロセスチャンバＰ
Ｃ２をバリアメタル成膜チャンバとして、ウェハに対し
てバリアメタルをスパッタ法により成膜する。なお、バ
リアメタル成膜はＣＶＤ法（Chemical Vapor Depositio
n ：化学的気相成長）でもよい。ここではスパッタ法を
用いているものとする。さらに、第３プロセスチャンバ
ＰＣ３をシード成膜チャンバとして構成しており、それ
ぞれにおいて独立してウェハに対してシード膜をスパッ
タ法により成膜する。
【００１８】このバリアメタル／シード成膜装置を用い
て図１に示したデュアルダマシンを製造する方法につい
て説明する。図５はバリアメタル膜及びシード膜の成膜
工程を示すフローチャートである。先ず、ウェハの層間
絶縁膜１０４にトレンチ１０５とビア１０６をエッチン
グする（Ｓ１０１）。次いで、前記ウェハをスパッタ前
処理チャンバとしての第１プロセスチャンバＰＣ１にお
いてスパッタ前処理を行う（Ｓ１０２）。このスパッタ
前処理は、例えば、真空中にＡｒプラズマを形成し、Ａ
ｒイオンにて表面酸化膜等のエッチングを行う。次い
で、ウェハをバリアメタル成膜チャンバとしての第２プ
ロセスチャンバＰＣ２においてスパッタ法によりバリア
メタル膜１０７を成膜する（Ｓ１０３）。そして、バリ
アメタルスパッタ中はスパッタ原子やイオン等の衝突
（Bomberdment)によりウエハ温度は上昇するため、バリ
アメタル膜１０７の成膜後に同一の第２プロセスチャン
バＰＣ２内にてウェハを５０秒以上保持し、ウェハを冷
却する（Ｓ１０４）。次いで、ウェハをシード成膜チャ
ンバとしての第３プロセスチャンバＰＣ３に搬送し、ス
パッタ法によりシード膜１０８を成膜する（Ｓ１０
５）。シード成膜チャンバＰＣ３内においてウェハを保
持するウエハホルダは−４０℃に冷却されており、シー
ド膜１０８の成膜前にウエハ冷却を行い、その後シード
膜１０８を成膜する。しかる後、前記シード膜１０８を
電極として利用したメッキ法によりトレンチ１０５及び
ビア１０６内に金属１０９を埋め込むまで形成し（Ｓ１
０６）、その後ＣＭＰ法により層間絶縁膜１０４の表面
を研磨して平坦化し、トレンチ１０５及びビア１０６内
にのみ金属１０９を残し、配線１１０と接続孔１１１を
形成する（Ｓ１０７）。
て図１に示したデュアルダマシンを製造する方法につい
て説明する。図５はバリアメタル膜及びシード膜の成膜
工程を示すフローチャートである。先ず、ウェハの層間
絶縁膜１０４にトレンチ１０５とビア１０６をエッチン
グする（Ｓ１０１）。次いで、前記ウェハをスパッタ前
処理チャンバとしての第１プロセスチャンバＰＣ１にお
いてスパッタ前処理を行う（Ｓ１０２）。このスパッタ
前処理は、例えば、真空中にＡｒプラズマを形成し、Ａ
ｒイオンにて表面酸化膜等のエッチングを行う。次い
で、ウェハをバリアメタル成膜チャンバとしての第２プ
ロセスチャンバＰＣ２においてスパッタ法によりバリア
メタル膜１０７を成膜する（Ｓ１０３）。そして、バリ
アメタルスパッタ中はスパッタ原子やイオン等の衝突
（Bomberdment)によりウエハ温度は上昇するため、バリ
アメタル膜１０７の成膜後に同一の第２プロセスチャン
バＰＣ２内にてウェハを５０秒以上保持し、ウェハを冷
却する（Ｓ１０４）。次いで、ウェハをシード成膜チャ
ンバとしての第３プロセスチャンバＰＣ３に搬送し、ス
パッタ法によりシード膜１０８を成膜する（Ｓ１０
５）。シード成膜チャンバＰＣ３内においてウェハを保
持するウエハホルダは−４０℃に冷却されており、シー
ド膜１０８の成膜前にウエハ冷却を行い、その後シード
膜１０８を成膜する。しかる後、前記シード膜１０８を
電極として利用したメッキ法によりトレンチ１０５及び
ビア１０６内に金属１０９を埋め込むまで形成し（Ｓ１
０６）、その後ＣＭＰ法により層間絶縁膜１０４の表面
を研磨して平坦化し、トレンチ１０５及びビア１０６内
にのみ金属１０９を残し、配線１１０と接続孔１１１を
形成する（Ｓ１０７）。
【００１９】ここで、本発明の効果を確認するために、
バリアメタル膜の成膜で昇温したウエハ温度をシード膜
の成膜までに冷却する際に、第１及び第２の手法で冷却
（クーリング）を行った上でシード膜を成膜したものに
ついて比較を行った。第１の手法は、バリアメタル膜を
成膜したウェハをシード成膜チャンバに搬送後、シード
膜の成膜前に冷却時間を設けて冷却する工程である。第
２の手法は、バリアメタル成膜後に同一のチャンバ内で
冷却時間を設けて冷却し、その後ウェハをシード成膜チ
ャンバに搬送し成膜する工程である。これらを実施した
ときの、シード膜の凝集状態を調べた結果は図３に示し
た通りである。第１の工程で行った場合には、図３
（ｂ）のようにシード成膜チャンバ内におけるシード膜
の成膜前保持時間を１２０秒まで増やしても、シード膜
の凝集を抑制することは困難である。一方、第２の工程
であるバリアメタル成膜後に同一チャンバにて５０秒以
上保持し冷却を行った場合には、図３（ａ）のようにシ
ード膜の凝集を抑制することが可能であった。因みに、
第２の工程により形成したシード膜は、図６（ａ）の写
真に示すとおり、シード膜１０８に凝集がなく良好であ
り、この後のメッキ法による金属１０９の埋込でも、図
６（ｂ）の写真に示すように良好な埋込性が得られてい
る。なお、図１０（ａ），（ｂ）は図６（ａ），（ｂ）
の写真の模式図である。
バリアメタル膜の成膜で昇温したウエハ温度をシード膜
の成膜までに冷却する際に、第１及び第２の手法で冷却
（クーリング）を行った上でシード膜を成膜したものに
ついて比較を行った。第１の手法は、バリアメタル膜を
成膜したウェハをシード成膜チャンバに搬送後、シード
膜の成膜前に冷却時間を設けて冷却する工程である。第
２の手法は、バリアメタル成膜後に同一のチャンバ内で
冷却時間を設けて冷却し、その後ウェハをシード成膜チ
ャンバに搬送し成膜する工程である。これらを実施した
ときの、シード膜の凝集状態を調べた結果は図３に示し
た通りである。第１の工程で行った場合には、図３
（ｂ）のようにシード成膜チャンバ内におけるシード膜
の成膜前保持時間を１２０秒まで増やしても、シード膜
の凝集を抑制することは困難である。一方、第２の工程
であるバリアメタル成膜後に同一チャンバにて５０秒以
上保持し冷却を行った場合には、図３（ａ）のようにシ
ード膜の凝集を抑制することが可能であった。因みに、
第２の工程により形成したシード膜は、図６（ａ）の写
真に示すとおり、シード膜１０８に凝集がなく良好であ
り、この後のメッキ法による金属１０９の埋込でも、図
６（ｂ）の写真に示すように良好な埋込性が得られてい
る。なお、図１０（ａ），（ｂ）は図６（ａ），（ｂ）
の写真の模式図である。
【００２０】ここで、前記実施形態では、バリアメタル
膜を成膜した後に、ウェハをバリアメタル成膜チャンバ
内にて５０秒以上保持しているが、必ずしも同一チャン
バである必要はなく、バリアメタル膜を成膜した後に真
空状態を破らず、かつバリアメタル成膜チャンバとほぼ
同じ環境条件に保持されている別のチャンバ内において
待機することも可能である。この第２の実施形態では、
図４に示したバリアメタル／シード成膜装置を利用した
ときには、第１プロセスチャンバＰＣ１をスパッタ前処
理チャンバ、第２プロセスチャンバＰＣ２をバリアメタ
ル成膜チャンバ、第３プロセスチャンバＰＣ３を待機チ
ャンバ、第４プロセスチャンバＰＣ４をシード成膜チャ
ンバとする。
膜を成膜した後に、ウェハをバリアメタル成膜チャンバ
内にて５０秒以上保持しているが、必ずしも同一チャン
バである必要はなく、バリアメタル膜を成膜した後に真
空状態を破らず、かつバリアメタル成膜チャンバとほぼ
同じ環境条件に保持されている別のチャンバ内において
待機することも可能である。この第２の実施形態では、
図４に示したバリアメタル／シード成膜装置を利用した
ときには、第１プロセスチャンバＰＣ１をスパッタ前処
理チャンバ、第２プロセスチャンバＰＣ２をバリアメタ
ル成膜チャンバ、第３プロセスチャンバＰＣ３を待機チ
ャンバ、第４プロセスチャンバＰＣ４をシード成膜チャ
ンバとする。
【００２１】図７は第２の実施形態において図１に示し
たデュアルダマシンを製造する際のフローチャートであ
り、第１の実施形態と同様にトレンチ１０５及びビア１
０６を形成した後（Ｓ２０１）、第１プロセスチャンバ
ＰＣ１においてスパッタ前処理を行ない（Ｓ２０２）、
第２プロセスチャンバＰＣ２においてバリアメタル膜１
０７を成膜する（Ｓ２０３）までの工程は第１の実施形
態と同じである。そして、バリアメタル膜１０７を成膜
した後は、真空状態を保持しながら環境条件がほぼ同じ
第３プロセスチャンバＰＣ３に移動し、ここで５０秒以
上保持する（Ｓ２０４）。その後、第４プロセスチャン
バＰＣ４に搬送し、ここでクーリング及び成膜を行って
シード膜１０８を成膜する（Ｓ２０５）。その後、シー
ド膜１０８を電極として利用したメッキ法によりトレン
チ１０５及びビア１０６内に金属１０９を埋め込むまで
形成し（Ｓ２０６）、その後ＣＭＰ法により層間絶縁膜
１０４の表面を研磨して平坦化し、トレンチ１０５及び
ビア１０６内にのみ金属１０９を残し、配線１１０と接
続孔１１１を形成する（Ｓ２０７）ことも第１の実施形
態と同様である。
たデュアルダマシンを製造する際のフローチャートであ
り、第１の実施形態と同様にトレンチ１０５及びビア１
０６を形成した後（Ｓ２０１）、第１プロセスチャンバ
ＰＣ１においてスパッタ前処理を行ない（Ｓ２０２）、
第２プロセスチャンバＰＣ２においてバリアメタル膜１
０７を成膜する（Ｓ２０３）までの工程は第１の実施形
態と同じである。そして、バリアメタル膜１０７を成膜
した後は、真空状態を保持しながら環境条件がほぼ同じ
第３プロセスチャンバＰＣ３に移動し、ここで５０秒以
上保持する（Ｓ２０４）。その後、第４プロセスチャン
バＰＣ４に搬送し、ここでクーリング及び成膜を行って
シード膜１０８を成膜する（Ｓ２０５）。その後、シー
ド膜１０８を電極として利用したメッキ法によりトレン
チ１０５及びビア１０６内に金属１０９を埋め込むまで
形成し（Ｓ２０６）、その後ＣＭＰ法により層間絶縁膜
１０４の表面を研磨して平坦化し、トレンチ１０５及び
ビア１０６内にのみ金属１０９を残し、配線１１０と接
続孔１１１を形成する（Ｓ２０７）ことも第１の実施形
態と同様である。
【００２２】この実施形態のように、バリアメタル膜の
成膜後の冷却を別チャンバで行っても、前記実施形態と
同様な効果が得られ、図６（ａ）に示したような凝集が
抑制されたシード膜１０８を得ることができる。また、
この実施形態の場合には、バリアメタル成膜チャンバ内
にウェハが滞留している時間が短縮されてバリアメタル
成膜チャンバでの実質的な処理時間が短くなる。したが
って、この実施形態を前述のデュアルモードに適用する
ことにより、バリアメタル成膜チャンバでの処理効率が
向上でき、全体としてのスループットが向上し、生産性
の改善ができる。
成膜後の冷却を別チャンバで行っても、前記実施形態と
同様な効果が得られ、図６（ａ）に示したような凝集が
抑制されたシード膜１０８を得ることができる。また、
この実施形態の場合には、バリアメタル成膜チャンバ内
にウェハが滞留している時間が短縮されてバリアメタル
成膜チャンバでの実質的な処理時間が短くなる。したが
って、この実施形態を前述のデュアルモードに適用する
ことにより、バリアメタル成膜チャンバでの処理効率が
向上でき、全体としてのスループットが向上し、生産性
の改善ができる。
【００２３】
【実施例】本発明にかかる前記第１の実施形態に対応す
る実施例を説明する。図１を再度参照すると、半導体素
子を形成した半導体基板（ウェハ）上に第１配線１０３
を形成する。この第１配線はバリアメタル膜１０２に囲
まれたＣｕにより形成される。ここでバリアメタル膜１
０２はＴｉＮ，Ｔａ，ＴａＮ，ＷＮなどの単層若しくは
それらの積層膜でもよい。その後、層間絶縁膜１０４を
形成する。この層間絶縁膜１０４は例えばＣＶＤ法によ
るＳｉＯ2 ，ＳｉＯＮ，ＳｉＮ等の単膜若しくはそれら
の積層膜でもよい。また、無機、有機の塗布系の絶縁膜
でもよい。ここではＣＶＤ法により形成したＳｉＯ2 膜
を用いる。続いて、リソグラフィ及びドライエッチによ
り、所望の配線パターンをしたトレンチ１０５と第１配
線１０３につながるビア１０６を形成する。
る実施例を説明する。図１を再度参照すると、半導体素
子を形成した半導体基板（ウェハ）上に第１配線１０３
を形成する。この第１配線はバリアメタル膜１０２に囲
まれたＣｕにより形成される。ここでバリアメタル膜１
０２はＴｉＮ，Ｔａ，ＴａＮ，ＷＮなどの単層若しくは
それらの積層膜でもよい。その後、層間絶縁膜１０４を
形成する。この層間絶縁膜１０４は例えばＣＶＤ法によ
るＳｉＯ2 ，ＳｉＯＮ，ＳｉＮ等の単膜若しくはそれら
の積層膜でもよい。また、無機、有機の塗布系の絶縁膜
でもよい。ここではＣＶＤ法により形成したＳｉＯ2 膜
を用いる。続いて、リソグラフィ及びドライエッチによ
り、所望の配線パターンをしたトレンチ１０５と第１配
線１０３につながるビア１０６を形成する。
【００２４】続いて、図４に示したバリアメタル／シー
ド成膜装置１０にて、スパッタ前処理、バリアメタル成
膜、シード成膜を順次実施する。スパッタ前処理は、例
えば、スパッタ前処理チャンパＰＣ１の真空中にＡｒプ
ラズマを形成し、Ａｒイオンにて酸化膜換算１０ｎｍ分
のエッチングを行う。ここで、水素プラズマの還元作用
を用いた前処理を実施しても、スパッタ前処理を実施し
てもしなくてもよい。
ド成膜装置１０にて、スパッタ前処理、バリアメタル成
膜、シード成膜を順次実施する。スパッタ前処理は、例
えば、スパッタ前処理チャンパＰＣ１の真空中にＡｒプ
ラズマを形成し、Ａｒイオンにて酸化膜換算１０ｎｍ分
のエッチングを行う。ここで、水素プラズマの還元作用
を用いた前処理を実施しても、スパッタ前処理を実施し
てもしなくてもよい。
【００２５】次に真空を破らず搬送チャンバ１０を介し
て、ウェハをバリアメタル成膜チャンバＰＣ２に搬送す
る。バリアメタル膜１０７の成膜は、例えばスパッタ法
にて実施するが、ＣＶＤ法，ＡＬＤ（Atomic Layer Dep
osition）法でも構わない。膜種はＴｉＮ，Ｔａ，Ｔａ
Ｎ，ＷＮなどの単層若しくはそれらの積層膜でもよい。
ここでは、スパッタ法にてＴａ／ＴａＮ積層膜を２０ｎ
ｍ／２０ｎｍの厚さで成膜した場合を用いる。このバリ
アメタル成膜技術の詳細を説明する。バリアメタル膜と
してのＴａ／ＴａＮ積層膜はＴａターゲットを具備する
バリアメタル成膜チャンバＰＣ２内にてプロセスガスＡ
ｒ／Ｎ２ 圧力４Ｐａ，ＤＣパワー１ＫＷの条件で成膜
される（成膜レートは約７００Ａ／ｍｉｎであり成膜時
間は３０秒。また成膜前のプロセスガス導入に必要な時
間１５秒、成膜後の排気５秒）。ウェハはホルダ上に置
かれており、ホルダに内蔵されているヒータは１００℃
に設定する。ＴａＮとＴａを連続成膜するために成膜途
中でＮ２ を遮断し、Ａｒのみでのスパッタを行う。バ
リアメタル成膜終了後、プロセスガスを止め、１０ -6Ｐ
ａ以下まで真空引きを行う。引き続き、成膜終了後から
５０秒以上、ウェハを同チャンバＰＣ２内に保持する。
ここで、ホルダの設定温度は室温でもよく、また零下に
冷却しても構わない。温度が低い方がより好ましい。
て、ウェハをバリアメタル成膜チャンバＰＣ２に搬送す
る。バリアメタル膜１０７の成膜は、例えばスパッタ法
にて実施するが、ＣＶＤ法，ＡＬＤ（Atomic Layer Dep
osition）法でも構わない。膜種はＴｉＮ，Ｔａ，Ｔａ
Ｎ，ＷＮなどの単層若しくはそれらの積層膜でもよい。
ここでは、スパッタ法にてＴａ／ＴａＮ積層膜を２０ｎ
ｍ／２０ｎｍの厚さで成膜した場合を用いる。このバリ
アメタル成膜技術の詳細を説明する。バリアメタル膜と
してのＴａ／ＴａＮ積層膜はＴａターゲットを具備する
バリアメタル成膜チャンバＰＣ２内にてプロセスガスＡ
ｒ／Ｎ２ 圧力４Ｐａ，ＤＣパワー１ＫＷの条件で成膜
される（成膜レートは約７００Ａ／ｍｉｎであり成膜時
間は３０秒。また成膜前のプロセスガス導入に必要な時
間１５秒、成膜後の排気５秒）。ウェハはホルダ上に置
かれており、ホルダに内蔵されているヒータは１００℃
に設定する。ＴａＮとＴａを連続成膜するために成膜途
中でＮ２ を遮断し、Ａｒのみでのスパッタを行う。バ
リアメタル成膜終了後、プロセスガスを止め、１０ -6Ｐ
ａ以下まで真空引きを行う。引き続き、成膜終了後から
５０秒以上、ウェハを同チャンバＰＣ２内に保持する。
ここで、ホルダの設定温度は室温でもよく、また零下に
冷却しても構わない。温度が低い方がより好ましい。
【００２６】その後、真空を破らずに搬送チャンバＴＣ
を介して、シード成膜チャンバＰＣ３に搬送する。ここ
ではシード膜１０８はＣｕ膜であり、そのＣｕ成膜はＣ
ＶＤ法を用いてもよいが、ここではスパッタ法を用いて
説明する。Ｃｕターゲットを具備するチャンバＰＣ３内
にて、プロセスガスＡｒ圧力８Ｐａ，ＤＣパワー１ＫＷ
の条件でＣｕ膜を１５０ｎｍの厚さ（成膜レートは１５
００Ａ／ｍｉｎであり成膜時間は６０秒）成膜するが、
成膜前にホルダ上で基板を保持し冷却（クーリング）す
る。冷却に関する詳細を説明する。チラー（chiller ）
にて−４０℃に冷却された冷媒を用いて、ホルダを−４
０℃に冷却する。ホルダはＥＳＣ（Electro Static Chu
ck：静電吸着）を具備するホルダを用いるが、ウエハ押
さえ（クランプ）タイプでもよい。ホルダに吸着したウ
ェハの裏面にＡｒガスを吹きつけウェハを冷却する。こ
こで吹きつけるＡｒガスは、−４０℃に冷却されたホル
ダ内で冷却されている。冷却は６０秒実施する。ここで
は、ウエハ裏面から冷却されたＡｒを吹きつけることで
ウエハを冷却する方法を用いたが、ホルダからの直接の
熱伝導にてウエハを冷却できればＡｒを用いなくても良
く、またウエハを冷却するその他の方法を用いても良
い。
を介して、シード成膜チャンバＰＣ３に搬送する。ここ
ではシード膜１０８はＣｕ膜であり、そのＣｕ成膜はＣ
ＶＤ法を用いてもよいが、ここではスパッタ法を用いて
説明する。Ｃｕターゲットを具備するチャンバＰＣ３内
にて、プロセスガスＡｒ圧力８Ｐａ，ＤＣパワー１ＫＷ
の条件でＣｕ膜を１５０ｎｍの厚さ（成膜レートは１５
００Ａ／ｍｉｎであり成膜時間は６０秒）成膜するが、
成膜前にホルダ上で基板を保持し冷却（クーリング）す
る。冷却に関する詳細を説明する。チラー（chiller ）
にて−４０℃に冷却された冷媒を用いて、ホルダを−４
０℃に冷却する。ホルダはＥＳＣ（Electro Static Chu
ck：静電吸着）を具備するホルダを用いるが、ウエハ押
さえ（クランプ）タイプでもよい。ホルダに吸着したウ
ェハの裏面にＡｒガスを吹きつけウェハを冷却する。こ
こで吹きつけるＡｒガスは、−４０℃に冷却されたホル
ダ内で冷却されている。冷却は６０秒実施する。ここで
は、ウエハ裏面から冷却されたＡｒを吹きつけることで
ウエハを冷却する方法を用いたが、ホルダからの直接の
熱伝導にてウエハを冷却できればＡｒを用いなくても良
く、またウエハを冷却するその他の方法を用いても良
い。
【００２７】以上のようにバリアメタル／シードＣｕ膜
を成膜した後、別装置にてＣｕメッキし、トレンチ１０
５及びビアホール１０６を埋め込む。その後、Ｎ2 雰囲
気中で４００℃，１０分のアニールを施し、ＣＭＰにて
研磨すると第２メタル配線１１０及びビア１１１が形成
出来る。これらを繰り返すことで、多層配線構造が得ら
れる。
を成膜した後、別装置にてＣｕメッキし、トレンチ１０
５及びビアホール１０６を埋め込む。その後、Ｎ2 雰囲
気中で４００℃，１０分のアニールを施し、ＣＭＰにて
研磨すると第２メタル配線１１０及びビア１１１が形成
出来る。これらを繰り返すことで、多層配線構造が得ら
れる。
【００２８】本発明にかかる前記第２の実施形態に対応
する他の実施例を説明する。製造するデュアルダマシン
の構造については、前記実施例と同じであるので重複す
る説明は省略する。製造工程については、バリアメタル
／シード成膜装置１０にて、スパッタ前処理、バリアメ
タル成膜、シードＣｕ成膜を順次実施する。スパッタ前
処理は前記実施例と同じであり、スパッタ前処理チャン
バＰＣ１にて実施する。
する他の実施例を説明する。製造するデュアルダマシン
の構造については、前記実施例と同じであるので重複す
る説明は省略する。製造工程については、バリアメタル
／シード成膜装置１０にて、スパッタ前処理、バリアメ
タル成膜、シードＣｕ成膜を順次実施する。スパッタ前
処理は前記実施例と同じであり、スパッタ前処理チャン
バＰＣ１にて実施する。
【００２９】次に真空を破らず搬送チャンバＴＣを介し
て、ウェハをバリアメタル成膜チャンバとしての第２プ
ロセスチャンバＰＣ２に搬送する。バリアメタル成膜に
ついても前記実施例と同じである。そして、バリアメタ
ル成膜終了後、搬送チャンバＴＣを介して、待機プロセ
スチャンバとしての第３プロセスチャンバＰＣ３に搬送
し、このプロセスチャンバＰＣ３にて５０秒以上ウェハ
を保持する。ここで、ホルダの設定温度は室温でもよ
く、また零下に冷却しても構わない。温度が低い方がよ
り好ましい。保持中のチャンバＰＣ３内の圧力はバリア
メタル成膜チャンバＰＣ２と同じ、あるいはこれに近い
圧力であることが好ましい。
て、ウェハをバリアメタル成膜チャンバとしての第２プ
ロセスチャンバＰＣ２に搬送する。バリアメタル成膜に
ついても前記実施例と同じである。そして、バリアメタ
ル成膜終了後、搬送チャンバＴＣを介して、待機プロセ
スチャンバとしての第３プロセスチャンバＰＣ３に搬送
し、このプロセスチャンバＰＣ３にて５０秒以上ウェハ
を保持する。ここで、ホルダの設定温度は室温でもよ
く、また零下に冷却しても構わない。温度が低い方がよ
り好ましい。保持中のチャンバＰＣ３内の圧力はバリア
メタル成膜チャンバＰＣ２と同じ、あるいはこれに近い
圧力であることが好ましい。
【００３０】その後、真空を破らずに搬送チャンバＴＣ
を介して、ウェハをシード成膜チャンバＰＣ４に搬送
し、シード膜１０８としてのＣｕ膜を成膜する。このＣ
ｕ膜の成膜についても前記実施例と同じである。以上の
ようにバリアメタル／シードＣｕ膜を成膜した後、別装
置にてＣｕメッキしトレンチ１０５及びビアホール１０
６を埋め込む。その後、Ｎ2 雰囲気中で４００℃，１０
分のアニールを施し、ＣＭＰにて研磨すると第２メタル
配線１１０とビア１１１が形成出来る。これらを繰り返
すことで、多層配線構造が得られる。
を介して、ウェハをシード成膜チャンバＰＣ４に搬送
し、シード膜１０８としてのＣｕ膜を成膜する。このＣ
ｕ膜の成膜についても前記実施例と同じである。以上の
ようにバリアメタル／シードＣｕ膜を成膜した後、別装
置にてＣｕメッキしトレンチ１０５及びビアホール１０
６を埋め込む。その後、Ｎ2 雰囲気中で４００℃，１０
分のアニールを施し、ＣＭＰにて研磨すると第２メタル
配線１１０とビア１１１が形成出来る。これらを繰り返
すことで、多層配線構造が得られる。
【００３１】このように、バリアメタル成膜後のウェハ
の保持をバリアメタル成膜チャンバやシード成膜チャン
バとは別のチャンバにて実施することで、前記実施例と
同様な効果が得られるだけでなく、さらに生産性（スル
ープット）が向上するというメリットがある。
の保持をバリアメタル成膜チャンバやシード成膜チャン
バとは別のチャンバにて実施することで、前記実施例と
同様な効果が得られるだけでなく、さらに生産性（スル
ープット）が向上するというメリットがある。
【００３２】
【発明の効果】以上説明したように本発明は、バリアメ
タル成膜後に真空を破らずシード成膜チャンバとは異な
るチャンバ内で５０秒以上保持してからシード成膜チャ
ンバに搬送してシード膜を成膜することで、シード膜の
凝集が無い良好なシード膜を形成できる。これにより、
後工程の金属メッキにてボイドフリーの良好な埋設が可
能となり、微細でかつ良好な電気特性の配線構造が製造
でき、製造歩留まりを向上する。また、ウェハをバリア
メタル成膜チャンバとは異なるチャンバ内で保持するこ
とにより、製造効率を向上することも可能になる。
タル成膜後に真空を破らずシード成膜チャンバとは異な
るチャンバ内で５０秒以上保持してからシード成膜チャ
ンバに搬送してシード膜を成膜することで、シード膜の
凝集が無い良好なシード膜を形成できる。これにより、
後工程の金属メッキにてボイドフリーの良好な埋設が可
能となり、微細でかつ良好な電気特性の配線構造が製造
でき、製造歩留まりを向上する。また、ウェハをバリア
メタル成膜チャンバとは異なるチャンバ内で保持するこ
とにより、製造効率を向上することも可能になる。
【図１】デュアルダマシン法の製造方法を示す工程断面
図である。
図である。
【図２】バリアメタル膜及びシード膜を成膜するシング
ルモードとデュアルモードの各タイミングを示す図であ
る。
ルモードとデュアルモードの各タイミングを示す図であ
る。
【図３】ウェハの保持時間とシード膜の凝集との関係を
示す特性図である。
示す特性図である。
【図４】バイアメタル／シード成膜装置の概略構成図で
ある。
ある。
【図５】第１の実施形態の製造工程を示すフローチャー
トである。
トである。
【図６】本発明により製造されたビア内のバイアメタル
膜及びシード膜と埋め込み金属の断面状態を示す写真と
その模式図である。
膜及びシード膜と埋め込み金属の断面状態を示す写真と
その模式図である。
【図７】第２の実施形態の製造工程を示すフローチャー
トである。
トである。
【図８】従来におけるシード膜の凝集を示す断面状態の
写真とその模式図である。
写真とその模式図である。
【図９】従来方法におけるシードＣｕ膜の凝集及びメッ
キＣｕの断面状態の写真とその模
キＣｕの断面状態の写真とその模
【図１０】図６の写真の模式図である。
【図１１】図８の写真の模式図である。
【図１２】図９の写真の模式図である。
１０ バリアメタル／シード成膜装置 １０１ 基板 １０２ バリアメタル膜 １０３ 第１配線 １０４ 層間絶縁膜 １０５ トレンチ １０６ ビア １０７ バリアメタル膜 １０８ シード膜 １０９ メッキ金属 １１０ 第２配線 １１１ ビア ＰＣ１〜ＰＣ４ プロセスチャンバ ＴＣ 搬送チャンバ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K044 AA13 AB10 BA06 BB01 BC14 CA13 CA14 CA62 4M104 BB04 BB17 BB30 BB32 BB33 CC01 DD08 DD16 DD17 DD18 DD20 DD22 DD23 DD36 DD37 DD43 DD52 DD75 DD77 DD78 FF17 FF18 FF22 HH12 HH14 HH20 5F033 HH11 HH21 HH32 HH33 HH34 JJ01 JJ11 JJ21 JJ32 JJ33 JJ34 KK11 KK21 KK32 KK33 KK34 MM01 MM02 MM12 MM13 NN06 PP06 PP15 PP20 PP27 PP33 QQ09 QQ11 QQ14 QQ48 QQ73 QQ88 QQ94 QQ98 RR04 RR06 RR08 RR09 RR21 RR25 SS11 SS21 TT02 TT03 TT04 XX00 XX01 XX03 XX04 XX33 XX34
Claims (8)
- 【請求項１】 ウェハの表面に凹部を形成する工程と、
前記凹部を含む全面にバリアメタル膜を成膜する工程
と、前記バリアメタル膜上にシード膜を成膜する工程
と、前記シード膜を利用したメッキ法により前記凹部を
埋める金属を形成する工程とを含む半導体装置の製造方
法において、前記バリアメタル膜を成膜する工程後に前
記シード膜を成膜するチャンバとは異なる真空状態のチ
ャンバ内においてウェハを５０秒以上保持する工程を含
むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記異なるチャンバは前記バリアメタル
膜を成膜するチャンバであることを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項３】 前記異なるチャンバは前記バリアメタル
膜を成膜するチャンバとは別のチャンバであることを特
徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記シード膜はＣｕまたはＣｕ合金等の
Ｃｕ系の金属である請求項１ないし３のいずれかに記載
の半導体装置の製造方法。 - 【請求項５】 前記シード膜の成膜はＣＶＤ法あるいは
スパッタ法を用いることを特徴とする請求項４に記載の
半導体装置の製造方法。 - 【請求項６】 前記シード膜の成膜に際してはウェハを
−４０度程度に冷却する工程を含むことを特徴とする請
求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記凹部はウェハに設けられた下層配線
上の層間絶縁膜に開口された配線用のトレンチと、前記
トレンチ内において前記下層配線に接続するためのビア
であることを特徴とする請求項１ないし６のいずれかに
記載の半導体装置の製造方法。 - 【請求項８】 前記金属を形成した後に、前記層間絶縁
膜の表面を化学機械研磨法により平坦化する工程を含む
ことを特徴とする請求項７に記載の半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001148585A JP4169950B2 (ja) | 2001-05-18 | 2001-05-18 | 半導体装置の製造方法 |
| US10/146,049 US6689683B2 (en) | 2001-05-18 | 2002-05-16 | Method of manufacturing a semiconductor device |
| TW091110326A TW546772B (en) | 2001-05-18 | 2002-05-16 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001148585A JP4169950B2 (ja) | 2001-05-18 | 2001-05-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002343796A true JP2002343796A (ja) | 2002-11-29 |
| JP4169950B2 JP4169950B2 (ja) | 2008-10-22 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001148585A Expired - Fee Related JP4169950B2 (ja) | 2001-05-18 | 2001-05-18 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6689683B2 (ja) |
| JP (1) | JP4169950B2 (ja) |
| TW (1) | TW546772B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004311545A (ja) * | 2003-04-03 | 2004-11-04 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法及び高融点金属膜の堆積装置 |
| JP2006073799A (ja) * | 2004-09-02 | 2006-03-16 | Rohm Co Ltd | 半導体装置の製造方法 |
| JP2010503204A (ja) * | 2006-08-30 | 2010-01-28 | ラム リサーチ コーポレーション | 銅配線のバリア界面調整のための方法および装置 |
| US8212338B2 (en) | 2004-09-02 | 2012-07-03 | Ulvac | Manufacturing method of semiconductor device and semiconductor device produced therewith |
| KR101487564B1 (ko) * | 2006-08-30 | 2015-01-29 | 램 리써치 코포레이션 | 구리 상호접속부의 배리어 계면 제작 방법 및 장치 |
| JP2018006452A (ja) * | 2016-06-29 | 2018-01-11 | 東京エレクトロン株式会社 | 銅膜を形成する方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4458740B2 (ja) * | 2002-09-13 | 2010-04-28 | 株式会社アルバック | バイアススパッタ成膜方法及びバイアススパッタ成膜装置 |
| KR101373338B1 (ko) * | 2003-09-23 | 2014-03-12 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| US7105445B2 (en) * | 2005-01-14 | 2006-09-12 | International Business Machines Corporation | Interconnect structures with encasing cap and methods of making thereof |
| US7670946B2 (en) * | 2006-05-15 | 2010-03-02 | Chartered Semiconductor Manufacturing, Ltd. | Methods to eliminate contact plug sidewall slit |
| US7927990B2 (en) * | 2007-06-29 | 2011-04-19 | Sandisk Corporation | Forming complimentary metal features using conformal insulator layer |
| US8487386B2 (en) * | 2009-06-18 | 2013-07-16 | Imec | Method for forming MEMS devices having low contact resistance and devices obtained thereof |
| US10522468B2 (en) * | 2017-07-31 | 2019-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method |
| US20220319991A1 (en) * | 2021-03-31 | 2022-10-06 | Nanya Technology Corporation | Semiconductor device with dual barrier layers and method for fabricating the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3217319B2 (ja) | 1998-12-11 | 2001-10-09 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US6232230B1 (en) * | 1999-01-05 | 2001-05-15 | Advanced Micro Devices, Inc. | Semiconductor interconnect interface processing by high temperature deposition |
| US6627542B1 (en) * | 1999-07-12 | 2003-09-30 | Applied Materials, Inc. | Continuous, non-agglomerated adhesion of a seed layer to a barrier layer |
-
2001
- 2001-05-18 JP JP2001148585A patent/JP4169950B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-16 US US10/146,049 patent/US6689683B2/en not_active Expired - Lifetime
- 2002-05-16 TW TW091110326A patent/TW546772B/zh not_active IP Right Cessation
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| US8916232B2 (en) | 2006-08-30 | 2014-12-23 | Lam Research Corporation | Method for barrier interface preparation of copper interconnect |
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| JP2018006452A (ja) * | 2016-06-29 | 2018-01-11 | 東京エレクトロン株式会社 | 銅膜を形成する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6689683B2 (en) | 2004-02-10 |
| TW546772B (en) | 2003-08-11 |
| US20020173144A1 (en) | 2002-11-21 |
| JP4169950B2 (ja) | 2008-10-22 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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