JP3727277B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3727277B2 JP3727277B2 JP2002049567A JP2002049567A JP3727277B2 JP 3727277 B2 JP3727277 B2 JP 3727277B2 JP 2002049567 A JP2002049567 A JP 2002049567A JP 2002049567 A JP2002049567 A JP 2002049567A JP 3727277 B2 JP3727277 B2 JP 3727277B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- seed
- metal film
- wafer
- seed metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
- H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に基板に開口した凹部内にＣｕ系金属を成膜する方法に関するものである。
【０００２】
【従来の技術】
従来の半導体集積回路で用いられているメタル配線の材料としては、比抵抗が低いことやパターニングが容易であることなどから、アルミニウムまたはアルミニウム合金からなるアルミニウム系金属が用いられてきた。ところが、近年におけるＬＳＩ等の半導体集積回路の高集積化、縮小化、高速化、さらには高信頼性の要求が強くなってきたことに伴い、アルミニウム系金属よりも低い抵抗率及び高いエレクトロマイグレーション（ＥＭ）耐性を有するＣｕ又はＣｕ合金からなるＣｕ系金属が用いられるようになった。
【０００３】
このＣｕ系金属を用いて配線を形成する場合、Ｃｕ系金属はドライエッチングを行うことが困難であるため所望の配線を形成することは難しい。そのため、例えば特公平５−４６９８３号公報に示されているように、層間絶縁膜に配線パターンの溝（凹部）を形成し、全面にＣｕ膜を堆積して溝を埋め込んだ後、このＣｕ膜に対してＣＭＰ（Chemical Mechanical Polishing ；化学機械研磨）を行って層間絶縁膜の上に形成されたＣｕ膜を除去することにより、Ｃｕ膜を溝内に残して埋込配線を形成するダマシン法が提案されている。ダマシン法には、埋込配線のみを形成するシングルダマシン法と、配線溝とビアホールにＣｕ膜を充填して、埋込配線とビアプラグを同時に形成するデュアルダマシン法があり、特にデュアルダマシン法は、工程数の削減が可能であり、コストを低減できる。
【０００４】
このようなダマシン法において、配線溝、若しくは配線溝とビアホールにＣｕ膜を充填する方法としては、高温リフロー法、スパッタ法及び電解メッキ法が知られているが、アスペクト比が高い凹部への充填には電解メッキ法が優れている。
【０００５】
この電解メッキ法によって、配線溝やビアホール等の凹部にＣｕ等の金属膜を充填する場合、凹部の側面及び底面にメッキ工程において陰極となるＣｕのシード膜をあらかじめ形成する。その後、このシード膜を陰極としてメッキを行うことにより、凹部にＣｕを充填することができる。
【０００６】
しかしながら、半導体集積回路の微細化に伴って、配線幅の微細化が求められるようになり、配線部及びビアホール部のアスペクト比がいっそう高くなってきたことにより、電解メッキ法を用いても、Ｃｕの埋込不良が生じることが多くなってきた。例えばビアホール部に着目すると、アスペクト比が４を越えるビアホールに対するＣｕ膜の充填が必要となってきているが、このような高アスペクト比の凹部の底面及び側面にスパッタリング法によりシード膜を形成しようとすると、十分なカバレッジが得られない場合がある。特にビアホール底部付近の側面では、Ｃｕがアイランド（島）状に付着して、シード膜が連続膜でなくなってしまう。この領域では、メッキを行ってもＣｕ膜がほとんど成長しないか不十分に成長する。これは、Ｃｕの電解メッキ浴（ＣｕＳＯ４・５Ｈ２Ｏ＋Ｈ２ＳＯ４）は強酸性であるから、メッキによってＣｕ膜が成長する速度よりも、アイランド状のシード膜が電解メッキ浴によって溶けてなくなる速度の方が速いためである。したがって、凹部の上側部分、すなわちシード膜が連続的に形成されている部分においてはメッキによってＣｕ膜が成長していく一方、凹部の下側部分、すなわちシード膜がアイランド状に形成されている部分においてはＣｕ膜がほとんど成長しないか又は不十分に成長するため、凹部は完全にＣｕを埋め込むことが出来ずボイドが形成されてしまう。
【０００７】
このようなシード膜不足を補うため、シード膜の膜厚を厚く形成することが考えられるが、この場合には、凹部の開口部においてシード膜が大きくオーバーハングしてしまい、凹部の埋込が完了する前に開口部が閉じてしまう（ピンチオフ）ことで大きなボイドが形成されてしまう。よって、シード膜の厚さはあまり厚くすることが出来ない。
【０００８】
この問題を解決する１つの方法として特開２０００−１８３１６０号公報に示されているような、無電解メッキによるシード膜の補強を行い、その後電解メッキを行いＣｕを充填することが提案されている。しかし、この方法ではメッキ装置に新たなメッキ浴を装着する必要があり、装置も非常に複雑になる。また、一般的に無電解メッキ法は安定性，再現性が乏しく、量産性が悪い。
【０００９】
また、シード膜のカバレッジを改善する別の方法として、基板とターゲット間の距離を通常より長くしたロングスロースパッタ法や、Ｃｕをイオン化し基板バイアスを印可することで積極的にＣｕイオンを凹部内部に引き込むイオン化スパッタ法などが用いられている。しかし、これらの方法を用いた場合でも、相対的にシードＣｕ層の厚さが薄い凹部の側壁では、スパッタ時のスパッタ原子やイオン等の衝突（Bombardment）により基板温度が上昇し、Ｃｕ膜が凝集してしまうという問題が発生する。
【００１０】
バリアメタル上に成膜するシードＣｕ膜は、Ｃｕ膜自身のエネルギーを最小にしようとするため、温度などＣｕ原子の表面マイグレーションを起こすのに十分なエネルギーが加えられれば凝集が起こる。ここで、Ｃｕ成膜ホルダー温度を８０℃に設定してＣｕ成膜を実施したときのシードＣｕ膜の凝集の様子を図５（ａ）に示す。成膜時の温度が高いとＣｕがアイランド状に凝集してしまう。このように凝集したシードＣｕ膜を用いてＣｕメッキを行った場合、図５（ｂ）に示すように埋設不良が発生してしまう。これは、メッキを実施するとき、基板上のシードＣｕ膜がメッキ時の陰極となるが、シードＣｕ膜に被覆されていない部分ではＣｕの析出が起こらず、又は不十分に析出するためである。従って、これを防止するため、シードＣｕ成膜時のホルダー温度を例えば−４０℃として基板を冷却することにより、シードＣｕ膜の凝集を抑制するようにしている。
【００１１】
【発明が解決しようとする課題】
しかしながら、基板を冷却しながらシード膜の成膜を行った場合でも、Ｃｕの凝集が発生する場合があることが判明した。すなわち、シードＣｕ膜成膜後、常温の真空中に長期間保管すると、シードＣｕ膜が表面マイグレーションにより凝集してしまうことがわかった。半導体装置の製造においては、一般に、複数枚のウエハを１ロットとして処理が行なわれるため、１ロット分まとめてシード膜成膜装置内に搬入され、１ロット内のウエハ全てに対するシード膜の形成が終了した後、真空雰囲気とされたシード膜成膜装置から大気中へ１ロット分まとめて搬出され、次のメッキ処理が行なわれる処理装置に搬送されることになる。そのため、１ロットの中で先にシード膜が成膜されたウエハは、同じロットの残りのウエハに対するシード膜成膜が完了するまで、真空雰囲気中で保管されることになる。この間、冷却は行なわれないため、保管期間が長くなるとシード膜が凝集してしまう。これを防止するためには、シード膜成膜後も冷却し続けることが考えられるが、そのためには、新たに冷却設備を設ける等の必要が生じ、コストの増加につながるため好ましくない。
【００１２】
このシード膜成膜後の凝集は、特に、高アスペクト比のビアホール側壁など、シードＣｕ膜厚が薄くなる箇所で顕著であり、このように凝集したシード膜を用いてメッキを行なった場合、上述の図５と同様の状態となり、埋設不良が発生してしまう。
【００１３】
したがって、本発明は、凹部におけるシード膜の凝集を防止し、メッキ法により充填された金属膜にボイドが形成されないようにすることで、良好な電気特性が得られ歩留まりを向上さえることが可能な半導体装置の製造方法を提供することを目的としている。
【００１４】
本発明の半導体装置の製造方法は、ウエハ上の絶縁膜に凹部を形成する工程と、上記凹部の底面および内側面上にＣｕまたはＣｕ合金からなるシード金属膜を形成する工程と、上記シード金属膜の凝集が起こる前に上記シード金属膜表面を酸化する工程と、上記シード金属膜を電極としてメッキを行なうことにより上記凹部に金属膜を埋め込む工程とを有することを特徴としている。
【００１５】
上記酸化は、上記シード金属膜表面を酸素を含むガスまたは大気に曝すことにより行なうことができる。
【００１６】
また、本発明の半導体装置の製造方法は、真空状態とされた第１、第２および第３のチャンバーと、上記第１、第２および第３のチャンバー間で真空状態を保ったままウエハの搬送を行なう搬送チャンバーとを備えた成膜装置を用いた半導体装置の製造方法であって、上記第１のチャンバーにおいて、ウエハ上の絶縁膜に設けられた凹部の底面および内側面上にＣｕまたはＣｕ合金からなるシード金属膜を形成する工程と、上記ウエハを上記搬送チャンバーにより上記第２のチャンバーに搬送し、上記第２のチャンバーにおいて上記シード金属膜の凝集が起こる前に上記シード金属膜の表面を酸素を含むガスに曝して上記シード金属膜表面を酸化する工程と、上記シード金属膜表面が酸化されたウエハを上記搬送チャンバーにより上記第３のチャンバーに搬送し、上記第３のチャンバーで上記ウエハを保管する工程と、上記保管後、上記ウエハを上記成膜措置から大気へ搬出する工程と、上記表面が酸化されたシード金属膜を電極としてメッキを行なうことにより上記凹部にＣｕまたはＣｕ合金からなる金属膜を埋め込む工程とを備えることを特徴としている。
【００１７】
また、本発明の半導体装置の製造方法は、真空状態とされたチャンバーと、真空引きおよび大気開放を行なうロードロックと、上記チャンバーおよび上記ロードロック間で真空状態を保ったままウエハの搬送を行なう搬送チャンバーとを備えた成膜装置を用いた半導体装置の製造方法であって、上記チャンバーにおいて、ウエハ上の絶縁膜に設けられた凹部の底面および内側面上にＣｕまたはＣｕ合金からなるシード金属膜を形成する工程と、上記シード金属膜が形成されたウエハを上記搬送チャンバーにより上記ロードロックに搬送し、上記シード金属膜の凝集が起こる前に上記ロードロックを大気開放して上記シード金属膜表面を酸化する工程と、上記表面が酸化されたシード金属膜を電極としてメッキを行なうことにより上記凹部にＣｕまたはＣｕ合金からなる金属膜を埋め込む工程とを備えることを特徴としている。
【００１８】
本発明によれば、上記のように、ＣｕまたはＣｕ合金からなるシード金属膜形成後、該シード金属膜が凝集する前に、その表面を酸化しているため、その後、そのウエハが、例えば常温の真空中に保管されても、シード金属膜の表面マイグレーションが阻害されるため、凝集を防ぐことができる。したがって、そのシード金属膜を用いてメッキを行なうことにより、凹部に良好にＣｕまたはＣｕ合金からなる金属膜を埋め込むことが可能となる。
【００１９】
なお、ＣｕまたはＣｕ合金からなるシード金属膜表面に形成される酸化膜は、メッキを行なう際、メッキ液に溶け、シード金属膜表面が露出することとなるため、メッキが阻害されることはない。
【００２０】
【発明の実施の形態】
本発明の上記および他の目的、特徴および利点を明確にすべく、添付した図面を参照しながら、本発明の実施の形態を以下に詳述する。
【００２１】
図１に、本発明の第１実施例としての工程断面図が示されている。
【００２２】
図１（ａ）に示すように、半導体基板上に形成された層間絶縁膜１０１に下層配線用の溝を形成し、該溝内にバリアメタル膜１０２としてＴａＮ膜を形成し、さらに溝をＣｕ膜で埋め込み下層配線１０３を形成する。続いて、下層配線１０３を覆って層間絶縁膜１０４を成膜後、リソグラフィ及びドライエッチングにより配線溝１０５とビアホール１０６をそれぞれ形成する。
【００２３】
次いで、必要に応じてスパッタ前処理を行なう。スパッタ前処理は、例えば、真空中にＡｒプラズマを形成し、Ａｒイオンにて酸化膜換算１０ｎｍ分のエッチングを行う。水素プラズマの還元作用を用いた前処理でもよい。
【００２４】
次に、図１（ｂ）のように、配線溝１０５及びビアホール１０６の内壁を含む全面に、スパッタ法により、バリアメタル膜１０７としてＴａ／ＴａＮ積層膜を２０ｎｍ／２０ｎｍの厚さで成膜する。具体的には、Ｔａターゲットを具備するチャンバー内のホルダー上にウエハを配置し、プロセスガスＡｒ／Ｎ２圧力４Ｐａ，ＤＣパワー１ＫＷの条件で成膜される。ホルダーに内蔵されているヒーターは１００℃に設定する。成膜途中でＮ２を遮断し、Ａｒのみでのスパッタを行うことにより、ＴａＮ→Ｔａを連続成膜する。ここで、ホルダーの設定温度は室温あるいは零下に冷却してもよく、より低い方が好ましい。なお、バリアメタル膜１０７の成膜は、ＣＶＤ法や、ＡＬＤ（Atomic Layer Deposition）法で行なってもよい。
【００２５】
さらに、図１（ｃ）のように、前記バリアメタル膜１０７上に、スパッタ法により、シードＣｕ膜１０８を成膜する。詳しくは、Ｃｕターゲットを具備するチャンバー内にて、まず、ホルダー上でウエハを保持し冷却した後、プロセスガスＡｒ圧力８Ｐａ，ＤＣパワー１ＫＷの条件で２００ｎｍの厚さのＣｕ膜を（成膜レートは１５０ｎｍ／ｍｉｎであり成膜時間は８０秒）成膜する。ここで、ビアホール１０６のアスペクト比は４．８、ビアホールサイドにおけるカバレッジは６％であり、ホール内壁のシードＣｕ膜の厚さは１２ｎｍとなった。上記冷却は、チラー（chiller）にて−４０℃に冷却された冷媒を用いて行ない、ホルダーを−４０℃にする。ホルダーはＥＳＣ（Electro Static Chuck；静電吸着）を具備するホルダーを用いるが、ウエハ押さえ（クランプ）タイプでもよい。ホルダーに吸着した基板の裏面に−４０℃に冷却されたＡｒガスを吹きつけ基板を冷却する。冷却は６０秒実施する。ここでは、ウエハ裏面から冷却されたＡｒを吹きつけることでウエハを冷却する方法を用いたが、ホルダーからの直接の熱伝導にてウエハを冷却できればＡｒを用いなくても良く、またウエハを冷却するその他の方法を用いても良い。ここでは、スパッタ法によりシード膜を形成したが、ＣＶＤ法を用いても構わない。
【００２６】
その後、本発明に従って、シード膜が形成されたウエハを、酸素を含むガスに曝すことによりシード膜表面を酸化して、図１（ｄ）のように、酸化膜１０９を形成する。この酸化工程は、シード膜が凝集する前に行なわれる。この酸化処理により、Ｃｕ膜の表面マイグレーションが阻害されるため、Ｃｕ膜の凝集を防止することができる。
【００２７】
図２に、シードＣｕ膜成膜後、シード膜を酸素を含むガスに曝すまでの時間（真空チャンバに保管する時間）を変化させたときの、シードＣｕ膜の凝集の様子を観察した結果を示す。本実施例では、上述のとおり、ホール内壁のシードＣｕ膜の厚さは１２ｎｍである。図２に示されるように、シードＣｕ膜が形成されたウエハを真空チャンバに２３分以上保管すると凝集が起こり、時間が長くなるほど凝集がひどくなった。したがって、シード膜の膜厚が１２ｎｍ以下の場合、シード膜成膜終了から２０分以内に酸素を含むガスに曝すことでシード膜の凝集を防止することができる。
【００２８】
次に、図１（ｅ）に示すように、シード膜１０８を陰極としたメッキ法により、配線溝１０５及びビアホール１０６内にＣｕ膜１１０を埋込む。このメッキ処理は、Ｃｕの電解メッキ浴（ＣｕＳＯ４・５Ｈ２Ｏ＋Ｈ２ＳＯ４）にウエハを浸漬し、シード膜１０８をメッキ電極として行なう。このとき、シード膜１０８を覆っている酸化膜１０９は、メッキ浴に溶けてなくなり、シード膜１０８の表面が露出するため、シード膜１０８はメッキ電極として機能することができる。従って、酸化膜１０９の厚さは、シード膜１０８の凝集を防止でき、且つ、メッキを妨げない厚さとされ、１〜２ｎｍ程度とされるのが好ましい。
【００２９】
続いて、ＣＭＰ（Chemical Mechanical Polishing；化学的機械研磨）法により層間絶縁膜１０４上に形成されたＣｕ膜１１０およびバリアメタル膜１０７を除去し、配線溝１０５及びビアホール１０６内のみにＣｕ膜１０９を残すことにより上層配線１１１およびビアプラグ１１２が形成される。
【００３０】
上記のスパッタ前処理（図１（ａ））からシード膜表面を酸化する工程（図１（ｄ））までは、図３に示すようなバリアメタル／シード成膜装置１０にて行なわれる。バリアメタル／シード成膜装置１０は、複数個、ここでは第１から第４の４つのプロセスチャンバＰＣ１〜ＰＣ４を有しており、各チャンバＰＣ１〜ＰＣ４は真空に引かれているとともに、搬送チャンバＴＣによって各プロセスチャンバ間で真空状態を保ったままで半導体基板としてのウエハの搬送が可能とされている。さらに、成膜装置１０は、ウエハの搬入および搬出を行なうための第１および第２のロードロックＬ／Ｌ１、Ｌ／Ｌ２を備えている。
【００３１】
まず、処理対象のウエハが装置１０の外部より順次ロードロックＬ／Ｌ１に搬送され、複数、例えば２５枚のウエハがロードロックＬ／Ｌ１内に搬送された後、ロードロックＬ／Ｌ１が真空引きされる。
【００３２】
その後、ロードロックＬ／Ｌ１から１枚目のウエハが搬送チャンバにより第１プロセスチャンバＰＣ１に搬送され、図１（ａ）のスパッタ前処理が行なわれる。続いて、該ウエハは、第２プロセスチャンバＰＣ２に搬送されて、図１（ｂ）のバリアメタル１０７が成膜され、次に第３プロセスチャンバＰＣ３に搬送されて、図１（ｃ）のシードＣｕ膜の成膜が行なわれる。その後、第４プロセスチャンバＰＣ４に搬送され、シード膜の表面が酸化されて、図１（ｄ）の酸化膜１０９が形成される。
【００３３】
酸化処理の終了したウエハは、第２ロードロックＬ／Ｌ２に搬送されて待機する。第１ロードロックＬ／Ｌ１にある２枚目以降のウエハも、上記と同様にして順次、プロセスチャンバＰＣ１〜ＰＣ４において各処理が行なわれた後、ロードロックＬ／Ｌ２に搬送されて待機する。ロードロックＬ／Ｌ２にシード膜表面の酸化処理が終了した２５枚のウエハが全て揃った後、ロードロックＬ／Ｌ２が大気開放されて、２５枚のウエハがまとめて成膜装置１０外部に搬出される。その後は、メッキ処理装置（図示せず）に搬送されて、図１（ｅ）のメッキ処理が行なわれる。
【００３４】
このようなバリアメタル膜／シード膜成膜装置１０によれば、第３プロセスチャンバＰＣ３にてシード膜が形成されたウエハは、すぐに（２０分以内に）、搬送チャンバによって第４プロセスチャンバに搬送し、酸化処理を行なうことができる。従って、同時に成膜装置内に搬入された複数のウエハの内、先に処理されたウエハは、残りのウエハの処理が終了するまで、常温・真空雰囲気とされたロードロックＬ／Ｌ２に放置されることとなるが、シード膜表面に酸化膜が形成された状態での放置となるため、シード膜の凝集を防止することができる。
【００３５】
図４に本実施例によりビアホールにＣｕ膜を埋め込んだときの様子を示す。シード膜形成後、２０分以内にシード膜表面を酸化したことにより、図４（ａ）に示すように、凝集の無い良好なシード膜が得られている。また、このシード膜を用いてメッキを行なうことにより、図４（ｂ）のように、ボイドが無く良好な埋込性が得られている。
【００３６】
上記第１実施例では、シード膜を形成した後、ウエハを別のチャンバーに搬送して、シード膜表面を酸素を含むガスに曝すという新たな工程が必要とされたが、以下、第２実施例として、新たな工程の追加無しに、シード膜の凝集を防止する方法につき説明する。
【００３７】
製造工程フローは、第１実施例と同様、図１（ａ）〜（ｆ）のように行われるが、本実施例では、図１（ｄ）の工程において、シード膜１０８を大気に曝すことにより、酸化膜１０９が形成される。
【００３８】
また、本実施例においても、図３に示すようなバリアメタル／シード膜成膜装置１０が用いられるが、本実施例では、第１および第２のロードロックＬ／Ｌ１、Ｌ／Ｌ２が、ウエハ一枚ごとに真空引き及び大気開放を実施できるように構成された装置を用いる。
【００３９】
まず、第１実施例と同様にして図１（ａ）のように配線溝１０５およびビアホール１０６が形成された一枚のウエハが、第１のロードロックＬ／Ｌ１に搬送され、該ロードロックＬ／Ｌ１が真空引きされる。その後、該ウエハは、搬送チャンバＴＣにより第１プロセスチャンバＰＣ１に搬送されて、スパッタ前処理が行なわれ、続いて第２プロセスチャンバＰＣ２において、図１（ｂ）のようにバリアメタル１０７が成膜され、さらに第３プロセスチャンバＰＣ３において、図１（ｄ）のようにシードＣｕ膜１０８が形成される。
【００４０】
次に、本実施例では、シードＣｕ膜１０８が形成されたウエハは、第２ロードロックＬ／Ｌ２に搬送され、シードＣｕ膜１０８の凝集がおこる前に、ロードロックＬ／Ｌ２が大気開放される。この結果、シード膜１０８の表面が大気により酸化されて、図１（ｄ）のように、シード膜１０８の表面が酸化膜１０９で覆われる。本実施例においても、この酸化膜１０９によってシード膜の表面マイグレーションが阻止されるため、凝集を防止できる。
【００４１】
その後は、大気開放されたロードロックＬ／Ｌ２からウエハを別の装置に搬送し、上記実施例と同様にして、図１（ｅ）のようにシード膜１０８を電極とした電解メッキにより、Ｃｕ膜を形成し、続いてＣＭＰを行なって図１（ｆ）のように、配線１１１とビアプラグ１１２を形成する。
【００４２】
２枚目以降のウエハについても、上記と同様にして、順次、第１ロードロックＬ／Ｌ１から装置１０内に搬入され、スパッタ前処理、バリアメタル形成、シードＣｕ膜形成が行なわれ、ロードロックＬ／Ｌ２において大気酸化が行なわれる。
【００４３】
このように、本実施例では、酸素を含むガスでシード膜を酸化する工程を追加する必要が無いため、上記第１実施例よりも工程を少なくすることができる。
【００４４】
なお、本実施例では、ウエハを１枚ごとに真空引きと大気開放を行なうロードロックを用いて、シード膜を酸化する方法を示したが、必ずしも１枚ごとでなくてもよい。すなわち、複数枚ずつ真空引きと大気開放を行なうロードロックを用いて、シード膜が形成されたウエハを順次ロードロックに搬送した後、大気開放して、複数枚まとめて酸化することも可能である。しかしながら、まとめて大気開放するウエハの枚数を多くしすぎると、先にシード膜成膜が終了したウエハがロードロックで他のウエハの処理を待っている間に、そのウエハ上のシード膜の凝集が始まってしまうため、枚数はあまり多くすることはできない。従って、一度に大気開放されるウエハの枚数は、シード膜の成膜条件（膜厚、成膜レート、冷却時間等）等を考慮して、最初に成膜処理されたウエハ上のシード膜が凝集を起こすまでの間に処理できる枚数内で適宜設定される。上記実施例の成膜条件の場合、１〜５枚程度が好ましい。
【００４５】
以上、本発明の実施の形態につき説明してきたが、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【００４６】
例えば、上記実施例では、ビアホール内壁上のシードＣｕ膜の膜厚を１２ｎｍとしたが、ホールの大きさやアスペクト比によって、適宜変更可能である。また、その膜厚に応じて、シード膜を酸化するまでの時間も適宜変更され得る。
【００４７】
また、シード膜およびメッキによってビアホールおよび配線溝に埋め込む金属は、Ｃｕに限らず、Ｃｕ合金等でも良い。
【００４８】
【発明の効果】
以上のとおり、本発明によれば、ビアホール等の凹部にメッキ法により、Ｃｕ等の金属膜を埋め込む工程を有する半導体装置の製造方法において、メッキの際、電極となるシード膜を形成した後、そのまま長期間真空中で保管すること無く、シード膜表面を酸化することにより、シード膜の表面マイグレーションを抑制し、シード膜の凝集を防止することができる。従って、該シード膜を用いたメッキによって、ボイドの無い、良好な埋め込みが可能となるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の製造方法を示す工程断面図である。
【図２】シードＣｕ膜成膜後シード膜を酸素を含むガスに曝すまでの時間を変化させたときのシードＣｕ膜の凝集の様子を観察した結果を示す図である。
【図３】本発明の実施例による半導体装置の製造方法において用いられるバリアメタル膜／シード膜成膜装置の概略図である。
【図４】（ａ）は本実施例によって形成されたシード膜の凝集を示す図、（ｂ）はそのシード膜を用いたメッキにより形成されたビアプラグを示す図である。
【図５】（ａ）は従来技術によって形成されたシード膜の凝集を示す図、（ｂ）はそのシード膜を用いたメッキにより形成されたビアプラグを示す図である。
【符号の説明】
１０１ 半導体基板
１０２ バリアメタル膜
１０３ 下層配線
１０４ 層間絶縁膜
１０５ ビアホール
１０６ 配線溝
１０７ バリアメタル膜
１０８ シード膜
１０９ 酸化膜
１１０ Ｃｕ膜
１１１ 上層配線
１１２ ビアプラグ
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に基板に開口した凹部内にＣｕ系金属を成膜する方法に関するものである。
【０００２】
【従来の技術】
従来の半導体集積回路で用いられているメタル配線の材料としては、比抵抗が低いことやパターニングが容易であることなどから、アルミニウムまたはアルミニウム合金からなるアルミニウム系金属が用いられてきた。ところが、近年におけるＬＳＩ等の半導体集積回路の高集積化、縮小化、高速化、さらには高信頼性の要求が強くなってきたことに伴い、アルミニウム系金属よりも低い抵抗率及び高いエレクトロマイグレーション（ＥＭ）耐性を有するＣｕ又はＣｕ合金からなるＣｕ系金属が用いられるようになった。
【０００３】
このＣｕ系金属を用いて配線を形成する場合、Ｃｕ系金属はドライエッチングを行うことが困難であるため所望の配線を形成することは難しい。そのため、例えば特公平５−４６９８３号公報に示されているように、層間絶縁膜に配線パターンの溝（凹部）を形成し、全面にＣｕ膜を堆積して溝を埋め込んだ後、このＣｕ膜に対してＣＭＰ（Chemical Mechanical Polishing ；化学機械研磨）を行って層間絶縁膜の上に形成されたＣｕ膜を除去することにより、Ｃｕ膜を溝内に残して埋込配線を形成するダマシン法が提案されている。ダマシン法には、埋込配線のみを形成するシングルダマシン法と、配線溝とビアホールにＣｕ膜を充填して、埋込配線とビアプラグを同時に形成するデュアルダマシン法があり、特にデュアルダマシン法は、工程数の削減が可能であり、コストを低減できる。
【０００４】
このようなダマシン法において、配線溝、若しくは配線溝とビアホールにＣｕ膜を充填する方法としては、高温リフロー法、スパッタ法及び電解メッキ法が知られているが、アスペクト比が高い凹部への充填には電解メッキ法が優れている。
【０００５】
この電解メッキ法によって、配線溝やビアホール等の凹部にＣｕ等の金属膜を充填する場合、凹部の側面及び底面にメッキ工程において陰極となるＣｕのシード膜をあらかじめ形成する。その後、このシード膜を陰極としてメッキを行うことにより、凹部にＣｕを充填することができる。
【０００６】
しかしながら、半導体集積回路の微細化に伴って、配線幅の微細化が求められるようになり、配線部及びビアホール部のアスペクト比がいっそう高くなってきたことにより、電解メッキ法を用いても、Ｃｕの埋込不良が生じることが多くなってきた。例えばビアホール部に着目すると、アスペクト比が４を越えるビアホールに対するＣｕ膜の充填が必要となってきているが、このような高アスペクト比の凹部の底面及び側面にスパッタリング法によりシード膜を形成しようとすると、十分なカバレッジが得られない場合がある。特にビアホール底部付近の側面では、Ｃｕがアイランド（島）状に付着して、シード膜が連続膜でなくなってしまう。この領域では、メッキを行ってもＣｕ膜がほとんど成長しないか不十分に成長する。これは、Ｃｕの電解メッキ浴（ＣｕＳＯ４・５Ｈ２Ｏ＋Ｈ２ＳＯ４）は強酸性であるから、メッキによってＣｕ膜が成長する速度よりも、アイランド状のシード膜が電解メッキ浴によって溶けてなくなる速度の方が速いためである。したがって、凹部の上側部分、すなわちシード膜が連続的に形成されている部分においてはメッキによってＣｕ膜が成長していく一方、凹部の下側部分、すなわちシード膜がアイランド状に形成されている部分においてはＣｕ膜がほとんど成長しないか又は不十分に成長するため、凹部は完全にＣｕを埋め込むことが出来ずボイドが形成されてしまう。
【０００７】
このようなシード膜不足を補うため、シード膜の膜厚を厚く形成することが考えられるが、この場合には、凹部の開口部においてシード膜が大きくオーバーハングしてしまい、凹部の埋込が完了する前に開口部が閉じてしまう（ピンチオフ）ことで大きなボイドが形成されてしまう。よって、シード膜の厚さはあまり厚くすることが出来ない。
【０００８】
この問題を解決する１つの方法として特開２０００−１８３１６０号公報に示されているような、無電解メッキによるシード膜の補強を行い、その後電解メッキを行いＣｕを充填することが提案されている。しかし、この方法ではメッキ装置に新たなメッキ浴を装着する必要があり、装置も非常に複雑になる。また、一般的に無電解メッキ法は安定性，再現性が乏しく、量産性が悪い。
【０００９】
また、シード膜のカバレッジを改善する別の方法として、基板とターゲット間の距離を通常より長くしたロングスロースパッタ法や、Ｃｕをイオン化し基板バイアスを印可することで積極的にＣｕイオンを凹部内部に引き込むイオン化スパッタ法などが用いられている。しかし、これらの方法を用いた場合でも、相対的にシードＣｕ層の厚さが薄い凹部の側壁では、スパッタ時のスパッタ原子やイオン等の衝突（Bombardment）により基板温度が上昇し、Ｃｕ膜が凝集してしまうという問題が発生する。
【００１０】
バリアメタル上に成膜するシードＣｕ膜は、Ｃｕ膜自身のエネルギーを最小にしようとするため、温度などＣｕ原子の表面マイグレーションを起こすのに十分なエネルギーが加えられれば凝集が起こる。ここで、Ｃｕ成膜ホルダー温度を８０℃に設定してＣｕ成膜を実施したときのシードＣｕ膜の凝集の様子を図５（ａ）に示す。成膜時の温度が高いとＣｕがアイランド状に凝集してしまう。このように凝集したシードＣｕ膜を用いてＣｕメッキを行った場合、図５（ｂ）に示すように埋設不良が発生してしまう。これは、メッキを実施するとき、基板上のシードＣｕ膜がメッキ時の陰極となるが、シードＣｕ膜に被覆されていない部分ではＣｕの析出が起こらず、又は不十分に析出するためである。従って、これを防止するため、シードＣｕ成膜時のホルダー温度を例えば−４０℃として基板を冷却することにより、シードＣｕ膜の凝集を抑制するようにしている。
【００１１】
【発明が解決しようとする課題】
しかしながら、基板を冷却しながらシード膜の成膜を行った場合でも、Ｃｕの凝集が発生する場合があることが判明した。すなわち、シードＣｕ膜成膜後、常温の真空中に長期間保管すると、シードＣｕ膜が表面マイグレーションにより凝集してしまうことがわかった。半導体装置の製造においては、一般に、複数枚のウエハを１ロットとして処理が行なわれるため、１ロット分まとめてシード膜成膜装置内に搬入され、１ロット内のウエハ全てに対するシード膜の形成が終了した後、真空雰囲気とされたシード膜成膜装置から大気中へ１ロット分まとめて搬出され、次のメッキ処理が行なわれる処理装置に搬送されることになる。そのため、１ロットの中で先にシード膜が成膜されたウエハは、同じロットの残りのウエハに対するシード膜成膜が完了するまで、真空雰囲気中で保管されることになる。この間、冷却は行なわれないため、保管期間が長くなるとシード膜が凝集してしまう。これを防止するためには、シード膜成膜後も冷却し続けることが考えられるが、そのためには、新たに冷却設備を設ける等の必要が生じ、コストの増加につながるため好ましくない。
【００１２】
このシード膜成膜後の凝集は、特に、高アスペクト比のビアホール側壁など、シードＣｕ膜厚が薄くなる箇所で顕著であり、このように凝集したシード膜を用いてメッキを行なった場合、上述の図５と同様の状態となり、埋設不良が発生してしまう。
【００１３】
したがって、本発明は、凹部におけるシード膜の凝集を防止し、メッキ法により充填された金属膜にボイドが形成されないようにすることで、良好な電気特性が得られ歩留まりを向上さえることが可能な半導体装置の製造方法を提供することを目的としている。
【００１４】
本発明の半導体装置の製造方法は、ウエハ上の絶縁膜に凹部を形成する工程と、上記凹部の底面および内側面上にＣｕまたはＣｕ合金からなるシード金属膜を形成する工程と、上記シード金属膜の凝集が起こる前に上記シード金属膜表面を酸化する工程と、上記シード金属膜を電極としてメッキを行なうことにより上記凹部に金属膜を埋め込む工程とを有することを特徴としている。
【００１５】
上記酸化は、上記シード金属膜表面を酸素を含むガスまたは大気に曝すことにより行なうことができる。
【００１６】
また、本発明の半導体装置の製造方法は、真空状態とされた第１、第２および第３のチャンバーと、上記第１、第２および第３のチャンバー間で真空状態を保ったままウエハの搬送を行なう搬送チャンバーとを備えた成膜装置を用いた半導体装置の製造方法であって、上記第１のチャンバーにおいて、ウエハ上の絶縁膜に設けられた凹部の底面および内側面上にＣｕまたはＣｕ合金からなるシード金属膜を形成する工程と、上記ウエハを上記搬送チャンバーにより上記第２のチャンバーに搬送し、上記第２のチャンバーにおいて上記シード金属膜の凝集が起こる前に上記シード金属膜の表面を酸素を含むガスに曝して上記シード金属膜表面を酸化する工程と、上記シード金属膜表面が酸化されたウエハを上記搬送チャンバーにより上記第３のチャンバーに搬送し、上記第３のチャンバーで上記ウエハを保管する工程と、上記保管後、上記ウエハを上記成膜措置から大気へ搬出する工程と、上記表面が酸化されたシード金属膜を電極としてメッキを行なうことにより上記凹部にＣｕまたはＣｕ合金からなる金属膜を埋め込む工程とを備えることを特徴としている。
【００１７】
また、本発明の半導体装置の製造方法は、真空状態とされたチャンバーと、真空引きおよび大気開放を行なうロードロックと、上記チャンバーおよび上記ロードロック間で真空状態を保ったままウエハの搬送を行なう搬送チャンバーとを備えた成膜装置を用いた半導体装置の製造方法であって、上記チャンバーにおいて、ウエハ上の絶縁膜に設けられた凹部の底面および内側面上にＣｕまたはＣｕ合金からなるシード金属膜を形成する工程と、上記シード金属膜が形成されたウエハを上記搬送チャンバーにより上記ロードロックに搬送し、上記シード金属膜の凝集が起こる前に上記ロードロックを大気開放して上記シード金属膜表面を酸化する工程と、上記表面が酸化されたシード金属膜を電極としてメッキを行なうことにより上記凹部にＣｕまたはＣｕ合金からなる金属膜を埋め込む工程とを備えることを特徴としている。
【００１８】
本発明によれば、上記のように、ＣｕまたはＣｕ合金からなるシード金属膜形成後、該シード金属膜が凝集する前に、その表面を酸化しているため、その後、そのウエハが、例えば常温の真空中に保管されても、シード金属膜の表面マイグレーションが阻害されるため、凝集を防ぐことができる。したがって、そのシード金属膜を用いてメッキを行なうことにより、凹部に良好にＣｕまたはＣｕ合金からなる金属膜を埋め込むことが可能となる。
【００１９】
なお、ＣｕまたはＣｕ合金からなるシード金属膜表面に形成される酸化膜は、メッキを行なう際、メッキ液に溶け、シード金属膜表面が露出することとなるため、メッキが阻害されることはない。
【００２０】
【発明の実施の形態】
本発明の上記および他の目的、特徴および利点を明確にすべく、添付した図面を参照しながら、本発明の実施の形態を以下に詳述する。
【００２１】
図１に、本発明の第１実施例としての工程断面図が示されている。
【００２２】
図１（ａ）に示すように、半導体基板上に形成された層間絶縁膜１０１に下層配線用の溝を形成し、該溝内にバリアメタル膜１０２としてＴａＮ膜を形成し、さらに溝をＣｕ膜で埋め込み下層配線１０３を形成する。続いて、下層配線１０３を覆って層間絶縁膜１０４を成膜後、リソグラフィ及びドライエッチングにより配線溝１０５とビアホール１０６をそれぞれ形成する。
【００２３】
次いで、必要に応じてスパッタ前処理を行なう。スパッタ前処理は、例えば、真空中にＡｒプラズマを形成し、Ａｒイオンにて酸化膜換算１０ｎｍ分のエッチングを行う。水素プラズマの還元作用を用いた前処理でもよい。
【００２４】
次に、図１（ｂ）のように、配線溝１０５及びビアホール１０６の内壁を含む全面に、スパッタ法により、バリアメタル膜１０７としてＴａ／ＴａＮ積層膜を２０ｎｍ／２０ｎｍの厚さで成膜する。具体的には、Ｔａターゲットを具備するチャンバー内のホルダー上にウエハを配置し、プロセスガスＡｒ／Ｎ２圧力４Ｐａ，ＤＣパワー１ＫＷの条件で成膜される。ホルダーに内蔵されているヒーターは１００℃に設定する。成膜途中でＮ２を遮断し、Ａｒのみでのスパッタを行うことにより、ＴａＮ→Ｔａを連続成膜する。ここで、ホルダーの設定温度は室温あるいは零下に冷却してもよく、より低い方が好ましい。なお、バリアメタル膜１０７の成膜は、ＣＶＤ法や、ＡＬＤ（Atomic Layer Deposition）法で行なってもよい。
【００２５】
さらに、図１（ｃ）のように、前記バリアメタル膜１０７上に、スパッタ法により、シードＣｕ膜１０８を成膜する。詳しくは、Ｃｕターゲットを具備するチャンバー内にて、まず、ホルダー上でウエハを保持し冷却した後、プロセスガスＡｒ圧力８Ｐａ，ＤＣパワー１ＫＷの条件で２００ｎｍの厚さのＣｕ膜を（成膜レートは１５０ｎｍ／ｍｉｎであり成膜時間は８０秒）成膜する。ここで、ビアホール１０６のアスペクト比は４．８、ビアホールサイドにおけるカバレッジは６％であり、ホール内壁のシードＣｕ膜の厚さは１２ｎｍとなった。上記冷却は、チラー（chiller）にて−４０℃に冷却された冷媒を用いて行ない、ホルダーを−４０℃にする。ホルダーはＥＳＣ（Electro Static Chuck；静電吸着）を具備するホルダーを用いるが、ウエハ押さえ（クランプ）タイプでもよい。ホルダーに吸着した基板の裏面に−４０℃に冷却されたＡｒガスを吹きつけ基板を冷却する。冷却は６０秒実施する。ここでは、ウエハ裏面から冷却されたＡｒを吹きつけることでウエハを冷却する方法を用いたが、ホルダーからの直接の熱伝導にてウエハを冷却できればＡｒを用いなくても良く、またウエハを冷却するその他の方法を用いても良い。ここでは、スパッタ法によりシード膜を形成したが、ＣＶＤ法を用いても構わない。
【００２６】
その後、本発明に従って、シード膜が形成されたウエハを、酸素を含むガスに曝すことによりシード膜表面を酸化して、図１（ｄ）のように、酸化膜１０９を形成する。この酸化工程は、シード膜が凝集する前に行なわれる。この酸化処理により、Ｃｕ膜の表面マイグレーションが阻害されるため、Ｃｕ膜の凝集を防止することができる。
【００２７】
図２に、シードＣｕ膜成膜後、シード膜を酸素を含むガスに曝すまでの時間（真空チャンバに保管する時間）を変化させたときの、シードＣｕ膜の凝集の様子を観察した結果を示す。本実施例では、上述のとおり、ホール内壁のシードＣｕ膜の厚さは１２ｎｍである。図２に示されるように、シードＣｕ膜が形成されたウエハを真空チャンバに２３分以上保管すると凝集が起こり、時間が長くなるほど凝集がひどくなった。したがって、シード膜の膜厚が１２ｎｍ以下の場合、シード膜成膜終了から２０分以内に酸素を含むガスに曝すことでシード膜の凝集を防止することができる。
【００２８】
次に、図１（ｅ）に示すように、シード膜１０８を陰極としたメッキ法により、配線溝１０５及びビアホール１０６内にＣｕ膜１１０を埋込む。このメッキ処理は、Ｃｕの電解メッキ浴（ＣｕＳＯ４・５Ｈ２Ｏ＋Ｈ２ＳＯ４）にウエハを浸漬し、シード膜１０８をメッキ電極として行なう。このとき、シード膜１０８を覆っている酸化膜１０９は、メッキ浴に溶けてなくなり、シード膜１０８の表面が露出するため、シード膜１０８はメッキ電極として機能することができる。従って、酸化膜１０９の厚さは、シード膜１０８の凝集を防止でき、且つ、メッキを妨げない厚さとされ、１〜２ｎｍ程度とされるのが好ましい。
【００２９】
続いて、ＣＭＰ（Chemical Mechanical Polishing；化学的機械研磨）法により層間絶縁膜１０４上に形成されたＣｕ膜１１０およびバリアメタル膜１０７を除去し、配線溝１０５及びビアホール１０６内のみにＣｕ膜１０９を残すことにより上層配線１１１およびビアプラグ１１２が形成される。
【００３０】
上記のスパッタ前処理（図１（ａ））からシード膜表面を酸化する工程（図１（ｄ））までは、図３に示すようなバリアメタル／シード成膜装置１０にて行なわれる。バリアメタル／シード成膜装置１０は、複数個、ここでは第１から第４の４つのプロセスチャンバＰＣ１〜ＰＣ４を有しており、各チャンバＰＣ１〜ＰＣ４は真空に引かれているとともに、搬送チャンバＴＣによって各プロセスチャンバ間で真空状態を保ったままで半導体基板としてのウエハの搬送が可能とされている。さらに、成膜装置１０は、ウエハの搬入および搬出を行なうための第１および第２のロードロックＬ／Ｌ１、Ｌ／Ｌ２を備えている。
【００３１】
まず、処理対象のウエハが装置１０の外部より順次ロードロックＬ／Ｌ１に搬送され、複数、例えば２５枚のウエハがロードロックＬ／Ｌ１内に搬送された後、ロードロックＬ／Ｌ１が真空引きされる。
【００３２】
その後、ロードロックＬ／Ｌ１から１枚目のウエハが搬送チャンバにより第１プロセスチャンバＰＣ１に搬送され、図１（ａ）のスパッタ前処理が行なわれる。続いて、該ウエハは、第２プロセスチャンバＰＣ２に搬送されて、図１（ｂ）のバリアメタル１０７が成膜され、次に第３プロセスチャンバＰＣ３に搬送されて、図１（ｃ）のシードＣｕ膜の成膜が行なわれる。その後、第４プロセスチャンバＰＣ４に搬送され、シード膜の表面が酸化されて、図１（ｄ）の酸化膜１０９が形成される。
【００３３】
酸化処理の終了したウエハは、第２ロードロックＬ／Ｌ２に搬送されて待機する。第１ロードロックＬ／Ｌ１にある２枚目以降のウエハも、上記と同様にして順次、プロセスチャンバＰＣ１〜ＰＣ４において各処理が行なわれた後、ロードロックＬ／Ｌ２に搬送されて待機する。ロードロックＬ／Ｌ２にシード膜表面の酸化処理が終了した２５枚のウエハが全て揃った後、ロードロックＬ／Ｌ２が大気開放されて、２５枚のウエハがまとめて成膜装置１０外部に搬出される。その後は、メッキ処理装置（図示せず）に搬送されて、図１（ｅ）のメッキ処理が行なわれる。
【００３４】
このようなバリアメタル膜／シード膜成膜装置１０によれば、第３プロセスチャンバＰＣ３にてシード膜が形成されたウエハは、すぐに（２０分以内に）、搬送チャンバによって第４プロセスチャンバに搬送し、酸化処理を行なうことができる。従って、同時に成膜装置内に搬入された複数のウエハの内、先に処理されたウエハは、残りのウエハの処理が終了するまで、常温・真空雰囲気とされたロードロックＬ／Ｌ２に放置されることとなるが、シード膜表面に酸化膜が形成された状態での放置となるため、シード膜の凝集を防止することができる。
【００３５】
図４に本実施例によりビアホールにＣｕ膜を埋め込んだときの様子を示す。シード膜形成後、２０分以内にシード膜表面を酸化したことにより、図４（ａ）に示すように、凝集の無い良好なシード膜が得られている。また、このシード膜を用いてメッキを行なうことにより、図４（ｂ）のように、ボイドが無く良好な埋込性が得られている。
【００３６】
上記第１実施例では、シード膜を形成した後、ウエハを別のチャンバーに搬送して、シード膜表面を酸素を含むガスに曝すという新たな工程が必要とされたが、以下、第２実施例として、新たな工程の追加無しに、シード膜の凝集を防止する方法につき説明する。
【００３７】
製造工程フローは、第１実施例と同様、図１（ａ）〜（ｆ）のように行われるが、本実施例では、図１（ｄ）の工程において、シード膜１０８を大気に曝すことにより、酸化膜１０９が形成される。
【００３８】
また、本実施例においても、図３に示すようなバリアメタル／シード膜成膜装置１０が用いられるが、本実施例では、第１および第２のロードロックＬ／Ｌ１、Ｌ／Ｌ２が、ウエハ一枚ごとに真空引き及び大気開放を実施できるように構成された装置を用いる。
【００３９】
まず、第１実施例と同様にして図１（ａ）のように配線溝１０５およびビアホール１０６が形成された一枚のウエハが、第１のロードロックＬ／Ｌ１に搬送され、該ロードロックＬ／Ｌ１が真空引きされる。その後、該ウエハは、搬送チャンバＴＣにより第１プロセスチャンバＰＣ１に搬送されて、スパッタ前処理が行なわれ、続いて第２プロセスチャンバＰＣ２において、図１（ｂ）のようにバリアメタル１０７が成膜され、さらに第３プロセスチャンバＰＣ３において、図１（ｄ）のようにシードＣｕ膜１０８が形成される。
【００４０】
次に、本実施例では、シードＣｕ膜１０８が形成されたウエハは、第２ロードロックＬ／Ｌ２に搬送され、シードＣｕ膜１０８の凝集がおこる前に、ロードロックＬ／Ｌ２が大気開放される。この結果、シード膜１０８の表面が大気により酸化されて、図１（ｄ）のように、シード膜１０８の表面が酸化膜１０９で覆われる。本実施例においても、この酸化膜１０９によってシード膜の表面マイグレーションが阻止されるため、凝集を防止できる。
【００４１】
その後は、大気開放されたロードロックＬ／Ｌ２からウエハを別の装置に搬送し、上記実施例と同様にして、図１（ｅ）のようにシード膜１０８を電極とした電解メッキにより、Ｃｕ膜を形成し、続いてＣＭＰを行なって図１（ｆ）のように、配線１１１とビアプラグ１１２を形成する。
【００４２】
２枚目以降のウエハについても、上記と同様にして、順次、第１ロードロックＬ／Ｌ１から装置１０内に搬入され、スパッタ前処理、バリアメタル形成、シードＣｕ膜形成が行なわれ、ロードロックＬ／Ｌ２において大気酸化が行なわれる。
【００４３】
このように、本実施例では、酸素を含むガスでシード膜を酸化する工程を追加する必要が無いため、上記第１実施例よりも工程を少なくすることができる。
【００４４】
なお、本実施例では、ウエハを１枚ごとに真空引きと大気開放を行なうロードロックを用いて、シード膜を酸化する方法を示したが、必ずしも１枚ごとでなくてもよい。すなわち、複数枚ずつ真空引きと大気開放を行なうロードロックを用いて、シード膜が形成されたウエハを順次ロードロックに搬送した後、大気開放して、複数枚まとめて酸化することも可能である。しかしながら、まとめて大気開放するウエハの枚数を多くしすぎると、先にシード膜成膜が終了したウエハがロードロックで他のウエハの処理を待っている間に、そのウエハ上のシード膜の凝集が始まってしまうため、枚数はあまり多くすることはできない。従って、一度に大気開放されるウエハの枚数は、シード膜の成膜条件（膜厚、成膜レート、冷却時間等）等を考慮して、最初に成膜処理されたウエハ上のシード膜が凝集を起こすまでの間に処理できる枚数内で適宜設定される。上記実施例の成膜条件の場合、１〜５枚程度が好ましい。
【００４５】
以上、本発明の実施の形態につき説明してきたが、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【００４６】
例えば、上記実施例では、ビアホール内壁上のシードＣｕ膜の膜厚を１２ｎｍとしたが、ホールの大きさやアスペクト比によって、適宜変更可能である。また、その膜厚に応じて、シード膜を酸化するまでの時間も適宜変更され得る。
【００４７】
また、シード膜およびメッキによってビアホールおよび配線溝に埋め込む金属は、Ｃｕに限らず、Ｃｕ合金等でも良い。
【００４８】
【発明の効果】
以上のとおり、本発明によれば、ビアホール等の凹部にメッキ法により、Ｃｕ等の金属膜を埋め込む工程を有する半導体装置の製造方法において、メッキの際、電極となるシード膜を形成した後、そのまま長期間真空中で保管すること無く、シード膜表面を酸化することにより、シード膜の表面マイグレーションを抑制し、シード膜の凝集を防止することができる。従って、該シード膜を用いたメッキによって、ボイドの無い、良好な埋め込みが可能となるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の製造方法を示す工程断面図である。
【図２】シードＣｕ膜成膜後シード膜を酸素を含むガスに曝すまでの時間を変化させたときのシードＣｕ膜の凝集の様子を観察した結果を示す図である。
【図３】本発明の実施例による半導体装置の製造方法において用いられるバリアメタル膜／シード膜成膜装置の概略図である。
【図４】（ａ）は本実施例によって形成されたシード膜の凝集を示す図、（ｂ）はそのシード膜を用いたメッキにより形成されたビアプラグを示す図である。
【図５】（ａ）は従来技術によって形成されたシード膜の凝集を示す図、（ｂ）はそのシード膜を用いたメッキにより形成されたビアプラグを示す図である。
【符号の説明】
１０１ 半導体基板
１０２ バリアメタル膜
１０３ 下層配線
１０４ 層間絶縁膜
１０５ ビアホール
１０６ 配線溝
１０７ バリアメタル膜
１０８ シード膜
１０９ 酸化膜
１１０ Ｃｕ膜
１１１ 上層配線
１１２ ビアプラグ
Claims (9)
- ウエハ上の絶縁膜に凹部を形成する工程と、前記凹部の底面および内側面上にＣｕまたはＣｕ合金からなるシード金属膜を形成する工程と、前記シード金属膜の凝集が起こる前に前記シード金属膜表面を酸化する工程と、前記シード金属膜を電極としてメッキを行なうことにより前記凹部に金属膜を埋め込む工程とを有することを特徴とする半導体装置の製造方法。
- 前記酸化は、前記シード金属膜表面を酸素を含むガスに曝すことにより行なわれることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記酸化は、前記シード金属膜表面を大気に曝すことにより行なわれることを特徴とする請求項１記載の半導体装置の製造方法。
- 真空状態とされた第１、第２および第３のチャンバーと、前記第１、第２および第３のチャンバー間で真空状態を保ったままウエハの搬送を行なう搬送チャンバーとを備えた成膜装置を用いた半導体装置の製造方法であって、前記第１のチャンバーにおいて、ウエハ上の絶縁膜に設けられた凹部の底面および内側面上にＣｕまたはＣｕ合金からなるシード金属膜を形成する工程と、前記ウエハを前記搬送チャンバーにより前記第２のチャンバーに搬送し、前記第２のチャンバーにおいて前記シード金属膜の凝集が起こる前に前記シード金属膜の表面を酸素を含むガスに曝して前記シード金属膜表面を酸化する工程と、前記シード金属膜表面が酸化されたウエハを前記搬送チャンバーにより前記第３のチャンバーに搬送し、前記第３のチャンバーで前記ウエハを保管する工程と、前記保管後、前記ウエハを前記成膜装置から大気へ搬出する工程と、前記表面が酸化されたシード金属膜を電極としてメッキを行なうことにより前記凹部にＣｕまたはＣｕ合金からなる金属膜を埋め込む工程とを備えることを特徴とする半導体装置の製造方法。
- 真空状態とされたチャンバーと、真空引きおよび大気開放を行なうロードロックと、前記チャンバーおよび前記ロードロック間で真空状態を保ったままウエハの搬送を行なう搬送チャンバーとを備えた成膜装置を用いた半導体装置の製造方法であって、前記チャンバーにおいて、ウエハ上の絶縁膜に設けられた凹部の底面および内側面上にＣｕまたはＣｕ合金からなるシード金属膜を形成する工程と、前記シード金属膜が形成されたウエハを前記搬送チャンバーにより前記ロードロックに搬送し、前記シード金属膜の凝集が起こる前に前記ロードロックを大気開放して前記シード金属膜表面を酸化する工程と、前記表面が酸化されたシード金属膜を電極としてメッキを行なうことにより前記凹部にＣｕまたはＣｕ合金からなる金属膜を埋め込む工程とを備えることを特徴とする半導体装置の製造方法。
- 前記凹部の前記内側面上に形成された前記シード金属膜の厚さは１２ｎｍ以下であることを特徴とする請求項１〜５のいずれかに記載の半導体装置の製造方法。
- 前記酸化は、前記シード金属膜形成後、２０分以内におこなわれることを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記シード金属膜は、スパッタにより形成されることを特徴とする請求項１〜７のいずれかに記載の半導体装置の製造方法。
- 前記ロードロックの大気開放は５枚以内の前記シード金属膜が形成されたところで行われることを特徴とした請求項５に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002049567A JP3727277B2 (ja) | 2002-02-26 | 2002-02-26 | 半導体装置の製造方法 |
| US10/373,454 US7341945B2 (en) | 2002-02-26 | 2003-02-25 | Method of fabricating semiconductor device |
| TW092104133A TW200304204A (en) | 2002-02-26 | 2003-02-26 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002049567A JP3727277B2 (ja) | 2002-02-26 | 2002-02-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003249499A JP2003249499A (ja) | 2003-09-05 |
| JP3727277B2 true JP3727277B2 (ja) | 2005-12-14 |
Family
ID=28662042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002049567A Expired - Fee Related JP3727277B2 (ja) | 2002-02-26 | 2002-02-26 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7341945B2 (ja) |
| JP (1) | JP3727277B2 (ja) |
| TW (1) | TW200304204A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060251872A1 (en) * | 2005-05-05 | 2006-11-09 | Wang Jenn Y | Conductive barrier layer, especially an alloy of ruthenium and tantalum and sputter deposition thereof |
| WO2006137237A1 (ja) * | 2005-06-22 | 2006-12-28 | Nec Corporation | 半導体装置及びその製造方法 |
| CN100461408C (zh) * | 2005-09-28 | 2009-02-11 | 中芯国际集成电路制造(上海)有限公司 | 带有密封环拐角结构的集成电路器件 |
| DE102006004429A1 (de) * | 2006-01-31 | 2007-08-02 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit einem Metallisierungsschichtstapel mit einem porösen Material mit kleinem ε mit einer erhöhten Integrität |
| KR100801467B1 (ko) * | 2006-06-09 | 2008-02-11 | 유효재 | 쌍극형 정전척 |
| US8791018B2 (en) | 2006-12-19 | 2014-07-29 | Spansion Llc | Method of depositing copper using physical vapor deposition |
| JP5560696B2 (ja) * | 2009-12-21 | 2014-07-30 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| TWI413468B (zh) * | 2010-12-29 | 2013-10-21 | Unimicron Technology Corp | 製造內嵌式細線路之方法 |
| US8497202B1 (en) * | 2012-02-21 | 2013-07-30 | International Business Machines Corporation | Interconnect structures and methods of manufacturing of interconnect structures |
| JP2014236181A (ja) * | 2013-06-05 | 2014-12-15 | シャープ株式会社 | 光電変換素子 |
| CN108350596B (zh) | 2015-11-12 | 2020-06-09 | 三菱电机株式会社 | Cu镀层的形成方法、带有Cu镀层的基板的制造方法及带有Cu镀层的基板 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4789648A (en) | 1985-10-28 | 1988-12-06 | International Business Machines Corporation | Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias |
| US4951601A (en) * | 1986-12-19 | 1990-08-28 | Applied Materials, Inc. | Multi-chamber integrated process system |
| US5091219A (en) * | 1987-02-17 | 1992-02-25 | Lam Research Corporation | Chemical vapor deposition method |
| JPH0546983A (ja) | 1991-08-09 | 1993-02-26 | Hitachi Maxell Ltd | 磁気記録媒体の製造法 |
| KR100382292B1 (ko) * | 1995-02-15 | 2003-07-22 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체장치의제조방법및반도체제조장치 |
| US6133550A (en) * | 1996-03-22 | 2000-10-17 | Sandia Corporation | Method and apparatus for thermal processing of semiconductor substrates |
| US6387805B2 (en) * | 1997-05-08 | 2002-05-14 | Applied Materials, Inc. | Copper alloy seed layer for copper metallization |
| JPH11176822A (ja) * | 1997-12-05 | 1999-07-02 | Hitachi Ltd | 半導体処理装置 |
| TW396568B (en) | 1998-04-15 | 2000-07-01 | Taiwan Semiconductor Mfg | Method for forming damascene interconnect by selectively electroplating copper |
| JP3217319B2 (ja) | 1998-12-11 | 2001-10-09 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| US20010012667A1 (en) * | 1999-01-15 | 2001-08-09 | Yi Ma | Clustered system and method for formation of integrated circuit devices |
| JP2000208627A (ja) | 1999-01-19 | 2000-07-28 | Hitachi Ltd | 半導体装置の製造方法 |
| DE10080457T1 (de) * | 1999-02-12 | 2001-04-26 | Gelest Inc | CVD-Abscheidung von Wolframnitrid |
| JP2003507888A (ja) | 1999-08-18 | 2003-02-25 | ステアーグ アール ティ ピー システムズ インコーポレイテッド | 半導体ウェーハ上に銅の特徴を生じさせる方法 |
| US6610151B1 (en) * | 1999-10-02 | 2003-08-26 | Uri Cohen | Seed layers for interconnects and methods and apparatus for their fabrication |
| US6436267B1 (en) * | 2000-08-29 | 2002-08-20 | Applied Materials, Inc. | Method for achieving copper fill of high aspect ratio interconnect features |
| US6853520B2 (en) * | 2000-09-05 | 2005-02-08 | Kabushiki Kaisha Toshiba | Magnetoresistance effect element |
| JP2002289559A (ja) | 2001-02-01 | 2002-10-04 | Texas Instr Inc <Ti> | 集積回路の製造方法 |
| US6440854B1 (en) * | 2001-02-02 | 2002-08-27 | Novellus Systems, Inc. | Anti-agglomeration of copper seed layers in integrated circuit metalization |
| KR100421036B1 (ko) * | 2001-03-13 | 2004-03-03 | 삼성전자주식회사 | 웨이퍼 처리 장치 및 이를 이용한 웨이퍼 처리 방법 |
| US20030027427A1 (en) * | 2001-08-06 | 2003-02-06 | Applied Materials, Inc. | Integrated system for oxide etching and metal liner deposition |
-
2002
- 2002-02-26 JP JP2002049567A patent/JP3727277B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-25 US US10/373,454 patent/US7341945B2/en not_active Expired - Lifetime
- 2003-02-26 TW TW092104133A patent/TW200304204A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| TW200304204A (en) | 2003-09-16 |
| US20040043609A1 (en) | 2004-03-04 |
| JP2003249499A (ja) | 2003-09-05 |
| US7341945B2 (en) | 2008-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI721061B (zh) | 用於積體電路中之小及大特徵的鈷或鎳及銅整合 | |
| US6607982B1 (en) | High magnesium content copper magnesium alloys as diffusion barriers | |
| US6764940B1 (en) | Method for depositing a diffusion barrier for copper interconnect applications | |
| US6924226B2 (en) | Methods for making multiple seed layers for metallic interconnects | |
| TWI383470B (zh) | 形成積體電路結構的方法 | |
| US7682496B2 (en) | Apparatus for depositing seed layers | |
| US20160309596A1 (en) | Methods for forming cobalt interconnects | |
| JP3727277B2 (ja) | 半導体装置の製造方法 | |
| US6689683B2 (en) | Method of manufacturing a semiconductor device | |
| JPH11307481A (ja) | 電解めっき装置および電解めっき方法 | |
| JPH0936230A (ja) | 半導体装置の製造方法 | |
| TWI427737B (zh) | 形成積體電路結構的方法 | |
| US6887522B2 (en) | Method for forming a copper thin film | |
| JP2005044910A (ja) | 配線形成方法及び配線形成装置 | |
| TW201347089A (zh) | 半導體裝置之製造方法、記憶媒體及半導體裝置 | |
| JP2002217202A (ja) | 銅配線膜形成方法 | |
| JP2004327715A (ja) | 多層配線構造の製造方法 | |
| JPH10154709A (ja) | 半導体装置の製造方法 | |
| JP4327407B2 (ja) | 銅配線膜形成方法 | |
| JP2004311545A (ja) | 半導体装置の製造方法及び高融点金属膜の堆積装置 | |
| JP2000309896A (ja) | 電解メッキ方法 | |
| JP2002076000A (ja) | 半導体装置の製造方法 | |
| JP2003178999A (ja) | 無電解メッキ方法、埋め込み配線の形成方法、及び埋め込み配線 | |
| JP2005166804A (ja) | 配線形成方法及び装置 | |
| JP2007214593A (ja) | 銅配線膜形成方法及び配線膜 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040622 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040818 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050830 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050927 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091007 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091007 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101007 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101007 Year of fee payment: 5 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101007 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111007 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111007 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121007 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121007 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131007 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |