JP2003249499A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 メッキ法により、ビアホール等の凹部にＣｕ
膜を埋め込む際、メッキ電極となるシードＣｕ膜の凝集
を防止し、ボイドの無い、良好な埋め込みを可能とする
半導体装置の製造方法を提供する。 【解決手段】 埋め込み対象となる凹部に、スパッタ法
等によりシードＣｕ膜を形成する。その後、該シードＣ
ｕ膜の凝集が起こる前に、シードＣｕ膜表面を酸化す
る。表面が酸化されたシードＣｕ膜を電極としてメッキ
法により凹部に金属膜を埋めこむ。上記酸化処理によ
り、シードＣｕ膜の表面マイグレーションが発生しにく
くなり、凝集が防止され、金属膜が凹部に良好に埋め込
まれる。
膜を埋め込む際、メッキ電極となるシードＣｕ膜の凝集
を防止し、ボイドの無い、良好な埋め込みを可能とする
半導体装置の製造方法を提供する。 【解決手段】 埋め込み対象となる凹部に、スパッタ法
等によりシードＣｕ膜を形成する。その後、該シードＣ
ｕ膜の凝集が起こる前に、シードＣｕ膜表面を酸化す
る。表面が酸化されたシードＣｕ膜を電極としてメッキ
法により凹部に金属膜を埋めこむ。上記酸化処理によ
り、シードＣｕ膜の表面マイグレーションが発生しにく
くなり、凝集が防止され、金属膜が凹部に良好に埋め込
まれる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に基板に開口した凹部内にＣｕ系金属を成
膜する方法に関するものである。
法に関し、特に基板に開口した凹部内にＣｕ系金属を成
膜する方法に関するものである。
【０００２】
【従来の技術】従来の半導体集積回路で用いられている
メタル配線の材料としては、比抵抗が低いことやパター
ニングが容易であることなどから、アルミニウムまたは
アルミニウム合金からなるアルミニウム系金属が用いら
れてきた。ところが、近年におけるＬＳＩ等の半導体集
積回路の高集積化、縮小化、高速化、さらには高信頼性
の要求が強くなってきたことに伴い、アルミニウム系金
属よりも低い抵抗率及び高いエレクトロマイグレーショ
ン（ＥＭ）耐性を有するＣｕ又はＣｕ合金からなるＣｕ
系金属が用いられるようになった。
メタル配線の材料としては、比抵抗が低いことやパター
ニングが容易であることなどから、アルミニウムまたは
アルミニウム合金からなるアルミニウム系金属が用いら
れてきた。ところが、近年におけるＬＳＩ等の半導体集
積回路の高集積化、縮小化、高速化、さらには高信頼性
の要求が強くなってきたことに伴い、アルミニウム系金
属よりも低い抵抗率及び高いエレクトロマイグレーショ
ン（ＥＭ）耐性を有するＣｕ又はＣｕ合金からなるＣｕ
系金属が用いられるようになった。
【０００３】このＣｕ系金属を用いて配線を形成する場
合、Ｃｕ系金属はドライエッチングを行うことが困難で
あるため所望の配線を形成することは難しい。そのた
め、例えば特公平５−４６９８３号公報に示されている
ように、層間絶縁膜に配線パターンの溝（凹部）を形成
し、全面にＣｕ膜を堆積して溝を埋め込んだ後、このＣ
ｕ膜に対してＣＭＰ（Chemical Mechanical Polishing
；化学機械研磨）を行って層間絶縁膜の上に形成され
たＣｕ膜を除去することにより、Ｃｕ膜を溝内に残して
埋込配線を形成するダマシン法が提案されている。ダマ
シン法には、埋込配線のみを形成するシングルダマシン
法と、配線溝とビアホールにＣｕ膜を充填して、埋込配
線とビアプラグを同時に形成するデュアルダマシン法が
あり、特にデュアルダマシン法は、工程数の削減が可能
であり、コストを低減できる。
合、Ｃｕ系金属はドライエッチングを行うことが困難で
あるため所望の配線を形成することは難しい。そのた
め、例えば特公平５−４６９８３号公報に示されている
ように、層間絶縁膜に配線パターンの溝（凹部）を形成
し、全面にＣｕ膜を堆積して溝を埋め込んだ後、このＣ
ｕ膜に対してＣＭＰ（Chemical Mechanical Polishing
；化学機械研磨）を行って層間絶縁膜の上に形成され
たＣｕ膜を除去することにより、Ｃｕ膜を溝内に残して
埋込配線を形成するダマシン法が提案されている。ダマ
シン法には、埋込配線のみを形成するシングルダマシン
法と、配線溝とビアホールにＣｕ膜を充填して、埋込配
線とビアプラグを同時に形成するデュアルダマシン法が
あり、特にデュアルダマシン法は、工程数の削減が可能
であり、コストを低減できる。
【０００４】このようなダマシン法において、配線溝、
若しくは配線溝とビアホールにＣｕ膜を充填する方法と
しては、高温リフロー法、スパッタ法及び電解メッキ法
が知られているが、アスペクト比が高い凹部への充填に
は電解メッキ法が優れている。
若しくは配線溝とビアホールにＣｕ膜を充填する方法と
しては、高温リフロー法、スパッタ法及び電解メッキ法
が知られているが、アスペクト比が高い凹部への充填に
は電解メッキ法が優れている。
【０００５】この電解メッキ法によって、配線溝やビア
ホール等の凹部にＣｕ等の金属膜を充填する場合、凹部
の側面及び底面にメッキ工程において陰極となるＣｕの
シード膜をあらかじめ形成する。その後、このシード膜
を陰極としてメッキを行うことにより、凹部にＣｕを充
填することができる。
ホール等の凹部にＣｕ等の金属膜を充填する場合、凹部
の側面及び底面にメッキ工程において陰極となるＣｕの
シード膜をあらかじめ形成する。その後、このシード膜
を陰極としてメッキを行うことにより、凹部にＣｕを充
填することができる。
【０００６】しかしながら、半導体集積回路の微細化に
伴って、配線幅の微細化が求められるようになり、配線
部及びビアホール部のアスペクト比がいっそう高くなっ
てきたことにより、電解メッキ法を用いても、Ｃｕの埋
込不良が生じることが多くなってきた。例えばビアホー
ル部に着目すると、アスペクト比が４を越えるビアホー
ルに対するＣｕ膜の充填が必要となってきているが、こ
のような高アスペクト比の凹部の底面及び側面にスパッ
タリング法によりシード膜を形成しようとすると、十分
なカバレッジが得られない場合がある。特にビアホール
底部付近の側面では、Ｃｕがアイランド（島）状に付着
して、シード膜が連続膜でなくなってしまう。この領域
では、メッキを行ってもＣｕ膜がほとんど成長しないか
不十分に成長する。これは、Ｃｕの電解メッキ浴（Ｃｕ
ＳＯ４・５Ｈ２Ｏ＋Ｈ２ＳＯ４）は強酸性であるから、
メッキによってＣｕ膜が成長する速度よりも、アイラン
ド状のシード膜が電解メッキ浴によって溶けてなくなる
速度の方が速いためである。したがって、凹部の上側部
分、すなわちシード膜が連続的に形成されている部分に
おいてはメッキによってＣｕ膜が成長していく一方、凹
部の下側部分、すなわちシード膜がアイランド状に形成
されている部分においてはＣｕ膜がほとんど成長しない
か又は不十分に成長するため、凹部は完全にＣｕを埋め
込むことが出来ずボイドが形成されてしまう。
伴って、配線幅の微細化が求められるようになり、配線
部及びビアホール部のアスペクト比がいっそう高くなっ
てきたことにより、電解メッキ法を用いても、Ｃｕの埋
込不良が生じることが多くなってきた。例えばビアホー
ル部に着目すると、アスペクト比が４を越えるビアホー
ルに対するＣｕ膜の充填が必要となってきているが、こ
のような高アスペクト比の凹部の底面及び側面にスパッ
タリング法によりシード膜を形成しようとすると、十分
なカバレッジが得られない場合がある。特にビアホール
底部付近の側面では、Ｃｕがアイランド（島）状に付着
して、シード膜が連続膜でなくなってしまう。この領域
では、メッキを行ってもＣｕ膜がほとんど成長しないか
不十分に成長する。これは、Ｃｕの電解メッキ浴（Ｃｕ
ＳＯ４・５Ｈ２Ｏ＋Ｈ２ＳＯ４）は強酸性であるから、
メッキによってＣｕ膜が成長する速度よりも、アイラン
ド状のシード膜が電解メッキ浴によって溶けてなくなる
速度の方が速いためである。したがって、凹部の上側部
分、すなわちシード膜が連続的に形成されている部分に
おいてはメッキによってＣｕ膜が成長していく一方、凹
部の下側部分、すなわちシード膜がアイランド状に形成
されている部分においてはＣｕ膜がほとんど成長しない
か又は不十分に成長するため、凹部は完全にＣｕを埋め
込むことが出来ずボイドが形成されてしまう。
【０００７】このようなシード膜不足を補うため、シー
ド膜の膜厚を厚く形成することが考えられるが、この場
合には、凹部の開口部においてシード膜が大きくオーバ
ーハングしてしまい、凹部の埋込が完了する前に開口部
が閉じてしまう（ピンチオフ）ことで大きなボイドが形
成されてしまう。よって、シード膜の厚さはあまり厚く
することが出来ない。
ド膜の膜厚を厚く形成することが考えられるが、この場
合には、凹部の開口部においてシード膜が大きくオーバ
ーハングしてしまい、凹部の埋込が完了する前に開口部
が閉じてしまう（ピンチオフ）ことで大きなボイドが形
成されてしまう。よって、シード膜の厚さはあまり厚く
することが出来ない。
【０００８】この問題を解決する１つの方法として特開
２０００−１８３１６０号公報に示されているような、
無電解メッキによるシード膜の補強を行い、その後電解
メッキを行いＣｕを充填することが提案されている。し
かし、この方法ではメッキ装置に新たなメッキ浴を装着
する必要があり、装置も非常に複雑になる。また、一般
的に無電解メッキ法は安定性，再現性が乏しく、量産性
が悪い。
２０００−１８３１６０号公報に示されているような、
無電解メッキによるシード膜の補強を行い、その後電解
メッキを行いＣｕを充填することが提案されている。し
かし、この方法ではメッキ装置に新たなメッキ浴を装着
する必要があり、装置も非常に複雑になる。また、一般
的に無電解メッキ法は安定性，再現性が乏しく、量産性
が悪い。
【０００９】また、シード膜のカバレッジを改善する別
の方法として、基板とターゲット間の距離を通常より長
くしたロングスロースパッタ法や、Ｃｕをイオン化し基
板バイアスを印可することで積極的にＣｕイオンを凹部
内部に引き込むイオン化スパッタ法などが用いられてい
る。しかし、これらの方法を用いた場合でも、相対的に
シードＣｕ層の厚さが薄い凹部の側壁では、スパッタ時
のスパッタ原子やイオン等の衝突（Bombardment）によ
り基板温度が上昇し、Ｃｕ膜が凝集してしまうという問
題が発生する。
の方法として、基板とターゲット間の距離を通常より長
くしたロングスロースパッタ法や、Ｃｕをイオン化し基
板バイアスを印可することで積極的にＣｕイオンを凹部
内部に引き込むイオン化スパッタ法などが用いられてい
る。しかし、これらの方法を用いた場合でも、相対的に
シードＣｕ層の厚さが薄い凹部の側壁では、スパッタ時
のスパッタ原子やイオン等の衝突（Bombardment）によ
り基板温度が上昇し、Ｃｕ膜が凝集してしまうという問
題が発生する。
【００１０】バリアメタル上に成膜するシードＣｕ膜
は、Ｃｕ膜自身のエネルギーを最小にしようとするた
め、温度などＣｕ原子の表面マイグレーションを起こす
のに十分なエネルギーが加えられれば凝集が起こる。こ
こで、Ｃｕ成膜ホルダー温度を８０℃に設定してＣｕ成
膜を実施したときのシードＣｕ膜の凝集の様子を図５
（ａ）に示す。成膜時の温度が高いとＣｕがアイランド
状に凝集してしまう。このように凝集したシードＣｕ膜
を用いてＣｕメッキを行った場合、図５（ｂ）に示すよ
うに埋設不良が発生してしまう。これは、メッキを実施
するとき、基板上のシードＣｕ膜がメッキ時の陰極とな
るが、シードＣｕ膜に被覆されていない部分ではＣｕの
析出が起こらず、又は不十分に析出するためである。従
って、これを防止するため、シードＣｕ成膜時のホルダ
ー温度を例えば−４０℃として基板を冷却することによ
り、シードＣｕ膜の凝集を抑制するようにしている。
は、Ｃｕ膜自身のエネルギーを最小にしようとするた
め、温度などＣｕ原子の表面マイグレーションを起こす
のに十分なエネルギーが加えられれば凝集が起こる。こ
こで、Ｃｕ成膜ホルダー温度を８０℃に設定してＣｕ成
膜を実施したときのシードＣｕ膜の凝集の様子を図５
（ａ）に示す。成膜時の温度が高いとＣｕがアイランド
状に凝集してしまう。このように凝集したシードＣｕ膜
を用いてＣｕメッキを行った場合、図５（ｂ）に示すよ
うに埋設不良が発生してしまう。これは、メッキを実施
するとき、基板上のシードＣｕ膜がメッキ時の陰極とな
るが、シードＣｕ膜に被覆されていない部分ではＣｕの
析出が起こらず、又は不十分に析出するためである。従
って、これを防止するため、シードＣｕ成膜時のホルダ
ー温度を例えば−４０℃として基板を冷却することによ
り、シードＣｕ膜の凝集を抑制するようにしている。
【００１１】
【発明が解決しようとする課題】しかしながら、基板を
冷却しながらシード膜の成膜を行った場合でも、Ｃｕの
凝集が発生する場合があることが判明した。すなわち、
シードＣｕ膜成膜後、常温の真空中に長期間保管する
と、シードＣｕ膜が表面マイグレーションにより凝集し
てしまうことがわかった。半導体装置の製造において
は、一般に、複数枚のウエハを１ロットとして処理が行
なわれるため、１ロット分まとめてシード膜成膜装置内
に搬入され、１ロット内のウエハ全てに対するシード膜
の形成が終了した後、真空雰囲気とされたシード膜成膜
装置から大気中へ１ロット分まとめて搬出され、次のメ
ッキ処理が行なわれる処理装置に搬送されることにな
る。そのため、１ロットの中で先にシード膜が成膜され
たウエハは、同じロットの残りのウエハに対するシード
膜成膜が完了するまで、真空雰囲気中で保管されること
になる。この間、冷却は行なわれないため、保管期間が
長くなるとシード膜が凝集してしまう。これを防止する
ためには、シード膜成膜後も冷却し続けることが考えら
れるが、そのためには、新たに冷却設備を設ける等の必
要が生じ、コストの増加につながるため好ましくない。
冷却しながらシード膜の成膜を行った場合でも、Ｃｕの
凝集が発生する場合があることが判明した。すなわち、
シードＣｕ膜成膜後、常温の真空中に長期間保管する
と、シードＣｕ膜が表面マイグレーションにより凝集し
てしまうことがわかった。半導体装置の製造において
は、一般に、複数枚のウエハを１ロットとして処理が行
なわれるため、１ロット分まとめてシード膜成膜装置内
に搬入され、１ロット内のウエハ全てに対するシード膜
の形成が終了した後、真空雰囲気とされたシード膜成膜
装置から大気中へ１ロット分まとめて搬出され、次のメ
ッキ処理が行なわれる処理装置に搬送されることにな
る。そのため、１ロットの中で先にシード膜が成膜され
たウエハは、同じロットの残りのウエハに対するシード
膜成膜が完了するまで、真空雰囲気中で保管されること
になる。この間、冷却は行なわれないため、保管期間が
長くなるとシード膜が凝集してしまう。これを防止する
ためには、シード膜成膜後も冷却し続けることが考えら
れるが、そのためには、新たに冷却設備を設ける等の必
要が生じ、コストの増加につながるため好ましくない。
【００１２】このシード膜成膜後の凝集は、特に、高ア
スペクト比のビアホール側壁など、シードＣｕ膜厚が薄
くなる箇所で顕著であり、このように凝集したシード膜
を用いてメッキを行なった場合、上述の図５と同様の状
態となり、埋設不良が発生してしまう。
スペクト比のビアホール側壁など、シードＣｕ膜厚が薄
くなる箇所で顕著であり、このように凝集したシード膜
を用いてメッキを行なった場合、上述の図５と同様の状
態となり、埋設不良が発生してしまう。
【００１３】したがって、本発明は、凹部におけるシー
ド膜の凝集を防止し、メッキ法により充填された金属膜
にボイドが形成されないようにすることで、良好な電気
特性が得られ歩留まりを向上さえることが可能な半導体
装置の製造方法を提供することを目的としている。
ド膜の凝集を防止し、メッキ法により充填された金属膜
にボイドが形成されないようにすることで、良好な電気
特性が得られ歩留まりを向上さえることが可能な半導体
装置の製造方法を提供することを目的としている。
【００１４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ウエハ上の絶縁膜に凹部を形成する工程と、
上記凹部の底面および内側面上にシード金属膜を形成す
る工程と、上記シード金属膜の凝集が起こる前に上記シ
ード金属膜表面を酸化する工程と、上記シード金属膜を
電極としてメッキを行なうことにより上記凹部に金属膜
を埋め込む工程とを有することを特徴としている。
造方法は、ウエハ上の絶縁膜に凹部を形成する工程と、
上記凹部の底面および内側面上にシード金属膜を形成す
る工程と、上記シード金属膜の凝集が起こる前に上記シ
ード金属膜表面を酸化する工程と、上記シード金属膜を
電極としてメッキを行なうことにより上記凹部に金属膜
を埋め込む工程とを有することを特徴としている。
【００１５】上記酸化は、上記シード金属膜表面を酸素
を含むガスまたは大気に曝すことにより行なうことがで
きる。
を含むガスまたは大気に曝すことにより行なうことがで
きる。
【００１６】また、本発明の半導体装置の製造方法は、
真空状態とされた第１、第２および第３のチャンバー
と、上記第１、第２および第３のチャンバー間で真空状
態を保ったままウエハの搬送を行なう搬送チャンバーと
を備えた成膜装置を用いた半導体装置の製造方法であっ
て、上記第１のチャンバーにおいて、ウエハ上の絶縁膜
に設けられた凹部の底面および内側面上にシード金属膜
を形成する工程と、上記ウエハを上記搬送チャンバーに
より上記第２のチャンバーに搬送し、上記第２のチャン
バーにおいて上記シード金属膜の凝集が起こる前に上記
シード金属膜の表面を酸素を含むガスに曝して上記シー
ド金属膜表面を酸化する工程と、上記シード金属膜表面
が酸化されたウエハを上記搬送チャンバーにより上記第
３のチャンバーに搬送し、上記第３のチャンバーで上記
ウエハを保管する工程と、上記保管後、上記ウエハを上
記成膜措置から大気へ搬出する工程と、上記表面が酸化
されたシード金属膜を電極としてメッキを行なうことに
より上記凹部に金属膜を埋め込む工程とを備えることを
特徴としている。
真空状態とされた第１、第２および第３のチャンバー
と、上記第１、第２および第３のチャンバー間で真空状
態を保ったままウエハの搬送を行なう搬送チャンバーと
を備えた成膜装置を用いた半導体装置の製造方法であっ
て、上記第１のチャンバーにおいて、ウエハ上の絶縁膜
に設けられた凹部の底面および内側面上にシード金属膜
を形成する工程と、上記ウエハを上記搬送チャンバーに
より上記第２のチャンバーに搬送し、上記第２のチャン
バーにおいて上記シード金属膜の凝集が起こる前に上記
シード金属膜の表面を酸素を含むガスに曝して上記シー
ド金属膜表面を酸化する工程と、上記シード金属膜表面
が酸化されたウエハを上記搬送チャンバーにより上記第
３のチャンバーに搬送し、上記第３のチャンバーで上記
ウエハを保管する工程と、上記保管後、上記ウエハを上
記成膜措置から大気へ搬出する工程と、上記表面が酸化
されたシード金属膜を電極としてメッキを行なうことに
より上記凹部に金属膜を埋め込む工程とを備えることを
特徴としている。
【００１７】また、本発明の半導体装置の製造方法は、
真空状態とされたチャンバーと、真空引きおよび大気開
放を行なうロードロックと、上記チャンバーおよび上記
ロードロック間で真空状態を保ったままウエハの搬送を
行なう搬送チャンバーとを備えた成膜装置を用いた半導
体装置の製造方法であって、上記チャンバーにおいて、
ウエハ上の絶縁膜に設けられた凹部の底面および内側面
上ににシード金属膜を形成する工程と、上記シード金属
膜が形成されたウエハを上記搬送チャンバーにより上記
ロードロックに搬送し、上記シード金属膜の凝集が起こ
る前に上記ロードロックを大気開放して上記シード金属
膜表面を酸化する工程と、上記表面が酸化されたシード
金属膜を電極としてメッキを行なうことにより上記凹部
に金属膜を埋め込む工程とを備えることを特徴としてい
る。
真空状態とされたチャンバーと、真空引きおよび大気開
放を行なうロードロックと、上記チャンバーおよび上記
ロードロック間で真空状態を保ったままウエハの搬送を
行なう搬送チャンバーとを備えた成膜装置を用いた半導
体装置の製造方法であって、上記チャンバーにおいて、
ウエハ上の絶縁膜に設けられた凹部の底面および内側面
上ににシード金属膜を形成する工程と、上記シード金属
膜が形成されたウエハを上記搬送チャンバーにより上記
ロードロックに搬送し、上記シード金属膜の凝集が起こ
る前に上記ロードロックを大気開放して上記シード金属
膜表面を酸化する工程と、上記表面が酸化されたシード
金属膜を電極としてメッキを行なうことにより上記凹部
に金属膜を埋め込む工程とを備えることを特徴としてい
る。
【００１８】本発明によれば、上記のように、シード金
属膜形成後、該シード金属膜が凝集する前に、その表面
を酸化しているため、その後、そのウエハが、例えば常
温の真空中に保管されても、シード金属膜の表面マイグ
レーションが阻害されるため、凝集を防ぐことができ
る。したがって、そのシード金属膜を用いてメッキを行
なうことにより、凹部に良好に金属膜を埋め込むことが
可能となる。
属膜形成後、該シード金属膜が凝集する前に、その表面
を酸化しているため、その後、そのウエハが、例えば常
温の真空中に保管されても、シード金属膜の表面マイグ
レーションが阻害されるため、凝集を防ぐことができ
る。したがって、そのシード金属膜を用いてメッキを行
なうことにより、凹部に良好に金属膜を埋め込むことが
可能となる。
【００１９】なお、シード金属膜表面に形成される酸化
膜は、メッキを行なう際、メッキ液に溶け、シード金属
膜表面が露出することとなるため、メッキが阻害される
ことはない。
膜は、メッキを行なう際、メッキ液に溶け、シード金属
膜表面が露出することとなるため、メッキが阻害される
ことはない。
【００２０】
【発明の実施の形態】本発明の上記および他の目的、特
徴および利点を明確にすべく、添付した図面を参照しな
がら、本発明の実施の形態を以下に詳述する。
徴および利点を明確にすべく、添付した図面を参照しな
がら、本発明の実施の形態を以下に詳述する。
【００２１】図１に、本発明の第１実施例としての工程
断面図が示されている。
断面図が示されている。
【００２２】図１（ａ）に示すように、半導体基板上に
形成された層間絶縁膜１０１に下層配線用の溝を形成
し、該溝内にバリアメタル膜１０２としてＴａＮ膜を形
成し、さらに溝をＣｕ膜で埋め込み下層配線１０３を形
成する。続いて、下層配線１０３を覆って層間絶縁膜１
０４を成膜後、リソグラフィ及びドライエッチングによ
り配線溝１０５とビアホール１０６をそれぞれ形成す
る。
形成された層間絶縁膜１０１に下層配線用の溝を形成
し、該溝内にバリアメタル膜１０２としてＴａＮ膜を形
成し、さらに溝をＣｕ膜で埋め込み下層配線１０３を形
成する。続いて、下層配線１０３を覆って層間絶縁膜１
０４を成膜後、リソグラフィ及びドライエッチングによ
り配線溝１０５とビアホール１０６をそれぞれ形成す
る。
【００２３】次いで、必要に応じてスパッタ前処理を行
なう。スパッタ前処理は、例えば、真空中にＡｒプラズ
マを形成し、Ａｒイオンにて酸化膜換算１０ｎｍ分のエ
ッチングを行う。水素プラズマの還元作用を用いた前処
理でもよい。
なう。スパッタ前処理は、例えば、真空中にＡｒプラズ
マを形成し、Ａｒイオンにて酸化膜換算１０ｎｍ分のエ
ッチングを行う。水素プラズマの還元作用を用いた前処
理でもよい。
【００２４】次に、図１（ｂ）のように、配線溝１０５
及びビアホール１０６の内壁を含む全面に、スパッタ法
により、バリアメタル膜１０７としてＴａ／ＴａＮ積層
膜を２０ｎｍ／２０ｎｍの厚さで成膜する。具体的に
は、Ｔａターゲットを具備するチャンバー内のホルダー
上にウエハを配置し、プロセスガスＡｒ／Ｎ２圧力４Ｐ
ａ，ＤＣパワー１ＫＷの条件で成膜される。ホルダーに
内蔵されているヒーターは１００℃に設定する。成膜途
中でＮ２を遮断し、Ａｒのみでのスパッタを行うことに
より、ＴａＮ→Ｔａを連続成膜する。ここで、ホルダー
の設定温度は室温あるいは零下に冷却してもよく、より
低い方が好ましい。なお、バリアメタル膜１０７の成膜
は、ＣＶＤ法や、ＡＬＤ（Atomic Layer Deposition）
法で行なってもよい。
及びビアホール１０６の内壁を含む全面に、スパッタ法
により、バリアメタル膜１０７としてＴａ／ＴａＮ積層
膜を２０ｎｍ／２０ｎｍの厚さで成膜する。具体的に
は、Ｔａターゲットを具備するチャンバー内のホルダー
上にウエハを配置し、プロセスガスＡｒ／Ｎ２圧力４Ｐ
ａ，ＤＣパワー１ＫＷの条件で成膜される。ホルダーに
内蔵されているヒーターは１００℃に設定する。成膜途
中でＮ２を遮断し、Ａｒのみでのスパッタを行うことに
より、ＴａＮ→Ｔａを連続成膜する。ここで、ホルダー
の設定温度は室温あるいは零下に冷却してもよく、より
低い方が好ましい。なお、バリアメタル膜１０７の成膜
は、ＣＶＤ法や、ＡＬＤ（Atomic Layer Deposition）
法で行なってもよい。
【００２５】さらに、図１（ｃ）のように、前記バリア
メタル膜１０７上に、スパッタ法により、シードＣｕ膜
１０８を成膜する。詳しくは、Ｃｕターゲットを具備す
るチャンバー内にて、まず、ホルダー上でウエハを保持
し冷却した後、プロセスガスＡｒ圧力８Ｐａ，ＤＣパワ
ー１ＫＷの条件で２００ｎｍの厚さのＣｕ膜を（成膜レ
ートは１５０ｎｍ／ｍｉｎであり成膜時間は８０秒）成
膜する。ここで、ビアホール１０６のアスペクト比は
４．８、ビアホールサイドにおけるカバレッジは６％で
あり、ホール内壁のシードＣｕ膜の厚さは１２ｎｍとな
った。上記冷却は、チラー（chiller）にて−４０℃に
冷却された冷媒を用いて行ない、ホルダーを−４０℃に
する。ホルダーはＥＳＣ（Electro Static Chuck；静電
吸着）を具備するホルダーを用いるが、ウエハ押さえ
（クランプ）タイプでもよい。ホルダーに吸着した基板
の裏面に−４０℃に冷却されたＡｒガスを吹きつけ基板
を冷却する。冷却は６０秒実施する。ここでは、ウエハ
裏面から冷却されたＡｒを吹きつけることでウエハを冷
却する方法を用いたが、ホルダーからの直接の熱伝導に
てウエハを冷却できればＡｒを用いなくても良く、また
ウエハを冷却するその他の方法を用いても良い。ここで
は、スパッタ法によりシード膜を形成したが、ＣＶＤ法
を用いても構わない。
メタル膜１０７上に、スパッタ法により、シードＣｕ膜
１０８を成膜する。詳しくは、Ｃｕターゲットを具備す
るチャンバー内にて、まず、ホルダー上でウエハを保持
し冷却した後、プロセスガスＡｒ圧力８Ｐａ，ＤＣパワ
ー１ＫＷの条件で２００ｎｍの厚さのＣｕ膜を（成膜レ
ートは１５０ｎｍ／ｍｉｎであり成膜時間は８０秒）成
膜する。ここで、ビアホール１０６のアスペクト比は
４．８、ビアホールサイドにおけるカバレッジは６％で
あり、ホール内壁のシードＣｕ膜の厚さは１２ｎｍとな
った。上記冷却は、チラー（chiller）にて−４０℃に
冷却された冷媒を用いて行ない、ホルダーを−４０℃に
する。ホルダーはＥＳＣ（Electro Static Chuck；静電
吸着）を具備するホルダーを用いるが、ウエハ押さえ
（クランプ）タイプでもよい。ホルダーに吸着した基板
の裏面に−４０℃に冷却されたＡｒガスを吹きつけ基板
を冷却する。冷却は６０秒実施する。ここでは、ウエハ
裏面から冷却されたＡｒを吹きつけることでウエハを冷
却する方法を用いたが、ホルダーからの直接の熱伝導に
てウエハを冷却できればＡｒを用いなくても良く、また
ウエハを冷却するその他の方法を用いても良い。ここで
は、スパッタ法によりシード膜を形成したが、ＣＶＤ法
を用いても構わない。
【００２６】その後、本発明に従って、シード膜が形成
されたウエハを、酸素を含むガスに曝すことによりシー
ド膜表面を酸化して、図１（ｄ）のように、酸化膜１０
９を形成する。この酸化工程は、シード膜が凝集する前
に行なわれる。この酸化処理により、Ｃｕ膜の表面マイ
グレーションが阻害されるため、Ｃｕ膜の凝集を防止す
ることができる。
されたウエハを、酸素を含むガスに曝すことによりシー
ド膜表面を酸化して、図１（ｄ）のように、酸化膜１０
９を形成する。この酸化工程は、シード膜が凝集する前
に行なわれる。この酸化処理により、Ｃｕ膜の表面マイ
グレーションが阻害されるため、Ｃｕ膜の凝集を防止す
ることができる。
【００２７】図２に、シードＣｕ膜成膜後、シード膜を
酸素を含むガスに曝すまでの時間（真空チャンバに保管
する時間）を変化させたときの、シードＣｕ膜の凝集の
様子を観察した結果を示す。本実施例では、上述のとお
り、ホール内壁のシードＣｕ膜の厚さは１２ｎｍであ
る。図２に示されるように、シードＣｕ膜が形成された
ウエハを真空チャンバに２３分以上保管すると凝集が起
こり、時間が長くなるほど凝集がひどくなった。したが
って、シード膜の膜厚が１２ｎｍ以下の場合、シード膜
成膜終了から２０分以内に酸素を含むガスに曝すことで
シード膜の凝集を防止することができる。
酸素を含むガスに曝すまでの時間（真空チャンバに保管
する時間）を変化させたときの、シードＣｕ膜の凝集の
様子を観察した結果を示す。本実施例では、上述のとお
り、ホール内壁のシードＣｕ膜の厚さは１２ｎｍであ
る。図２に示されるように、シードＣｕ膜が形成された
ウエハを真空チャンバに２３分以上保管すると凝集が起
こり、時間が長くなるほど凝集がひどくなった。したが
って、シード膜の膜厚が１２ｎｍ以下の場合、シード膜
成膜終了から２０分以内に酸素を含むガスに曝すことで
シード膜の凝集を防止することができる。
【００２８】次に、図１（ｅ）に示すように、シード膜
１０８を陰極としたメッキ法により、配線溝１０５及び
ビアホール１０６内にＣｕ膜１１０を埋込む。このメッ
キ処理は、Ｃｕの電解メッキ浴（ＣｕＳＯ４・５Ｈ２Ｏ
＋Ｈ２ＳＯ４）にウエハを浸漬し、シード膜１０８をメ
ッキ電極として行なう。このとき、シード膜１０８を覆
っている酸化膜１０９は、メッキ浴に溶けてなくなり、
シード膜１０８の表面が露出するため、シード膜１０８
はメッキ電極として機能することができる。従って、酸
化膜１０９の厚さは、シード膜１０８の凝集を防止で
き、且つ、メッキを妨げない厚さとされ、１〜２ｎｍ程
度とされるのが好ましい。
１０８を陰極としたメッキ法により、配線溝１０５及び
ビアホール１０６内にＣｕ膜１１０を埋込む。このメッ
キ処理は、Ｃｕの電解メッキ浴（ＣｕＳＯ４・５Ｈ２Ｏ
＋Ｈ２ＳＯ４）にウエハを浸漬し、シード膜１０８をメ
ッキ電極として行なう。このとき、シード膜１０８を覆
っている酸化膜１０９は、メッキ浴に溶けてなくなり、
シード膜１０８の表面が露出するため、シード膜１０８
はメッキ電極として機能することができる。従って、酸
化膜１０９の厚さは、シード膜１０８の凝集を防止で
き、且つ、メッキを妨げない厚さとされ、１〜２ｎｍ程
度とされるのが好ましい。
【００２９】続いて、ＣＭＰ（Chemical Mechanical Po
lishing；化学的機械研磨）法により層間絶縁膜１０４
上に形成されたＣｕ膜１１０およびバリアメタル膜１０
７を除去し、配線溝１０５及びビアホール１０６内のみ
にＣｕ膜１０９を残すことにより上層配線１１１および
ビアプラグ１１２が形成される。
lishing；化学的機械研磨）法により層間絶縁膜１０４
上に形成されたＣｕ膜１１０およびバリアメタル膜１０
７を除去し、配線溝１０５及びビアホール１０６内のみ
にＣｕ膜１０９を残すことにより上層配線１１１および
ビアプラグ１１２が形成される。
【００３０】上記のスパッタ前処理（図１（ａ））から
シード膜表面を酸化する工程（図１（ｄ））までは、図
３に示すようなバリアメタル／シード成膜装置１０にて
行なわれる。バリアメタル／シード成膜装置１０は、複
数個、ここでは第１から第４の４つのプロセスチャンバ
ＰＣ１〜ＰＣ４を有しており、各チャンバＰＣ１〜ＰＣ
４は真空に引かれているとともに、搬送チャンバＴＣに
よって各プロセスチャンバ間で真空状態を保ったままで
半導体基板としてのウエハの搬送が可能とされている。
さらに、成膜装置１０は、ウエハの搬入および搬出を行
なうための第１および第２のロードロックＬ／Ｌ１、Ｌ
／Ｌ２を備えている。
シード膜表面を酸化する工程（図１（ｄ））までは、図
３に示すようなバリアメタル／シード成膜装置１０にて
行なわれる。バリアメタル／シード成膜装置１０は、複
数個、ここでは第１から第４の４つのプロセスチャンバ
ＰＣ１〜ＰＣ４を有しており、各チャンバＰＣ１〜ＰＣ
４は真空に引かれているとともに、搬送チャンバＴＣに
よって各プロセスチャンバ間で真空状態を保ったままで
半導体基板としてのウエハの搬送が可能とされている。
さらに、成膜装置１０は、ウエハの搬入および搬出を行
なうための第１および第２のロードロックＬ／Ｌ１、Ｌ
／Ｌ２を備えている。
【００３１】まず、処理対象のウエハが装置１０の外部
より順次ロードロックＬ／Ｌ１に搬送され、複数、例え
ば２５枚のウエハがロードロックＬ／Ｌ１内に搬送され
た後、ロードロックＬ／Ｌ１が真空引きされる。
より順次ロードロックＬ／Ｌ１に搬送され、複数、例え
ば２５枚のウエハがロードロックＬ／Ｌ１内に搬送され
た後、ロードロックＬ／Ｌ１が真空引きされる。
【００３２】その後、ロードロックＬ／Ｌ１から１枚目
のウエハが搬送チャンバにより第１プロセスチャンバＰ
Ｃ１に搬送され、図１（ａ）のスパッタ前処理が行なわ
れる。続いて、該ウエハは、第２プロセスチャンバＰＣ
２に搬送されて、図１（ｂ）のバリアメタル１０７が成
膜され、次に第３プロセスチャンバＰＣ３に搬送され
て、図１（ｃ）のシードＣｕ膜の成膜が行なわれる。そ
の後、第４プロセスチャンバＰＣ４に搬送され、シード
膜の表面が酸化されて、図１（ｄ）の酸化膜１０９が形
成される。
のウエハが搬送チャンバにより第１プロセスチャンバＰ
Ｃ１に搬送され、図１（ａ）のスパッタ前処理が行なわ
れる。続いて、該ウエハは、第２プロセスチャンバＰＣ
２に搬送されて、図１（ｂ）のバリアメタル１０７が成
膜され、次に第３プロセスチャンバＰＣ３に搬送され
て、図１（ｃ）のシードＣｕ膜の成膜が行なわれる。そ
の後、第４プロセスチャンバＰＣ４に搬送され、シード
膜の表面が酸化されて、図１（ｄ）の酸化膜１０９が形
成される。
【００３３】酸化処理の終了したウエハは、第２ロード
ロックＬ／Ｌ２に搬送されて待機する。第１ロードロッ
クＬ／Ｌ１にある２枚目以降のウエハも、上記と同様に
して順次、プロセスチャンバＰＣ１〜ＰＣ４において各
処理が行なわれた後、ロードロックＬ／Ｌ２に搬送され
て待機する。ロードロックＬ／Ｌ２にシード膜表面の酸
化処理が終了した２５枚のウエハが全て揃った後、ロー
ドロックＬ／Ｌ２が大気開放されて、２５枚のウエハが
まとめて成膜装置１０外部に搬出される。その後は、メ
ッキ処理装置（図示せず）に搬送されて、図１（ｅ）の
メッキ処理が行なわれる。
ロックＬ／Ｌ２に搬送されて待機する。第１ロードロッ
クＬ／Ｌ１にある２枚目以降のウエハも、上記と同様に
して順次、プロセスチャンバＰＣ１〜ＰＣ４において各
処理が行なわれた後、ロードロックＬ／Ｌ２に搬送され
て待機する。ロードロックＬ／Ｌ２にシード膜表面の酸
化処理が終了した２５枚のウエハが全て揃った後、ロー
ドロックＬ／Ｌ２が大気開放されて、２５枚のウエハが
まとめて成膜装置１０外部に搬出される。その後は、メ
ッキ処理装置（図示せず）に搬送されて、図１（ｅ）の
メッキ処理が行なわれる。
【００３４】このようなバリアメタル膜／シード膜成膜
装置１０によれば、第３プロセスチャンバＰＣ３にてシ
ード膜が形成されたウエハは、すぐに（２０分以内
に）、搬送チャンバによって第４プロセスチャンバに搬
送し、酸化処理を行なうことができる。従って、同時に
成膜装置内に搬入された複数のウエハの内、先に処理さ
れたウエハは、残りのウエハの処理が終了するまで、常
温・真空雰囲気とされたロードロックＬ／Ｌ２に放置さ
れることとなるが、シード膜表面に酸化膜が形成された
状態での放置となるため、シード膜の凝集を防止するこ
とができる。
装置１０によれば、第３プロセスチャンバＰＣ３にてシ
ード膜が形成されたウエハは、すぐに（２０分以内
に）、搬送チャンバによって第４プロセスチャンバに搬
送し、酸化処理を行なうことができる。従って、同時に
成膜装置内に搬入された複数のウエハの内、先に処理さ
れたウエハは、残りのウエハの処理が終了するまで、常
温・真空雰囲気とされたロードロックＬ／Ｌ２に放置さ
れることとなるが、シード膜表面に酸化膜が形成された
状態での放置となるため、シード膜の凝集を防止するこ
とができる。
【００３５】図４に本実施例によりビアホールにＣｕ膜
を埋め込んだときの様子を示す。シード膜形成後、２０
分以内にシード膜表面を酸化したことにより、図４
（ａ）に示すように、凝集の無い良好なシード膜が得ら
れている。また、このシード膜を用いてメッキを行なう
ことにより、図４（ｂ）のように、ボイドが無く良好な
埋込性が得られている。
を埋め込んだときの様子を示す。シード膜形成後、２０
分以内にシード膜表面を酸化したことにより、図４
（ａ）に示すように、凝集の無い良好なシード膜が得ら
れている。また、このシード膜を用いてメッキを行なう
ことにより、図４（ｂ）のように、ボイドが無く良好な
埋込性が得られている。
【００３６】上記第１実施例では、シード膜を形成した
後、ウエハを別のチャンバーに搬送して、シード膜表面
を酸素を含むガスに曝すという新たな工程が必要とされ
たが、以下、第２実施例として、新たな工程の追加無し
に、シード膜の凝集を防止する方法につき説明する。
後、ウエハを別のチャンバーに搬送して、シード膜表面
を酸素を含むガスに曝すという新たな工程が必要とされ
たが、以下、第２実施例として、新たな工程の追加無し
に、シード膜の凝集を防止する方法につき説明する。
【００３７】製造工程フローは、第１実施例と同様、図
１（ａ）〜（ｆ）のように行われるが、本実施例では、
図１（ｄ）の工程において、シード膜１０８を大気に曝
すことにより、酸化膜１０９が形成される。
１（ａ）〜（ｆ）のように行われるが、本実施例では、
図１（ｄ）の工程において、シード膜１０８を大気に曝
すことにより、酸化膜１０９が形成される。
【００３８】また、本実施例においても、図３に示すよ
うなバリアメタル／シード膜成膜装置１０が用いられる
が、本実施例では、第１および第２のロードロックＬ／
Ｌ１、Ｌ／Ｌ２が、ウエハ一枚ごとに真空引き及び大気
開放を実施できるように構成された装置を用いる。
うなバリアメタル／シード膜成膜装置１０が用いられる
が、本実施例では、第１および第２のロードロックＬ／
Ｌ１、Ｌ／Ｌ２が、ウエハ一枚ごとに真空引き及び大気
開放を実施できるように構成された装置を用いる。
【００３９】まず、第１実施例と同様にして図１（ａ）
のように配線溝１０５およびビアホール１０６が形成さ
れた一枚のウエハが、第１のロードロックＬ／Ｌ１に搬
送され、該ロードロックＬ／Ｌ１が真空引きされる。そ
の後、該ウエハは、搬送チャンバＴＣにより第１プロセ
スチャンバＰＣ１に搬送されて、スパッタ前処理が行な
われ、続いて第２プロセスチャンバＰＣ２において、図
１（ｂ）のようにバリアメタル１０７が成膜され、さら
に第３プロセスチャンバＰＣ３において、図１（ｄ）の
ようにシードＣｕ膜１０８が形成される。
のように配線溝１０５およびビアホール１０６が形成さ
れた一枚のウエハが、第１のロードロックＬ／Ｌ１に搬
送され、該ロードロックＬ／Ｌ１が真空引きされる。そ
の後、該ウエハは、搬送チャンバＴＣにより第１プロセ
スチャンバＰＣ１に搬送されて、スパッタ前処理が行な
われ、続いて第２プロセスチャンバＰＣ２において、図
１（ｂ）のようにバリアメタル１０７が成膜され、さら
に第３プロセスチャンバＰＣ３において、図１（ｄ）の
ようにシードＣｕ膜１０８が形成される。
【００４０】次に、本実施例では、シードＣｕ膜１０８
が形成されたウエハは、第２ロードロックＬ／Ｌ２に搬
送され、シードＣｕ膜１０８の凝集がおこる前に、ロー
ドロックＬ／Ｌ２が大気開放される。この結果、シード
膜１０８の表面が大気により酸化されて、図１（ｄ）の
ように、シード膜１０８の表面が酸化膜１０９で覆われ
る。本実施例においても、この酸化膜１０９によってシ
ード膜の表面マイグレーションが阻止されるため、凝集
を防止できる。
が形成されたウエハは、第２ロードロックＬ／Ｌ２に搬
送され、シードＣｕ膜１０８の凝集がおこる前に、ロー
ドロックＬ／Ｌ２が大気開放される。この結果、シード
膜１０８の表面が大気により酸化されて、図１（ｄ）の
ように、シード膜１０８の表面が酸化膜１０９で覆われ
る。本実施例においても、この酸化膜１０９によってシ
ード膜の表面マイグレーションが阻止されるため、凝集
を防止できる。
【００４１】その後は、大気開放されたロードロックＬ
／Ｌ２からウエハを別の装置に搬送し、上記実施例と同
様にして、図１（ｅ）のようにシード膜１０８を電極と
した電解メッキにより、Ｃｕ膜を形成し、続いてＣＭＰ
を行なって図１（ｆ）のように、配線１１１とビアプラ
グ１１２を形成する。
／Ｌ２からウエハを別の装置に搬送し、上記実施例と同
様にして、図１（ｅ）のようにシード膜１０８を電極と
した電解メッキにより、Ｃｕ膜を形成し、続いてＣＭＰ
を行なって図１（ｆ）のように、配線１１１とビアプラ
グ１１２を形成する。
【００４２】２枚目以降のウエハについても、上記と同
様にして、順次、第１ロードロックＬ／Ｌ１から装置１
０内に搬入され、スパッタ前処理、バリアメタル形成、
シードＣｕ膜形成が行なわれ、ロードロックＬ／Ｌ２に
おいて大気酸化が行なわれる。
様にして、順次、第１ロードロックＬ／Ｌ１から装置１
０内に搬入され、スパッタ前処理、バリアメタル形成、
シードＣｕ膜形成が行なわれ、ロードロックＬ／Ｌ２に
おいて大気酸化が行なわれる。
【００４３】このように、本実施例では、酸素を含むガ
スでシード膜を酸化する工程を追加する必要が無いた
め、上記第１実施例よりも工程を少なくすることができ
る。
スでシード膜を酸化する工程を追加する必要が無いた
め、上記第１実施例よりも工程を少なくすることができ
る。
【００４４】なお、本実施例では、ウエハを１枚ごとに
真空引きと大気開放を行なうロードロックを用いて、シ
ード膜を酸化する方法を示したが、必ずしも１枚ごとで
なくてもよい。すなわち、複数枚ずつ真空引きと大気開
放を行なうロードロックを用いて、シード膜が形成され
たウエハを順次ロードロックに搬送した後、大気開放し
て、複数枚まとめて酸化することも可能である。しかし
ながら、まとめて大気開放するウエハの枚数を多くしす
ぎると、先にシード膜成膜が終了したウエハがロードロ
ックで他のウエハの処理を待っている間に、そのウエハ
上のシード膜の凝集が始まってしまうため、枚数はあま
り多くすることはできない。従って、一度に大気開放さ
れるウエハの枚数は、シード膜の成膜条件（膜厚、成膜
レート、冷却時間等）等を考慮して、最初に成膜処理さ
れたウエハ上のシード膜が凝集を起こすまでの間に処理
できる枚数内で適宜設定される。上記実施例の成膜条件
の場合、１〜５枚程度が好ましい。
真空引きと大気開放を行なうロードロックを用いて、シ
ード膜を酸化する方法を示したが、必ずしも１枚ごとで
なくてもよい。すなわち、複数枚ずつ真空引きと大気開
放を行なうロードロックを用いて、シード膜が形成され
たウエハを順次ロードロックに搬送した後、大気開放し
て、複数枚まとめて酸化することも可能である。しかし
ながら、まとめて大気開放するウエハの枚数を多くしす
ぎると、先にシード膜成膜が終了したウエハがロードロ
ックで他のウエハの処理を待っている間に、そのウエハ
上のシード膜の凝集が始まってしまうため、枚数はあま
り多くすることはできない。従って、一度に大気開放さ
れるウエハの枚数は、シード膜の成膜条件（膜厚、成膜
レート、冷却時間等）等を考慮して、最初に成膜処理さ
れたウエハ上のシード膜が凝集を起こすまでの間に処理
できる枚数内で適宜設定される。上記実施例の成膜条件
の場合、１〜５枚程度が好ましい。
【００４５】以上、本発明の実施の形態につき説明して
きたが、本発明は上記各実施例に限定されず、本発明の
技術思想の範囲内において、各実施例は適宜変更され得
ることは明らかである。
きたが、本発明は上記各実施例に限定されず、本発明の
技術思想の範囲内において、各実施例は適宜変更され得
ることは明らかである。
【００４６】例えば、上記実施例では、ビアホール内壁
上のシードＣｕ膜の膜厚を１２ｎｍとしたが、ホールの
大きさやアスペクト比によって、適宜変更可能である。
また、その膜厚に応じて、シード膜を酸化するまでの時
間も適宜変更され得る。
上のシードＣｕ膜の膜厚を１２ｎｍとしたが、ホールの
大きさやアスペクト比によって、適宜変更可能である。
また、その膜厚に応じて、シード膜を酸化するまでの時
間も適宜変更され得る。
【００４７】また、シード膜およびメッキによってビア
ホールおよび配線溝に埋め込む金属は、Ｃｕに限らず、
Ｃｕ合金等でも良い。
ホールおよび配線溝に埋め込む金属は、Ｃｕに限らず、
Ｃｕ合金等でも良い。
【００４８】
【発明の効果】以上のとおり、本発明によれば、ビアホ
ール等の凹部にメッキ法により、Ｃｕ等の金属膜を埋め
込む工程を有する半導体装置の製造方法において、メッ
キの際、電極となるシード膜を形成した後、そのまま長
期間真空中で保管すること無く、シード膜表面を酸化す
ることにより、シード膜の表面マイグレーションを抑制
し、シード膜の凝集を防止することができる。従って、
該シード膜を用いたメッキによって、ボイドの無い、良
好な埋め込みが可能となるという効果を奏する。
ール等の凹部にメッキ法により、Ｃｕ等の金属膜を埋め
込む工程を有する半導体装置の製造方法において、メッ
キの際、電極となるシード膜を形成した後、そのまま長
期間真空中で保管すること無く、シード膜表面を酸化す
ることにより、シード膜の表面マイグレーションを抑制
し、シード膜の凝集を防止することができる。従って、
該シード膜を用いたメッキによって、ボイドの無い、良
好な埋め込みが可能となるという効果を奏する。
【図１】本発明の実施例による半導体装置の製造方法を
示す工程断面図である。
示す工程断面図である。
【図２】シードＣｕ膜成膜後シード膜を酸素を含むガス
に曝すまでの時間を変化させたときのシードＣｕ膜の凝
集の様子を観察した結果を示す図である。
に曝すまでの時間を変化させたときのシードＣｕ膜の凝
集の様子を観察した結果を示す図である。
【図３】本発明の実施例による半導体装置の製造方法に
おいて用いられるバリアメタル膜／シード膜成膜装置の
概略図である。
おいて用いられるバリアメタル膜／シード膜成膜装置の
概略図である。
【図４】（ａ）は本実施例によって形成されたシード膜
の凝集を示す図、（ｂ）はそのシード膜を用いたメッキ
により形成されたビアプラグを示す図である。
の凝集を示す図、（ｂ）はそのシード膜を用いたメッキ
により形成されたビアプラグを示す図である。
【図５】（ａ）は従来技術によって形成されたシード膜
の凝集を示す図、（ｂ）はそのシード膜を用いたメッキ
により形成されたビアプラグを示す図である。
の凝集を示す図、（ｂ）はそのシード膜を用いたメッキ
により形成されたビアプラグを示す図である。
１０１ 半導体基板
１０２ バリアメタル膜
１０３ 下層配線
１０４ 層間絶縁膜
１０５ ビアホール
１０６ 配線溝
１０７ バリアメタル膜
１０８ シード膜
１０９ 酸化膜
１１０ Ｃｕ膜
１１１ 上層配線
１１２ ビアプラグ
フロントページの続き
Ｆターム(参考） 4K024 AA09 AB03 AB04 AB08 AB15
BA09 BB12
4M104 BB04 BB32 DD06 DD08 DD22
DD23 DD28 DD37 DD39 DD42
DD43 DD52 DD75 DD86 FF17
FF18 FF22 HH16 HH20
5F033 HH11 HH12 HH21 HH32 JJ01
JJ11 JJ12 JJ21 JJ32 KK11
KK12 KK21 KK32 MM01 MM02
MM12 MM13 NN06 NN07 PP06
PP15 PP16 PP27 PP33 QQ09
QQ11 QQ14 QQ37 QQ48 QQ89
WW00 WW02 XX06 XX10
Claims (9)
- 【請求項１】 ウエハ上の絶縁膜に凹部を形成する工程
と、 前記凹部の底面および内側面上にシード金属膜を形成す
る工程と、 前記シード金属膜の凝集が起こる前に前記シード金属膜
表面を酸化する工程と、 前記シード金属膜を電極としてメッキを行なうことによ
り前記凹部に金属膜を埋め込む工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記酸化は、前記シード金属膜表面を酸
素を含むガスに曝すことにより行なわれることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記酸化は、前記シード金属膜表面を大
気に曝すことにより行なわれることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項４】 真空状態とされた第１、第２および第３
のチャンバーと、前記第１、第２および第３のチャンバ
ー間で真空状態を保ったままウエハの搬送を行なう搬送
チャンバーとを備えた成膜装置を用いた半導体装置の製
造方法であって、 前記第１のチャンバーにおいて、ウエハ上の絶縁膜に設
けられた凹部の底面および内側面上にシード金属膜を形
成する工程と、 前記ウエハを前記搬送チャンバーにより前記第２のチャ
ンバーに搬送し、前記第２のチャンバーにおいて前記シ
ード金属膜の凝集が起こる前に前記シード金属膜の表面
を酸素を含むガスに曝して前記シード金属膜表面を酸化
する工程と、 前記シード金属膜表面が酸化されたウエハを前記搬送チ
ャンバーにより前記第３のチャンバーに搬送し、前記第
３のチャンバーで前記ウエハを保管する工程と、前記保
管後、前記ウエハを前記成膜措置から大気へ搬出する工
程と、 前記表面が酸化されたシード金属膜を電極としてメッキ
を行なうことにより前記凹部に金属膜を埋め込む工程と
を備えることを特徴とする半導体装置の製造方法。 - 【請求項５】 真空状態とされたチャンバーと、真空引
きおよび大気開放を行なうロードロックと、前記チャン
バーおよび前記ロードロック間で真空状態を保ったまま
ウエハの搬送を行なう搬送チャンバーとを備えた成膜装
置を用いた半導体装置の製造方法であって、 前記チャンバーにおいて、ウエハ上の絶縁膜に設けられ
た凹部の底面および内側面上ににシード金属膜を形成す
る工程と、 前記シード金属膜が形成されたウエハを前記搬送チャン
バーにより前記ロードロックに搬送し、前記シード金属
膜の凝集が起こる前に前記ロードロックを大気開放して
前記シード金属膜表面を酸化する工程と、 前記表面が酸化されたシード金属膜を電極としてメッキ
を行なうことにより前記凹部に金属膜を埋め込む工程と
を備えることを特徴とする半導体装置の製造方法。 - 【請求項６】 前記凹部の前記内側面上に形成された前
記シード金属膜の厚さは１２ｎｍ以下であることを特徴
とする請求項１〜５記載の半導体装置の製造方法。 - 【請求項７】 前記酸化は、前記シード金属膜形成後、
２０分以内におこなわれることを特徴とする請求項６に
記載の半導体装置の製造方法。 - 【請求項８】 前記シード金属膜は、スパッタにより形
成されることを特徴とする請求項１〜７のいずれかに記
載の半導体装置の製造方法。 - 【請求項９】 前記シード金属膜および前記メッキによ
り前記凹部に埋めこまれる金属膜はＣｕまたはＣｕ合金
であることを特徴とする請求項１〜８のいずれかに記載
の半導体装置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP2002049567A JP3727277B2 (ja) | 2002-02-26 | 2002-02-26 | 半導体装置の製造方法 |
| US10/373,454 US7341945B2 (en) | 2002-02-26 | 2003-02-25 | Method of fabricating semiconductor device |
| TW092104133A TW200304204A (en) | 2002-02-26 | 2003-02-26 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002049567A JP3727277B2 (ja) | 2002-02-26 | 2002-02-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003249499A true JP2003249499A (ja) | 2003-09-05 |
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Family
ID=28662042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002049567A Expired - Fee Related JP3727277B2 (ja) | 2002-02-26 | 2002-02-26 | 半導体装置の製造方法 |
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| TWI413468B (zh) * | 2010-12-29 | 2013-10-21 | Unimicron Technology Corp | 製造內嵌式細線路之方法 |
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2002
- 2002-02-26 JP JP2002049567A patent/JP3727277B2/ja not_active Expired - Fee Related
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2003
- 2003-02-25 US US10/373,454 patent/US7341945B2/en not_active Expired - Lifetime
- 2003-02-26 TW TW092104133A patent/TW200304204A/zh unknown
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