CN102290370A

CN102290370A - 导电插塞的制作方法

Info

Publication number: CN102290370A
Application number: CN2010102080483A
Authority: CN
Inventors: 周祖源; 孟昭生; 平延磊
Original assignee: CSMC Technologies Corp; Wuxi CSMC Semiconductor Co Ltd
Current assignee: CSMC Technologies Corp; Wuxi CSMC Semiconductor Co Ltd
Priority date: 2010-06-21
Filing date: 2010-06-21
Publication date: 2011-12-21

Abstract

一种导电插塞的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有介电层，所述介电层中包含有接触孔，所述介电层上及接触孔中形成有扩散阻挡层；在所述扩散阻挡层上至少分两次淀积导电材料，直至填满所述接触孔的开口，其中，在两次淀积导电材料之间对所述导电材料进行等离子体轰击。本发明的导电插塞的制作方法采用等离子体轰击导电材料的方法拓宽接触孔开口的孔径，所述接触孔中形成的导电插塞中不会形成有缝隙，从而提高了器件的可靠性。

Description

导电插塞的制作方法

技术领域

本发明涉及半导体技术领域，更具体的，本发明涉及导电插塞的制作方法。

背景技术

集成电路即IC技术的不断进步，集成在同一芯片上的元器件数量已从最初的几十几百个进化到现在的数以百万计。目前IC的性能和复杂度远非当初所能想象。为了满足复杂度和电路密度的要求(即：集成到确定区域内的器件数量)，最小的特征尺寸，也就是公知的器件的“几何线宽”随着工艺技术的革新而越来越小。如今，半导体器件的最小线宽已经小于65纳米。

随着半导体器件最小线宽的不断减小，连接半导体器件的互连线的尺寸也相应的减小。作为互连线结构的一种，导电插塞的尺寸也等比例缩小。然而，所述导电插塞的尺寸缩小的同时，为了保证互连结构中金属间介电层的绝缘效果，金属间介电层的厚度变化相对较小。由于导电插塞的厚度由金属间介电层的厚度决定，因此，所述导电插塞的深宽比显著增加。

通常的，导电插塞采用在介电层接触孔中淀积导电材料的方法制作，所述导电材料通常会采用溅射工艺形成。但所述溅射工艺在淀积导电材料时，无法提供阶梯覆盖性好的薄膜，当接触孔的深宽比过大时，容易在接触孔开口位置形成尖端悬垂现象。所述尖端悬垂现象是指在填充接触孔的过程中，接触孔顶端开口处淀积的导电材料厚度超过接触孔底部的导电材料厚度的现象。所述尖端悬垂现象会导致接触孔不能完全填充导电材料，形成的导电插塞中存在缝隙。在经过后续的平坦化工艺后，所述导电插塞的缝隙会导致漏电流产生，使得器件失效。

申请号为200710042162.1的中国专利申请文件提供了一种导电插塞及其制作方法，所述导电插塞的制作方法在形成接触孔中的导电插塞时，首先在接触孔内部的扩散阻挡层上形成一层导电层，之后通过干法刻蚀技术回蚀所述导电层直至露出接触孔外及接触孔内部分扩散阻挡层，接着再在扩散阻挡层及导电层上继续形成导电层直至填充满接触孔，最后进行平坦化工艺。通过回蚀导电层并重复填充接触孔，改善了导电插塞的缝隙问题。

然而，所述导电插塞的制作方法在形成导电插塞的过程中，需要利用干法刻蚀技术对接触孔中的导电层进行回蚀，所述干法刻蚀技术需要采用特别的反应气体及反应设备，方法较为复杂；此外，在导电插塞的形成过程中，不可避免的需要将半导体衬底在淀积薄膜的反应腔体以及刻蚀薄膜的反应腔体中转移，这既降低了生产效率，还有可能带来不必要的污染。

发明内容

本发明解决的问题是提供一种导电插塞的制作方法，在填充较大深宽比的接触孔时，避免了导电插塞底部的缝隙缺陷，提高了器件的可靠性。

为解决上述问题，本发明提供了一种导电插塞的制作方法，包括：

提供半导体衬底，所述半导体衬底上形成有介电层，所述介电层中包含有接触孔，所述介电层上及接触孔中形成有扩散阻挡层；

在所述扩散阻挡层上至少分两次淀积导电材料，直至填满所述接触孔的开口，其中，在两次淀积导电材料之间对所述导电材料进行等离子体轰击。

与现有技术相比，本发明具有以下优点：

1.采用等离子体轰击导电层的方法拓宽接触孔开口的孔径，所述接触孔中形成的导电插塞中不会形成有缝隙，从而提高了器件的可靠性。

2.所述等离子体轰击的反应腔体与淀积导电材料的反应腔体可以为同一反应腔体，无需将半导体衬底从反应腔体中取出，利于与现有工艺技术集成。

附图说明

图1是本发明导电插塞制作方法的一个实施例的流程图。

图2至图7是本发明导电插塞制作方法一个实施例的剖面结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，现有技术导电插塞制作方法采用干法刻蚀来移除导电插塞形成过程中接触孔开口处悬垂的导电材料，工艺方法过于复杂，不利于工艺集成。

通常的，所述导电插塞采用物理气相淀积(PVD)工艺形成，例如溅射工艺。对于所述物理气相淀积工艺，其反应腔体中靶材的导电材料被离化的离子轰击，形成导电粒子。在偏置电压的作用下，所述导电粒子转移到半导体衬底上，从而实现了导电材料的淀积。

经过进一步研究及多次试验，本发明的发明人发现，在所述导电材料的淀积过程中，如果让离化的导电粒子直接轰击半导体衬底上已淀积的导电材料而不轰击靶材的导电材料，即可减薄半导体衬底上导电材料的厚度，而接触孔孔口尖端悬垂的部分导电材料则被有效移除，从而使得接触孔孔口的孔径大于接触孔底部的孔径。这样，之后继续淀积的导电材料就不会由于接触孔孔口太小而无法填满整个接触孔，从而改善导电材料溅射工艺的台阶覆盖性。

图1是本发明导电插塞制作方法的一个实施例的流程图，包括：

执行步骤S102，提供半导体衬底，所述半导体衬底上形成有介电层，所述介电层中包含有接触孔，所述介电层上及接触孔中形成有扩散阻挡层；

执行步骤S104，在所述扩散阻挡层上至少分两次淀积导电材料，直至填满所述接触孔的开口，其中，在两次淀积导电材料之间对所述导电材料进行等离子体轰击。

依据具体实施例的不同，所述导电材料的淀积可能需要经过多次的淀积-等离子体轰击处理，直至所述接触孔接近填满导电材料。这种多次进行的导电材料淀积过程可以提高工艺的可控性，进而更好的避免缝隙的形成。

在具体实施例中，本发明导电插塞制作方法制作形成的导电插塞可以用于连接半导体器件与互连结构中的金属层，也可以用于连接互连结构中不同的金属层。下面以连接半导体器件与金属层的导电插塞为例，对本发明的导电插塞制作方法进行详细的说明。

如图2所示，提供半导体衬底201，所述半导体衬底201为单晶硅、绝缘体上硅(SOI)、锗化硅以及其他合适的半导体材料，同时所述半导体衬底201可以包含有一个或多个半导体器件。

所述半导体衬底201上形成有介电层203，在具体实施例中，所述介电层203用于隔离半导体衬底201与互连结构的金属层。所述介电层203中形成有接触孔205，所述接触孔205使得半导体衬底201中的有源区露出。在具体实施例中，所述接触孔205的深宽比大于或等于7∶1，所述接触孔205的深度为1000埃至10000埃，优选的，所述接触孔205的深宽比为7∶1至15∶1，所述接触孔的深度为2000埃至5000埃。

如图3所示，在所述介电层203上及接触孔205中形成扩散阻挡层207。所述扩散阻挡层207用于防止后续接触孔205中形成的导电材料扩散至介电层203中，影响介电层203的绝缘性能。在具体实施例中，所述扩散阻挡层207为氮化钛或钨化钛，所述扩散阻挡层207的厚度为50埃至100埃。

如图4所示，在所述扩散阻挡层207上淀积导电材料，形成第一导电层209，所述第一导电层209部分填充接触孔205。在具体实施例中，所述第一导电层209可以采用化学气相淀积或物理气相淀积形成，优选的，采用溅射工艺形成所述第一导电层209，所述第一导电层209为钛、钨、镍或其他金属材料。

由于接触孔205的深宽比较大，而溅射工艺的台阶覆盖性又相对较差，因此，在溅射形成第一导电层209的过程中，所述接触孔205顶部开口处发生尖端悬垂现象，即接触孔205位置的第一导电层209存在突出的悬垂部分211。所述悬垂部分211使得接触孔205孔口的孔径小于接触孔205底部的孔径，后续淀积的导电材料可能无法完全填满接触孔205。

在具体实施例中，所述溅射工艺淀积导电材料的反应条件为：反应腔体的反应温度150摄氏度至400摄氏度，反应压力为10毫托至50毫托，承载半导体衬底的基材偏置电压为150伏至300伏。

如图5所示，对所述第一导电层209进行等离子体轰击，所述等离子体轰击会减薄第一导电层209的厚度，特别的，在发生尖端悬垂现象的接触孔205位置，第一导电层209的悬垂部分211被移除，使得接触孔205孔口的孔径扩大。在具体实施例中，所述等离子体轰击至少要使得所述接触孔205孔口的孔径超过接触孔205底部的孔径。

具体的说，所述等离子体轰击的反应机理为：在等离子体轰击的过程中，反应腔体中的氩气在反应腔体中高电场或电磁场的作用下被离化，同时，反应腔体内的偏置电压形成与半导体衬底201表面垂直的电场。氩离子被所述电场加速，以物理碰撞的形式撞击半导体衬底201表面的第一导电层209，这使得第一导电层209相应减薄。

由于所述氩离子沿着与半导体衬底201表面垂直的电场线运动，因此，所述等离子体轰击为各向异性刻蚀，主要刻蚀氩离子运动路径上的第一导电层209，而接触孔205底部的第一导电层209的刻蚀速率相对较慢。因此，接触孔205孔口的悬垂部分211会被显著刻蚀，而接触孔205底部的第一导电层209，特别是悬垂部分211下方、接触孔205侧壁的第一导电层209相对刻蚀较少。通过所述等离子体轰击，接触孔205孔口的孔径扩大，所述扩大的接触孔205孔口保证了后续淀积的导电材料可以均匀填充接触孔205，不会因为悬垂部分211阻挡导电材料的淀积。

对于所述等离子体轰击，其反应条件为：采用氩气为反应气体，反应腔体的温度设置为150摄氏度至400摄氏度，反应压力为10毫托至50毫托，在承载半导体衬底的基材设置的偏置电压为150伏至300伏，每次等离子体轰击的反应时间设置为1秒至10秒。优选的，所述等离子体轰击的反应温度、反应压力及偏置电压值与第一导电层209溅射的对应反应参数相同。

对于深宽比不同的接触孔205中的不同厚度的第一导电层209，形成的悬垂部分211的厚度也不同，相应的，等离子体轰击的反应时间不同。在具体实施例中，每次等离子体轰击的反应时间与相应的第一导电层209溅射的反应时间之比为1∶10至1∶20。例如，深宽比为10∶1，已淀积的第一导电层209厚度为400埃，其溅射时间为20秒左右，相应的，等离子体轰击的反应时间为1至2秒。

之所以采用等离子体轰击而不采用等离子体干法刻蚀，是因为等离子体干法刻蚀需要采用特别的反应气体及反应设备，方法较为复杂；而等离子体轰击则可以直接利用溅射的反应设备进行处理，方法较为简便，成本也相对较低。

在具体实施例中，可以采用溅射工艺淀积所述导电材料，因此，所述等离子体轰击工艺的反应腔体与溅射工艺的反应腔体可以为同一反应腔体，无需将半导体衬底从反应腔体中取出。进一步的，所述等离子体轰击工艺的反应条件可以与溅射工艺的反应条件设置为相同值，即：在所述溅射工艺结束后，移除靶材，保持溅射工艺的反应条件，进行等离子体轰击工艺。这既可以提高本发明的导电插塞的制作方法与现有工艺的兼容性，同时还节约了工艺时间，提高了生产效率。

之后，如图6所示，重复所述淀积工艺及等离子体轰击工艺1次，即在所述第一导电层209上形成第二导电层212，并对所述第二导电层212进行等离子体轰击的回蚀工艺。与第一导电层209的淀积工艺及等离子体轰击工艺的机理相同，所述接触孔205开口位置的尖端悬垂部分被消除，而接触孔205下方的第二导电层212刻蚀相对较少。

在实际生产过程中，基于接触孔205深度的不同，所述淀积工艺和等离子体轰击工艺的重复次数可以为多次，即分为多次淀积所述导电材料，并且在每两次导电材料的淀积过程中，对所述半导体衬底进行等离子体轰击。重复所述淀积工艺和等离子体轰击工艺多次，直至所述接触孔205接近填满。所述多次填充接触孔205的工艺可以更好的避免导电插塞缝隙的形成。在实际生产中，可以多次试验确定具体的工艺参数，例如重复次数、每次等离子体轰击的反应时间参数等。

最后，如图7所示，在所述半导体衬底201上继续淀积导电材料直至填满接触孔205。之后，对所述半导体衬底201进行化学机械抛光，对所述半导体衬底201上的导电材料进行平坦化直至露出扩散阻挡层207，所述接触孔中的导电材料形成导电插塞213。

在实际生产中，所述等离子体轰击主要移除接触孔孔口位置悬垂部分的导电材料，而不会显著减薄其他位置的导电材料。以填充2000埃深的接触孔为例，现有技术填充接触孔需要100秒左右，而采用本发明的导电插塞制作方法形成相同厚度的导电插塞，需要反应时间仅增加20秒，因此，导电插塞的制作效率并不会显著降低。

本发明的导电插塞的制作方法采用等离子体轰击导电材料的方法拓宽接触孔开口的孔径，所述接触孔中形成的导电插塞中不会形成有缝隙，从而提高了器件的可靠性，同时，所述等离子体轰击的反应腔体可以与淀积工艺的反应腔体为同一反应腔体，无需将半导体衬底从反应腔体中取出，利于与现有工艺技术集成。

应该理解，此处的例子和实施例仅是示例性的，本领域技术人员可以在不背离本申请和所附权利要求所限定的本发明的精神和范围的情况下，做出各种修改和更正。

Claims

1.一种导电插塞的制作方法，其特征在于，包括：

2.如权利要求1所述的导电插塞的制作方法，其特征在于，对所述导电材料进行等离子体轰击包括：采用氩气为反应气体，反应腔体的温度设置为150摄氏度至400摄氏度，反应压力为10毫托至50毫托，在承载半导体衬底的基材设置的偏置电压为150伏至300伏，等离子体轰击的反应时间为1秒至10秒。

3.如权利要求1所述的导电插塞的制作方法，其特征在于，在所述扩散阻挡层上淀积导电材料采用溅射工艺。

4.如权利要求3所述的导电插塞的制作方法，其特征在于，采用溅射工艺在所述扩散阻挡层上淀积导电材料包括：所述导电材料溅射的反应条件为：

反应腔体的反应温度150摄氏度至400摄氏度，反应压力为10毫托至50毫托，承载半导体衬底的基材偏置电压为150伏至300伏。

5.如权利要求3所述的导电插塞的制作方法，其特征在于，所述等离子体轰击工艺的单次反应时间与溅射工艺的单次反应时间之比为1∶10至1∶20。

6.如权利要求3所述的导电插塞的制作方法，其特征在于，所述等离子体轰击工艺的反应腔体与溅射工艺的反应腔体为同一反应腔体。

7.如权利要求6所述的导电插塞的制作方法，其特征在于，在溅射工艺结束后，移除靶材，保持溅射工艺的反应条件，进行等离子体轰击工艺。

8.如权利要求1所述的导电插塞的制作方法，其特征在于，所述接触孔的深宽比大于或等于7∶1。

9.如权利要求8所述的导电插塞的制作方法，其特征在于，所述接触孔的深宽比为7∶1至15∶1。

10.如权利要求1所述的导电插塞的制作方法，其特征在于，所述导电材料为钛、钨或镍。

11.如权利要求1所述的导电插塞的制作方法，其特征在于，所述扩散阻挡层为氮化钛、钨化钛。