CN109256358A - 一种导电栓塞的制备方法及具有导电栓塞的半导体器件 - Google Patents

一种导电栓塞的制备方法及具有导电栓塞的半导体器件 Download PDF

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Abstract

本发明公开了一种导电栓塞的制备方法，包括：提供一开设有孔洞的衬底，孔洞的第一开口端暴露于衬底表面；形成第一导电沉积膜在衬底表面上，第一导电沉积膜包括具有空隙的第一栓塞部，局部填充在孔洞中，空隙为细长状以使空隙的端部超出孔洞的第一开口端；扩大空隙的端部，以使空隙的端部扩大形成为暴露于第一导电沉积膜的第二开口端，第二开口端的孔径为第一开口端的孔径30％～70％，包括端点值；形成第二导电沉积膜在第一导电沉积膜上，第二导电沉积膜包括第二栓塞部，填充在具有第二开口端的空隙中；及去除在衬底表面上的第一导电沉积膜与第二导电沉积膜，以形成电性隔离的导电栓塞。此方法缩小空隙体积，或消除空隙，得到电阻低、可靠性高的导电栓塞。

Description

一种导电栓塞的制备方法及具有导电栓塞的半导体器件
技术领域
本发明属于半导体制造技术领域，具体地涉及一种导电栓塞的制备方法，及一种具有导电栓塞的半导体器件。
背景技术
在半导体芯片制造中，超大规模集成电路芯片的集成度已经高达几亿乃至几十亿个器件的规模，使得两层以上的多层金属互连技术方法应用更为重要。目前，两个不同金属层之间的电连接，可以通过在两个金属层之间形成栓塞结构实现，栓塞的形成质量对器件的性能影响很大，如果栓塞形成质量较差，会使得互连电阻增大，影响器件的性能。
金属钨由于其优良的台阶覆盖率(step coverage)和填充性，成为栓塞的优选材料。然而，在开设有接触孔开口的硅晶片或者硅玻璃上利用化学气相沉积法CVD沉积金属钨，随着金属钨填充接触孔开口过程的继续，由于接触孔上部的金属钨沉积速率相对较快，在整个接触孔开口完全填充之前，开口上已经提前封口，导致形成的钨栓塞中出现空隙缺陷，影响器件的可靠性。在后续为了去除多余的钨金属而进行化学机械研磨CMP或者刻蚀过程，钨栓塞中的空隙暴露，或者导致在CMP过程后，由于反应物和接触孔中的金属钨发生反应，导致金属钨从接触孔中剥离，造成钨损失。现有技术中，可以通过在CVD过程中降低温度、调节压力以及气流等参数来减少空隙的产生，但是在这样的环境下沉积生成的钨栓塞电阻过高，不利于金属层之间的导通。
因此，如何在制备金属钨的过程中减少空隙的产生是本领域技术人员急需要解决的问题。
发明内容
针对上述问题，本发明的目的是提供一种导电栓塞的制备方法，缩小空隙体积，或消除空隙，得到电阻低、可靠性高等优良特性的导电栓塞。
为实现上述目的，本发明提供一种导电栓塞的制备方法，包括：
提供一开设有孔洞的衬底，所述孔洞的第一开口端暴露于所述衬底表面；
形成第一导电沉积膜在所述衬底表面上，所述第一导电沉积膜包括具有空隙的第一栓塞部，局部填充在所述孔洞中，所述空隙为细长状以使所述空隙的端部超出所述孔洞的第一开口端；
扩大所述空隙的所述端部，以使所述空隙的所述端部扩大形成为暴露于所述第一导电沉积膜的第二开口端，所述第二开口端的孔径为所述第一开口端的孔径30％～70％，包括端点值；
形成第二导电沉积膜在所述第一导电沉积膜上，所述第二导电沉积膜包括第二栓塞部，填充在所述具有第二开口端的空隙中；及
去除在所述衬底表面上的所述第一导电沉积膜与所述第二导电沉积膜，以形成电性隔离的导电栓塞。
优选的，在上述导电栓塞的制备方法中，在扩大所述空隙的所述端部的过程中，同时剥离部分所述第一导电沉积膜。
优选的，在上述导电栓塞的制备方法中，所述第一导电沉积膜的形成厚度范围为所述孔洞孔径的20％～50％，包括端点值；所述第一导电沉积膜的剥离后残留厚度为所述第一导电沉积膜的形成厚度10％～20％，包括端点值。
优选的，在上述导电栓塞的制备方法中，在扩大所述空隙的所述端部之后，所述空隙为V形，所述空隙沿深度方向的横截面积中，所述第二开口端的横截面积最大。
优选的，在上述导电栓塞的制备方法中，所述孔洞的孔径范围为20～200纳米，深度范围为40～4000纳米，深宽比范围为2～20，包括端点值；所述空隙的底端到所述衬底表面的长度为所述孔洞深度的40％～80％，包括端点值。
优选的，在上述导电栓塞的制备方法中，所述导电栓塞包含钨栓塞，且所述空隙的所述端部为所述孔洞的第一开口端0％～20％，包括端点值。
优选的，在上述导电栓塞的制备方法中，所述衬底的基本材料选自于掺杂硼/磷的硅玻璃、未掺杂硼/磷的硅基底和未掺杂硼/磷的二氧化硅基底所构成群组的其中之一。
优选的，在上述导电栓塞的制备方法中，在形成所述第一导电沉积膜之前，利用化学气相沉积法和物理气相沉积法其中之一，于所述孔洞表面沉积有阻挡层，所述阻挡层包含金属层和氮化金属层。
优选的，在上述导电栓塞的制备方法中，在形成所述第一导电沉积膜之前，利用化学气相沉积法和物理气相沉积法其中之一，于所述孔洞表面沉积有阻挡层，所述阻挡层为氮化金属层。
优选的，在上述导电栓塞的制备方法中，剥离部分所述第一导电沉积膜，包括：
利用等离子刻蚀法刻蚀部分所述第一导电沉积膜。
优选的，在上述导电栓塞的制备方法中，剥离部分所述第一导电沉积膜，包括：
利用化学机械抛光法研磨部分所述第一导电沉积膜。
本发明还提供了一种具有导电栓塞的半导体器件，包括：
一开设有孔洞的衬底，所述孔洞的第一开口端暴露于所述衬底表面；
第一导电沉积膜的第一栓塞部，局部填充在所述孔洞中并具有空隙，所述空隙为细长状以使所述空隙的端部超出所述孔洞的第一开口端，所述空隙的端部扩大形成为朝向所述第一开口端的第二开口端，所述第二开口端的孔径为所述第一开口端的孔径30％～70％，包括端点值；及
第二导电沉积膜的第二栓塞部，填充在所述具有第二开口端的空隙中；
其中，所述第一栓塞部和所述第二栓塞部组个别电性隔离的导电栓塞，所述导电栓塞暴露于所述衬底表面，包含所述第一栓塞部的环面和所述第二栓塞部的实心面。
优选的，在上述具有导电栓塞的半导体器件中，所述第一栓塞部的环面和所述第二栓塞部的实心面水平于所述衬底表面。
优选的，在上述具有导电栓塞的半导体器件中，所述空隙为V形，所述空隙沿深度方向的横截面积中，所述第二开口端的横截面积最大。
优选的，在上述具有导电栓塞的半导体器件中，所述导电栓塞包含钨栓塞，且所述孔洞的孔径范围为20～200纳米，深度范围为40～4000纳米，深宽比范围为2～20，包括端点值；所述空隙的底端到所述衬底表面的长度为所述孔洞深度的40％～80％，包括端点值。
优选的，在上述具有导电栓塞的半导体器件中，所述衬底的基本材料选自于掺杂硼/磷的硅玻璃、未掺杂硼/磷的硅基底和未掺杂硼/磷的二氧化硅基底所构成群组的其中之一。
优选的，在上述具有导电栓塞的半导体器件中，所述孔洞表面与所述第一栓塞部之间沉积有阻挡层，选自于金属钛层和氮化钛层其中之一。
本发明由于采用以上技术方案，其具有以下优点：本方案中，通过两次沉积的方式制备导电栓塞，在开设有孔洞的衬底表面形成第一导电沉积膜，在第一导电沉积膜上形成第二导电沉积膜，且在形成第二导电沉积膜前，将第一次沉积形成的空隙的端部扩大，目的是使得第二导电沉积膜更容易填充满空隙，形成的第二导电沉积膜中的空隙体积减小，甚至可以消除空隙的形成，使得制备得到的导电栓塞具有电阻低、可靠性高等优良特点。
本发明还提供了一种具有导电栓塞的半导体器件，空隙体积缩小，或消除空隙，得到电阻低、可靠性高等优良特性的导电栓塞。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为本发明实施例提供的一种导电栓塞的制备方法示意图。
图2为本发明实施例提供的衬底结构示意图。
图3为本发明实施例提供的第一次沉积后形成的衬底结构示意图。
图4为本发明实施例提供的扩大空隙的第二开口端形成的衬底结构示意图。
图5为本发明实施例提供的第二次沉积后形成的衬底结构示意图。
图6为本发明实施例提供的导电栓塞结构侧视图。
图7为本发明实施例提供的导电栓塞结构俯视图。
附图标记
01第一开口端 02第二开口端
11衬底 12孔洞 13阻挡层
21第一栓塞部 22第一栓塞部中的空隙
31第二栓塞部 32第二栓塞部中的空隙
33第一栓塞部的环面与第二栓塞部的实心面的界面线
41第一栓塞部的环面
42第二栓塞部的实心面
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语"中心"、"纵向"、"横向"、"长度"、"宽度"、"厚度"、"上"、"下"、"前"、"后"、"左"、"右"、"坚直"、"水平"、"顶"、"底"、"内"、"外"、"顺时针"、"逆时针"等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语"第一"、"第二"仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有"第一"、"第二"的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，"多个"的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语"安装"、"相连"、"连接"应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接:可以是机械连接，也可以是电连接或可以相互通讯；
可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之"上"或之"下"可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征"之上"、"上方"和"上面"包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征"之下"、"下方"和"下面"包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
在一种具体实施方式中，如图1所示，提供一种导电栓塞的制备方法，包括：
步骤S1：提供一开设有孔洞12的衬底11，孔洞12的第一开口端01暴露于衬底11表面。
其中，如图2所示，半导体衬底11包括但不限于掺杂硼和/或磷的硅玻璃基底、未掺杂硼和/或磷的硅基底或者未掺杂硼和/或磷的二氧化硅基底等，均在保护范围内。在半导体衬底11的表面开设孔洞12，孔洞12的形状通常为圆孔或者方形孔，具体形状不做限定，根据需求进行适应性调整，均在保护范围内。可在孔洞12的表面以及半导体衬底11的表面沉积阻挡层13，用于加强导电沉积膜与衬底之间的粘结。
步骤S2：形成第一导电沉积膜在衬底11表面上，第一导电沉积膜包括具有空隙22的第一栓塞部21，局部填充在孔洞12中，空隙22为细长状以使空隙22的端部超出孔洞12的第一开口端01。
现有技术中，在对具有孔洞12的半导体衬底11进行沉积导电金属时，导电金属在孔洞12的第一开口端01的沉积速率较快，底部的沉积速率较慢，容易在孔洞12没有完全被导电金属填满时，孔洞12的第一开口端01就已经被封住，容易在孔洞12中形成封闭式的空隙，本实施例中，如图2所示，第一次沉积之后，在半导体衬底11的表面进行形成一定厚度的第一导电沉积膜，且通过控制沉积速率以及沉积时间，使得在孔洞12中形成细长状空隙22，且空隙22的端部超出孔洞12的第一开口端01。
需要说明的是，沉积导电金属的方法可以为化学气象沉积(CVD)或者溅射法(PVD)等，均在保护范围内。
步骤S3：扩大空隙22的端部，以使空隙22的端部扩大形成为暴露于第一导电沉积膜的第二开口端02，第二开口端02的孔径为第一开口端01的孔径30％～70％，包括端点值。
其中，如图3所示，对一定厚度的第一导电沉积膜在厚度方向上进行层面上的剥离，剥离的方法可为刻蚀或者化学机械抛光等任意一种，使得第一导电沉积膜的厚度减小，同时使得空隙22的第二开口端02暴露于表面，第二开口端02的开口面积小于孔洞12的第一开口端01的开口面积，形成如图4所示的结构。扩大了空隙22的端部，避免了第二次沉积金属时，空隙22的顶部很快被封住的情况，第二开口端02的开口面积越大越便于进行第二次沉积金属，第二次沉积金属之后，形成空隙的体积也会越小。优选的情况下，第二开口端02的孔径为第一开口端01的孔径30％～70％，包括端点值。
步骤S4：形成第二导电沉积膜在第一导电沉积膜上，第二导电沉积膜包括第二栓塞部31，填充在具有第二开口端的空隙22中。
一方面，由于暴露于第一导电沉积膜表面的空隙22的第二开口端02的开口面积较大，在第二导电沉积膜21沉积于第一导电沉积膜31之后，填充在空隙22的第二栓塞部31中可能再次形成空隙32，形成如图5所示的结构。另一方面，填充在空隙22中的第二栓塞部31也可能完全填满空隙22，并不会形成空隙32。
步骤S5：去除在衬底11表面上的第一导电沉积膜与第二导电沉积膜，以形成电性隔离的导电栓塞。
如图6所示的结构，形成电性隔离的导电栓塞由两次沉积形成的沉积膜构成，由第一导电沉积膜中填充在孔洞12中的部分为第一栓塞部21，由第二导电沉积膜中填充在空隙22中的部分为第二栓塞部31，其中，若填充在第一栓塞部中的空隙22中的第二栓塞部31中再次形成空隙32，去除半导体衬底11表面的沉积膜后，由于第二栓塞部中的空隙32的顶部低于半导体衬底11表面，将半导体衬底11表面多余的第一导电沉积膜以及第二导电沉积膜去掉之后，得到的导电栓塞从顶面俯视，并没有出现开口。若填充在第一栓塞部中的空隙22中的第二栓塞部31中并没有形成空隙32，将半导体衬底11表面多余的第一导电沉积膜以及第二导电沉积膜去掉之后，得到的导电栓塞从顶面俯视，同样不会出现开口。
因此，通过两次沉积的方式制备导电栓塞，在开设有孔洞的衬底表面形成第一导电沉积膜，在第一导电沉积膜上形成第二导电沉积膜，且在形成第二导电沉积膜前，将第一次沉积形成的空隙22的端部扩大，目的是使得第二导电沉积膜更容易填充满空隙，形成的第二导电沉积膜中的空隙32体积减小，甚至可以消除空隙的形成，使得制备得到的导电栓塞具有电阻低、可靠性高等优良特点。
在上述导电栓塞的制备方法的基础上，在扩大空隙22的端部的过程中，同时剥离部分第一导电沉积膜。
其中，在垂直于衬底11表面的方向上整体剥离一定厚度的第一导电沉积膜，那么空隙22的端部同时扩大。
进一步的，第一导电沉积膜的形成厚度范围为所述孔洞孔径的20％～50％，包括端点值；第一导电沉积膜的剥离后残留厚度为第一导电沉积膜的形成厚度10％～20％，包括端点值。
本实施方式中，通过控制沉积速率以及沉积时间等参数，第一导电沉积膜形成于半导体衬底11表面的厚度范围为孔洞孔径的20％～50％，使得空隙22的端部超出孔洞12的第一开口端01。通过对第一导电沉积膜进行刻蚀或者化学机械抛光CMP之后，第一导电沉积膜的剥离后残留厚度是第一导电沉积膜厚度的10％～20％，例如，若第一导电沉积膜的厚度为20nm，那么第二导电沉积膜的膜厚范围为2nm～4nm。
需要说明的是，第一导电沉积膜的厚度以及剥离后残留厚度包括但不限于上述范围，根据不同的制备条件做适应性调整，只要保证空隙22为细长状以使空隙22的端部超出孔洞的第一开口端01，均在保护范围内。
在上述导电栓塞的制备方法的基础上，空隙22为V形，空隙22沿深度方向的横截面积中，第二开口端02的横截面积最大。
如图4所示，第一栓塞部中的空隙22的第二开口端02扩大后，纵向剖面来看形成“V”形的空隙22，即空隙22中沿深度方向的横截面积中，第二开口端02的横截面积最大。在空隙22中进行第二次沉积金属时，虽然在第二开口端02处金属沉积速率相对较快，但是由于其横截面积较大，并不能立即封口，使得金属逐渐从空隙22的底部到第二开口端02处逐渐沉积，避免空隙22中形成空隙，即使形成了空隙，空隙的体积很小。
在上述导电栓塞的制备方法的基础上，孔洞12的孔径范围为20～200纳米，深度范围为40～4000纳米，深宽比范围为2～20，包括端点值；空隙22的底端到衬底11表面的长度为孔洞12深度的40％～80％，包括端点值。
其中，随着芯片体积的减小，衬底11中开设的孔洞12的孔径越小，深度越大以及深宽比越大。对应于上述衬底中孔洞12的参数，沉积金属后，的底端到衬底11表面的长度为孔洞12深度的40％～80％，包括端点值，例如，当孔洞12深度为40nm时，空隙22的底端到衬底11表面的深度范围为16nm～32nm。
本方案孔洞12的参数包括但不限于上述范围，根据实际需要进行适应性调整，均在保护范围内。通过控制沉积速率和时间等，形成的空隙22的深度范围包括但不限于上述范围，根据情况进行适应性调整，均在保护范围内。
在上述导电栓塞的制备方法的基础上，导电栓塞包含钨栓塞，且空隙22的端部为孔洞12的第一开口端01的0％～20％，包括端点值。
其中，导电栓塞包括但不限于钨栓塞，还可以为其它类型的导电金属，均在保护范围内。空隙22的端部为孔洞的第一开口端0％～20％，包括端点值，将空隙22的端部扩大后形成第二开口端02的横截面的形状可以为圆形或者是方形等，不做具体限定，例如，若孔洞12的第一开口端01的孔径为20nm，那么第二开口端02的孔径范围为6nm～1.4nm。
在上述导电栓塞的制备方法的基础上，衬底11的基本材料选自于掺杂硼/磷的硅玻璃、未掺杂硼/磷的硅基底和未掺杂硼/磷的二氧化硅基底所构成群组的其中之一。
在上述导电栓塞的制备方法的基础上，在形成第一导电沉积膜之前，利用化学气相沉积法和物理气相沉积法其中之一，于孔洞12表面沉积有阻挡层13，所述阻挡层包含金属层和氮化金属层。
其中，通过化学气象沉积(CVD)或者溅射法(PVD)的方式制备阻挡层13，阻挡层13选自于金属钛层和氮化钛层其中之一，作为连接层或者粘度剂帮助钨金属和衬底11紧密结合，防止剥离的发生。阻挡层13的厚度远小于孔洞12的孔径，优选的，阻挡层13的厚度范围为3nm～50nm，包括端点值。阻挡层13厚度范围包括但不限于上述范围，根据实际需求进行适应性调整，均在保护范围内。
在上述导电栓塞的制备方法的基础上，在形成第一导电沉积膜之前，利用化学气相沉积法和物理气相沉积法其中之一，于孔洞12表面沉积有阻挡层13，阻挡层为氮化金属层。
其中，氮化金属层选自于氮化钛层、氮化钨层和氮化钽层所构成群组的其中之一。
在上述导电栓塞的制备方法的基础上，剥离部分第一导电沉积膜，包括：
利用等离子刻蚀法刻蚀部分第一导电沉积膜。
具体的，在刻蚀腔体中通入含氯基或者氟基的气体，如氯气，二氟甲烷，六氟化硫，三氯化硼或三氟化氮对第一导电沉积膜进行刻蚀，第一导电沉积膜的厚度减小，同时，刻蚀之后，空隙22的端部扩大。
在上述导电栓塞的制备方法的基础上，剥离部分第一导电沉积膜，包括：
利用化学机械抛光法研磨部分第一导电沉积膜。
具体的，通过化学机械抛光法CMP对第一导电沉积膜进行平坦化处理，将第一导电沉积膜的厚度减小，同时，刻蚀之后，空隙22的所述端部扩大。
通过上述导电栓塞的制备方法制备得到的导电栓塞，如图7所示，导电栓塞暴露于衬底11表面，包含第一栓塞部的环面41和第二栓塞部的实心面42，形成第一栓塞部的环面与第二栓塞部的实心面的界面线33，在俯视时，并无开口出现在半导体衬底11中孔洞12的表面，因此，得到的导电栓塞中空隙体积较小甚至消除了空隙，使得制备得到的导电栓塞具有电阻低、可靠性高等优良特点。
对应于上述导电栓塞的制备方法，本发明相应的提供了一种具有导电栓塞的半导体器件，如图6和7所示，包括：
一开设有孔洞的衬底11，孔洞12的第一开口端01暴露于衬底11表面；
第一导电沉积膜的第一栓塞部21，局部填充在孔洞11中并具有空隙22，空隙22为细长状以使空隙22的端部超出孔洞12的第一开口端01，空隙22的端部扩大形成为朝向第一开口端01的第二开口端02，第二开口端02的孔径为第一开口端01的孔径30％～70％，包括端点值；及
第二导电沉积膜的第二栓塞部31，填充在具有第二开口端02的空隙22中；
其中，第一栓塞部21和第二栓塞部31组成个别电性隔离的导电栓塞，导电栓塞暴露于衬底11表面，包含第一栓塞部的环面41和第二栓塞部的实心面42，形成第一栓塞部的环面与第二栓塞部的实心面的界面线33。
优选的，在上述具有导电栓塞的半导体器件中，第一栓塞部的环面41和第二栓塞部的实心面42水平于衬底11表面。
进一步的，在上述具有导电栓塞的半导体器件中，空隙22为V形，空隙22沿深度方向的横截面积中，所述第二开口端02的横截面积最大。
进一步的，在上述具有导电栓塞的半导体器件中，导电栓塞包含钨栓塞，且孔洞12的孔径范围为20～200纳米，深度范围为40～4000纳米，深宽比范围为2～20，包括端点值；空隙22的底端到所述衬底表面的长度为孔洞12深度的40％～80％，包括端点值。
进一步的，在上述具有导电栓塞的半导体器件中，衬底11的基本材料选自于掺杂硼/磷的硅玻璃、未掺杂硼/磷的硅基底和未掺杂硼/磷的二氧化硅基底所构成群组的其中之一。
进一步的，在上述具有导电栓塞的半导体器件中，孔洞12表面与第一栓塞部21之间沉积有阻挡层，选自于金属钛层和氮化钛层其中之一。
本发明还提供了一种具有导电栓塞的半导体器件，空隙体积缩小，或消除空隙，得到电阻低、可靠性高等优良特性的导电栓塞。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种导电栓塞的制备方法，其特征在于，包括：
提供一开设有孔洞的衬底，所述孔洞的第一开口端暴露于所述衬底表面；
形成第一导电沉积膜在所述衬底表面上，所述第一导电沉积膜包括具有空隙的第一栓塞部，局部填充在所述孔洞中，所述空隙为细长状以使所述空隙的端部超出所述孔洞的第一开口端；
扩大所述空隙的所述端部，以使所述空隙的所述端部扩大形成为暴露于所述第一导电沉积膜的第二开口端，所述第二开口端的孔径为所述第一开口端的孔径30％～70％，包括端点值；
形成第二导电沉积膜在所述第一导电沉积膜上，所述第二导电沉积膜包括第二栓塞部，填充在所述具有第二开口端的空隙中；及
去除在所述衬底表面上的所述第一导电沉积膜与所述第二导电沉积膜，以形成电性隔离的导电栓塞。
2.如权利要求1所述的导电栓塞的制备方法，其特征在于，在扩大所述空隙的所述端部的过程中，同时剥离部分所述第一导电沉积膜。
3.如权利要求2所述的导电栓塞的制备方法，其特征在于，所述第一导电沉积膜的形成厚度范围为所述孔洞孔径的20％～50％，包括端点值；所述第一导电沉积膜的剥离后残留厚度为所述第一导电沉积膜的形成厚度10％～20％，包括端点值。
4.如权利要求1所述的导电栓塞的制备方法，其特征在于，在扩大所述空隙的所述端部之后，所述空隙为V形，所述空隙沿深度方向的横截面积中，所述第二开口端的横截面积最大。
5.如权利要求1所述的导电栓塞的制备方法，其特征在于，所述孔洞的孔径范围为20～200纳米，深度范围为40～4000纳米，深宽比范围为2～20，包括端点值；所述空隙的底端到所述衬底表面的长度为所述孔洞深度的40％～80％，包括端点值。
6.如权利要求1所述的导电栓塞的制备方法，其特征在于，所述导电栓塞包含钨栓塞，且所述空隙的所述端部为所述孔洞的第一开口端0％～20％，包括端点值。
7.如权利要求1所述的导电栓塞的制备方法，其特征在于，所述衬底的基本材料选自于掺杂硼/磷的硅玻璃、未掺杂硼/磷的硅基底和未掺杂硼/磷的二氧化硅基底所构成群组的其中之一。
8.如权利要求1所述的导电栓塞的制备方法，其特征在于，在形成所述第一导电沉积膜之前，利用化学气相沉积法和物理气相沉积法其中之一，于所述孔洞表面沉积有阻挡层，所述阻挡层包含金属层和氮化金属层。
9.如权利要求1所述的导电栓塞的制备方法，其特征在于，在形成所述第一导电沉积膜之前，利用化学气相沉积法和物理气相沉积法其中之一，于所述孔洞表面沉积有阻挡层，所述阻挡层为氮化金属层。
10.如权利要求1所述的导电栓塞的制备方法，其特征在于，剥离部分所述第一导电沉积膜，包括：
利用等离子刻蚀法刻蚀部分所述第一导电沉积膜。
11.如权利要求1至10任一项所述的导电栓塞的制备方法，其特征在于，剥离部分所述第一导电沉积膜，包括：
利用化学机械抛光法研磨部分所述第一导电沉积膜。
12.一种具有导电栓塞的半导体器件，其特征在于，包括：
一开设有孔洞的衬底，所述孔洞的第一开口端暴露于所述衬底表面；
第一导电沉积膜的第一栓塞部，局部填充在所述孔洞中并具有空隙，所述空隙为细长状，所述空隙的端部扩大形成为朝向所述第一开口端的第二开口端，所述第二开口端的孔径为所述第一开口端的孔径30％～70％，包括端点值；及
第二导电沉积膜的第二栓塞部，填充在所述具有第二开口端的空隙中；
其中，所述第一栓塞部和所述第二栓塞部组成个别电性隔离的导电栓塞，所述导电栓塞暴露于所述衬底表面，包含所述第一栓塞部的环面和所述第二栓塞部的实心面。
13.如权利要求12所述的具有导电栓塞的半导体器件，其特征在于，所述第一栓塞部的环面和所述第二栓塞部的实心面水平于所述衬底表面。
14.如权利要求12所述的具有导电栓塞的半导体器件，其特征在于，所述空隙为V形，所述空隙沿深度方向的横截面积中，所述第二开口端的横截面积最大。
15.如权利要求12所述的具有导电栓塞的半导体器件，其特征在于，所述导电栓塞包含钨栓塞，且所述孔洞的孔径范围为20～200纳米，深度范围为40～4000纳米，深宽比范围为2～20，包括端点值；所述空隙的底端到所述衬底表面的长度为所述孔洞深度的40％～80％，包括端点值。
16.如权利要求12所述的具有导电栓塞的半导体器件，其特征在于，所述衬底的基本材料选自于掺杂硼/磷的硅玻璃、未掺杂硼/磷的硅基底和未掺杂硼/磷的二氧化硅基底所构成群组的其中之一。
17.如权利要求12至16任一项所述的具有导电栓塞的半导体器件，其特征在于，所述孔洞表面与所述第一栓塞部之间沉积有阻挡层，选自于金属钛层和氮化钛层其中之一。
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