JP2005535109A - 半導体構造内の溝形状部および浮彫り形状部の充填方法 - Google Patents

半導体構造内の溝形状部および浮彫り形状部の充填方法 Download PDF

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Abstract

本発明は、半導体構造内の溝形状部および浮彫り形状部の充填方法に関するものである。本発明の目的は、簡単かつ安価に実施でき、隙間の形成を確実に防止できる、半導体構造内の溝構造および浮彫り構造に対する充填方法を提供することである。このためには、第１堆積プロセスにおいて、非常に均一でかつ極めて滑らかな第１の一次充填層（２）によって溝構造および浮彫り構造を被覆する。次に、Ｖ字形状の輪郭を形成するために、所定の深さの溝構造が得られるまでＶ字形状にエッチングする。そして、溝構造および浮彫り構造が完全に閉鎖されるまで、非常に均一でかつ極めて滑らかな第２の一次充填層（３）を堆積させる。

Description

発明の詳細な説明
本発明は、半導体構造内の溝形状部および浮彫り形状部（Graben- und Reliefgeometrien）の充填方法に関するものである。
半導体素子の絶え間ない小型化（Skalierung）に伴って、半導体内の基板上に形成されている溝構造および浮彫り構造（Graben- und Reliefstrukturen）のアスペクト比（深さ／幅）が増加している。１００ｎｍ以下の構造レベルでは、開口角（Oeffnungswinkel）が約０．１°になることもある。開口角が小さくなると、極めて急勾配なこれらの形状に対して充填を行うことが徐々に困難になってくる。様々な導電性または絶縁性の充填層のために、高度に均一な堆積方法（ほぼ１００％）が特別に開発されているものの、製造時に生じる断面形状の極微細なズレ（geringste fertigungsbedingte Profilschwankungen）により、理想的な閉鎖状態ではない閉鎖部(Schliessfugen)（隙間）が、充填された溝構造および浮彫り構造の中央軸に沿って生じてしまう。
このような隙間は、具体的には、導電性充填部の断面形状(geometrischen Querschnitt)を制御不能に(unkontrolliert)小さくし、その結果、その電気抵抗を上昇させたり、他のパラメタに対して不利な影響を及ぼしたりするという不都合を生じてしまう。例をあげると、ＤＲＡＭセル用のメモリキャパシタは、例えば深溝エッチング(Deep-Trench-Aetzen)、溝壁の誘電体被覆(dielektrischer Beschichtung)、およびそれに続く溝への導電材料の充填によって製造されているが、この導電性充填部に隙間があると、その抵抗が制御不能に上昇する。
機能上の理由により、溝または浮彫りにおける充填部を表面平坦化または（部分的に）エッチバック（窪みエッチング(Recess Aetzen)）する必要が度々生ずるが、充填部に隙間があると、その大きさに応じて、平坦化エッチング率または窪みエッチング率を局所的に変動させる。その結果、平坦化された領域（Flaechen）または窪み領域の、深さ位置（Tiefenlage）および断面形状に制御不能なズレが生じる。通常は、隙間領域（Voidbereich）の幅および深さが有意に増大する。ある条件下では、このことが、後続の層を堆積するときに再生される（reproduziert）一次充填部の平坦化表面または窪み表面における再生不能な（Ｖ字形状の）浮彫り部によって、以降のプロセス(weitere Prozessierung)やこれらの構造のパラメタに影響を及ぼす。窪み表面を異方性ＲＩＥエッチング（反応性イオンエッチング）することによって二次層（Folgeschicht）を元の状態に(wieder)除去する場合に、除去が完全に行われない。その原因は、二次層の層材料が、隙間領域に深く入り込んで堆積されているからである。隙間領域に入り込んだ二次層の層材料は、電気的な短絡（充填層が絶縁されており、二次層が導電性である場合）あるいは電流経路での妨害（充填層が導電性であり、二次層が絶縁性である場合）を引き起こし、さらに、以降のプロセスの際に、粉塵や混入源となる可能性がある。
これまでは、溝構造または浮彫り構造が十分なＶ字形状の断面を有していたので、これらの隙間の生成が回避されていた。充填層を高度に均一に堆積させる場合、充填層は、開口（Nahtstelle）の下から上へと隙間なく成長する。ここで、構造をさらに小型化すると、溝または浮彫り構造の壁の傾斜面（Wandneigung）に対して必要な面積（Flaechenbedarf）が得られなくなる。溝または浮彫り構造における非常に急傾斜の側壁に対して、再現可能な設定を行うことは困難を極める。このような理由によって、この方法はますます効果がなくなってしまう。
溝構造または浮彫り構造の形状に関係なく隙間をあとから閉鎖するための、実際に証明された他の可能な方法としては、一次充填層と同類（導電性または絶縁性の何れか）の材料を含む付加的で薄い均一な堆積（穴充填（divot fill））を行い、続いて、基板表面および浮彫り構造の側壁に堆積した穴充填層を（湿式化学的に(nasschemisches)）除去することが挙げられる。
この場合、穴充填の前に行われる窪みエッチングが改良されないことが欠点である。しかしながら、まず、穴充填の窪みエッチングのプロセス窓が非常に小さい。残留物が基板表面と溝または浮彫り構造の壁とに残るか、穴の全体あるいはその少なくとも一部が元のように開口してしまう。
米国特許公報第６３５９３００号Ａ（US6259300A）には、隙間のない充填部をウェーハに有する深溝キャパシタ（Deep-Trench-Kondensator）について開示されている。この溝キャパシタは、基板と、基板に形成された溝と、導電性充填材料とを備えている。この導電性充填材料は、ドープされたゲルマニウムまたはシリコン‐ゲルマニウム合金を含み、溝を完全に充填している。
隙間のない充填部を得るために、導電性のドープされたゲルマニウムまたはシリコン‐ゲルマニウム合金を溝内に堆積させ、充填層を基板上に生成する。続いて、充填層が溶けて完全に溝に流れ込むまで、ウェーハを加熱する。
このような方法は高温で行う必要があるので、ポリシリコン、ＳｉＯ2、または金属充填層に対して実用的ではない。
したがって、本発明の目的は、隙間が生成されることを確実に回避でき、簡単かつコスト効率よく実現できる、半導体構造における溝構造および浮彫り構造の充填方法を提供することにある。
本発明の基礎となる本発明の目的は、特許請求項１に記載された特徴によって達成される。また、本発明の具体的な改良点については、請求項２によって明らかになる。
本発明のさらなる特徴は、以降の従属請求項によって明らかになる。
本発明に基づく方法の利点は、小型化された溝構造および浮彫り構造において、全く隙間のない充填部が、溝構造および浮彫り構造の形状に関わらず、初めから達成される点に見られる。特に、溝構造および浮彫り構造の壁形状が、プロセス公差（Prozesstoleranzen）によるズレで任意に傾斜した溝構造および浮彫り構造であっても、あるいは、溝構造および浮彫り構造が逆向きの（negativem）（せり出している（ueberhaengendem））形状の場合であっても、隙間の生じない充填を行うことができる。
その上、冒頭部分で説明した一連の欠点（Folge-Nachteile）も回避され、溝構造および浮彫り構造の初期の形状（Ausgangsprofil）に関係しない充填プロセスとすることにより、以後のプロセス時に、プロセス安定性が上昇する。
隙間をあとから「修復する工程」（穴充填）を不要とし、これに関連する問題を回避できる。
また、メモリ溝の充填に適用する場合に、ポリシリコン金属充填部の集積可能性がよくなり、かつ、絶縁ギャップの充填に適用する場合に、接触窓形状の調整が容易になるという利点がある。
実施例を挙げながら、以下に本発明の詳細を説明する。図１ａ〜ｅは、溝メモリセル（Trench-Speicherzellen）の例を用いて、第１充填層の堆積後にＶ字エッチング工程を行う２段階溝充填について、説明している図である。図２ａ〜ｉは、溝メモリセルの例を用いて、第１充填層の堆積後に充填補助層を堆積し、続いて、バイアスエッチング工程を行う２段階溝充填について、説明している図である。
〔実施形態１〕
既に溝構造および浮彫り構造が形成され、これから図１ｂ〜ｅに示す本発明の方法に基づいて充填が行われる段階にある半導体基板１の図を図１ａに示す。図１ｂに示すように、溝構造および浮彫り構造の内側に第１充填層を堆積させる。この第１充填層は、非常に滑らかな表面を有するドープされていない非晶質シリコンを含んでいる。その後、このＳｉ層に、好ましくはプラズマ化学エッチング工程（plasmachemischen Aetzschrittes）によって、Ｖ字形状の輪郭(V-Profil)（図１ｃ）を形成する。このエッチング工程では、溝の深部に行くに従って、エッチング率が表面層よりも有意に小さくなくなり、深さ４００〜１０００ｎｍではゼロになるように、エッチング率を調整する（ＡＲＤＥ：アスペクト比率に応じたエッチング(aspect ratio depended etch)／ＲＩＥ遅延(RIE lag)）。続いて、Ｖ字にエッチングされたＳｉ層を、気相ドープ（好ましくは、アルシン(Arsin)）によって高度にドープする。
次に、非常に滑らかな表面を有するドープされていない非晶質シリコンを堆積させることによって、Ｖ字形状に第２充填層３を充填する（図１ｄ、ｅ）。この第２充填層３は、後続の集積プロセスの加熱工程（Temperaturschritte）の際に、第１充填層２から第３充填層３へＡｓが十分に拡散放出される（ausdiffundiert）ことによって導電性を有するようになる。
非晶質として堆積された（amorph abgeschiedenen）２つのシリコン充填層２・３の非常に滑らかな表面は、溝構造の充填部において、閉鎖部を、申し分なく滑らかでかつ全く隙間ができないように形成する役割を果たしている。
この実施例の変化形では、第１充填層２が、ドープしないように堆積された、非常に滑らかな表面を有する非晶質シリコンを含んでおり、続いて、これを気相拡散(Gasphasendiffusion)によってＡｓで高度にドープする。第２充填層３は金属層であり、非常に滑らかな表面を有する高融点の材料で作られていることが好ましい。
非常に滑らかなこれら２つの充填層の表面は、溝構造の充填部にある閉鎖部を、申し分なく滑らかに、かつ全く隙間ができないように形成する役割を果たしている。
溝構造の中央部に金属性の芯((Kern)（第２層３）を有したポリシリコン（第１層２）を直接誘電層に備えるような溝充填部の組み合わせによって、溝メモリー容量における伝導性、安定性／集積性、および最小漏れ電流が特に有利なものとなる。
〔実施例２〕
個々の溝充填の工程について、図２ａ〜図２ｉに示す。開始点は、前述と同様に、図２ａのような既に準備された溝構造および浮彫り構造である。
第１充填層２におけるＶ字形状の輪郭は以下のように形成する。すなわち、まず、第１充填層２に充填補助層４（好ましくはドープされたＳｉＯ2）を堆積させる（図２ｃ）。続いて、これを、基板表面で平坦化されるように元の状態に除去する（図２ｄ）。
その後、主に等方性に作用する（好ましくは湿式化学性の）エッチング工程（バイアスエッチング(Bias Aetzung)）を行う。なお、このエッチング工程において、充填補助層の材料に対する除去効率は、第１充填層２の材料に対する除去効率よりも５〜２０倍大きいものとなっている（図２ｅ）。
これにより、第１充填層２が基板表層から完全に除去されるまでに、溝内では、第１充填層２にＶ形状が深部に向かって形成される。なお、このＶ字形状の輪郭は、第１充填層２を基板表層から完全に除去するエッチングの時間を除けば、充填補助層４の材料に対するエッチング率のみによって決まる。
このプロセス段階に達した後、上述したバイアスエッチングを停止し、主に等方性で、好ましくは湿式化学性の次のエッチングを行う。充填層２に対して高い選択性を有するこのエッチングにより、溝に残留している充填補助層４の材料を、元のように完全に除去する（図２ｆ）。
この実施例の一変化形では、バイアスエッチングの代わりに多段階エッチングを行う。この多段階エッチングでは、第１充填層２と充填補助層４とを、もう一方の層よりも高い選択率となるように、それぞれに特異的に作用するエッチング溶液を用いて、一度のエッチング工程毎に一定の（僅かな）厚み量（Dickenbetrag）ずつ、交互にエッチング除去していく。そして、第１充填層２が基板表層から完全に除去されるまで、この多段階エッチングを実施する。
この方法は、単段階のバイアスエッチングに対して一連の利点を有している。例えば、第１充填層２または充填補助層４の一方の材料のみに対して高い選択性を有するように、２つのエッチング溶液を妥協せずに調製することができる。これに対して、バイアスエッチングでは、第１充填層２と充填補助層４との所定のエッチング比率に合わせて、エッチング溶液の組成および温度を非常に精確に設定する必要がある。
他の利点は、１度のエッチング工程における、第１充填層２および充填補助層４のそれぞれの厚み除去量（Dickenabtrag）を、エッチング時間によって非常に精確に調整し、かつ、あとから修正できる点である。これに対して、バイアスエッチングでは、このことをエッチング溶液の組成および温度によって行う必要がある。
最後としては、プログラムされた高精度の自動エッチング装置を用いることにより、様々なエッチング溶液を用いた周期的なエッチング工程を、従来技術に従って、非常に効果的に実施することができる点である。
溝に残留している充填補助層４の残余物を第１充填層２よりも高い選択性で除去する後続のエッチング工程では、充填補助層４を多段階エッチングするときに使用するエッチング溶液と同じものを使用する。また、このエッチング工程は、多段階エッチングプロセスの進行プログラム中に簡単に組み込むことができる。
その後、第１実施例のように、非常に滑らかな表面を有するドープされていない非晶質シリコンを堆積することによって、このＶ字形状の輪郭に第２充填層３を充填する（図２ｈ、ｉ）。
充填層に関しては、第１実施例と同様の詳細な実施形態を採用することが好ましい。
〔実施例３〕
この実施例では、ＳＴＩ充填部（トレンチ分離部(shallowtrenchisolation)）において隙間が生じるのが防止される。この実施例については、図面を参照せずに説明する。
第１充填層（好ましくはＳｉＯ2）への所望のＶ字断面の生成には、以下のエッチング工程を用いる。すなわち、このエッチング工程は、絶縁溝の深部におけるエッチング率が、ＳＴＩの輪郭の表層部に比べて、有意に減少するものとなっている。その結果、表層部における輪郭が深部よりも大きく拡大する。
これにより、全く隙間の無い第２充填層（好ましくはＳｉＯ2）を形成するのに適した浮彫り形状が生成される。その後、ＳＴＩ絶縁部を平坦化し、従来の方法によって後続のプロセスを行う。
〔実施例４〕
ここでは、第１充填層を堆積させた後にＶ字エッチング工程を行うことによって、隣接するゲート／ワード配線または金属化軌道（Metallisierungsbahnen）間の絶縁間隙部（Isolationsgap-Zwischenraeume）を２段階充填することについて、図を参照せずに説明する。
第１充填層（好ましくはＳｉＯ2）に対する所望のＶ字輪郭の生成は、第１エッチング工程によって行う。このエッチング工程では、隣接する軌道間に存在する絶縁ギャップの深部におけるエッチング率が、間隙形状（間隙絶縁部(gap isolation)）の表層部の除去率と比べて有意に減少したものとなっている。その結果、表層部の輪郭が、深部よりも大きく拡大され、好適な浮彫り形状が形成される。この浮彫り形状により、第２充填層（好ましくは、ＳｉＯ2）を全く隙間が生じないように充填することが可能となる。その後、ギャップ充填絶縁部を平坦化し、さらなるプロセスを従来の方法で実施する。
この方法の一変化形では、第１充填層にドープされていないＳｉＯ2を用い、第２充填層をドープされたＳｉＯ2として形成する。接触窓プロセス(Kontaktfensterprozesses)のエッチング率が間隙充填絶縁部のドープに依存することを利用して、続く接触窓面(Kontaktfensterebene)における接触窓の輪郭を（少なくとも最も隣接する軌道の方向において）自己整合して(selbstjustierend)好適に形成することができる。その結果、接触窓面の接触プラグと軌道とが短絡する頻度が少なくなる。
〔実施例５〕
第１充填層の堆積後にＶ字エッチング工程（V-Aetzschritt）を行う、２段階の接触プラグ充填について、以下に図を参照せずに説明する。ここでは、接触窓の導電性充填部における隙間が生じるのが回避される。
ここでは、第１充填層（ここでは好ましくはポリシリコン）に対するＶ字形状の形成を以下のエッチング工程によって行う。すなわち、このエッチング工程は、接触窓の深部における除去量が、接触窓の輪郭の表層部の除去量よりも明らかに減少するものである。その結果、表層領域における接触窓の輪郭が、深部の除去率よりも拡大する。これにより、隙間が生じないように第２充填層（ここでは好ましくは金属）を充填することができる、より好ましい浮彫り形状が作成される。
この実施例の一変化形では、第１充填層も金属性であり、好ましくは薄い障壁層と金属性の充填層とを含む層積層構造（Schichtstapel）を備えている。
接触プラグを、続く金属化層とは別の層組織として形成する場合、続いて接触充填部の平坦化を行い、さらに後続のプロセス（すなわち、金属層の堆積およびパターン化）を従来の方法にて行う。
層組織において、金属化層の一部として同一の層組織に接触プラグを形成する場合、第１充填層の堆積後にＶ字エッチングを行い、その後、第２充填層を堆積させ、そして従来の方法で金属化層をパターン化する。
ａ〜ｅは、第１充填層を堆積した後にＶエッチング工程を行う２段階溝充填について、溝メモリセルの例を用いて示す図である。 ａ〜ｉは、第１充填層を堆積した後に充填補助層を堆積し、続いて、バイアスエッチング工程を行う２段階溝充填について、溝メモリセルの例を用いて示す図である。
符号の説明
１ 溝構造または浮彫り構造を有する半導体基板
２ 第１充填層
３ 第２充填層
４ 充填補助層

Claims (16)

  1. 半導体基板に形成された溝構造および浮彫り構造の充填方法において、
    第１堆積プロセスにおいて、高度に均一で、かつ、極めて滑らかな第１の一次充填層（２）によって、上記溝構造および浮彫り構造を被覆し、
    Ｖ字断面を生成するために、溝構造の所定の深さに達するＶ字エッチングを続いて実施し、
    溝構造および浮彫り構造が完全に閉鎖されるまで、高度に均一で、かつ、極めて滑らかな第２の一次充填層（３）を堆積させる、半導体基板に形成された溝構造および浮彫り構造の充填方法。
  2. 上記第１充填層（２）の堆積後、この第１充填層（２）上に、充填補助層（４）を堆積させ、続いて、基板表層部を平坦化する方法によってこの充填補助層（４）を元のように除去し、
    上記半導体基板（１）の表層部の第１充填層（２）が完全に除去されるまで、主に等方性に作用する湿式化学エッチング工程を実施し、
    第１充填層（２）と比較して高い選択性を有し、溝構造および浮彫り構造に残留している充填補助層（４）の材料を元のように完全に除去する湿式化学エッチングを続いて実施し、
    その後、上記第２充填層（３）を堆積させることを特徴とする、請求項１に記載の半導体基板に形成された溝構造および浮彫り構造の充填方法。
  3. 上記充填補助層（４）が、ドープされたＳｉＯ2を含むことを特徴とする、請求項２に記載の半導体基板に形成された溝構造および浮彫り構造の充填方法。
  4. 上記第１充填層を、溝構造および浮彫り構造の幅の約１０〜３０％に相当する厚みに堆積させることを特徴とする、請求項１〜３のいずれか１項に記載の半導体基板に形成された溝構造および浮彫り構造の充填方法。
  5. 上記第２充填層（３）を、溝構造および浮彫り構造の幅の５０〜１００％の大きさに相当する厚みで堆積させる、請求項１または２に記載の半導体基板に形成された溝構造および浮彫り構造の充填方法。
  6. 上記Ｖ字エッチングを、プラズマ化学エッチングによって行うことを特徴とする、請求項１または２に記載の半導体基板に形成された溝構造および浮彫り構造の充填方法。
  7. 溝構造および浮彫り構造の深部でのエッチング率が半導体基板（１）の表層部でのエッチング率よりも有意に低くなるように、上記エッチング工程のエッチング率を設定することを特徴とする、請求項６に記載の半導体基板に形成された溝構造および浮彫り構造の充填方法。
  8. 上記第１充填層（２）が、非晶質となるように堆積されたポリシリコンを含むことを特徴とする、請求項１〜４のいずれか１項に記載の半導体基板に形成された溝構造および浮彫り構造の充填方法。
  9. Ｖ字エッチングの後、上記第１充填層（２）を気相拡散によってドープすることを特徴とする、請求項８に記載の半導体基板に形成された溝構造および浮彫り構造の充填方法。
  10. 上記第１充填層（２）がＳｉＯ2を含むことを特徴とする、請求項１〜４のいずれか１項に記載の半導体基板に形成された溝構造および浮彫り構造の充填方法。
  11. 上記第１充填層が金属を含むことを特徴とする、請求項１〜４のいずれかに記載の半導体基板に形成された溝構造および浮彫り構造の充填方法。
  12. 上記金属層が、接触障壁層および金属充填層を含む二重層として形成されていることを特徴とする、請求項１１に記載の半導体基板に形成された溝構造および浮彫り構造の充填方法。
  13. 上記第２充填層（３）が、非晶質となるように堆積され高度にドープされたポリシリコンを含むことを特徴とする、請求項１，２および５に記載の半導体基板に形成された溝構造および浮彫り構造の充填方法。
  14. 上記ポリシリコンがＡｓによってドープされていることを特徴とする、請求項１３に記載の半導体基板に形成された溝構造および浮彫り構造の充填方法。
  15. 上記第２充填層（３）がＳｉＯ2を含むことを特徴とする、請求項１，２および５に記載の半導体基板に形成された溝構造および浮彫り構造の充填方法。
  16. 上記第２充填層（３）が金属を含むことを特徴とする、請求項１，２および５に記載の半導体基板に形成された溝構造および浮彫り構造の充填方法。
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