JPWO2010061523A1 - 試験方法及びそれに用いられるプログラム製品 - Google Patents
試験方法及びそれに用いられるプログラム製品 Download PDFInfo
- Publication number
- JPWO2010061523A1 JPWO2010061523A1 JP2010540313A JP2010540313A JPWO2010061523A1 JP WO2010061523 A1 JPWO2010061523 A1 JP WO2010061523A1 JP 2010540313 A JP2010540313 A JP 2010540313A JP 2010540313 A JP2010540313 A JP 2010540313A JP WO2010061523 A1 JPWO2010061523 A1 JP WO2010061523A1
- Authority
- JP
- Japan
- Prior art keywords
- test
- devices under
- dut
- under test
- combination
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31907—Modular tester, e.g. controlling and coordinating instruments in a bus based architecture
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3172—Optimisation aspects, e.g. using functional pin as test pin, pin multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
試験方法は、テストモジュールに接続された複数の被試験デバイスを試験する試験方法であって、(a)前記テストモジュールと前記複数の被試験デバイスとの接続関係に少なくとも基づいて、前記複数の被試験デバイスの組み合わせのうち、理論上、同時に測定可能である被試験デバイスの組み合わせを求めるステップと、(b)前記ステップ(a)で求めた前記組み合わせから、実際に同時に測定する被試験デバイスの組み合わせを順番に選択して、前記複数の被試験デバイスを試験するステップと、を含む。
Description
本発明は半導体デバイスなどの電子デバイスの試験方法及びそれに用いられるプログラム製品に関する。特に本発明は、テストモジュールに接続された複数の被試験デバイスを試験する方法に関する。
従来の試験方法として、テストモジュールの1つのセグメントに1つの被試験デバイスのみを接続して、複数の被試験デバイスを同時に測定することが知られている。この場合、複数のセグメントを同時に制御することができるので、複数のDUTを1回の測定で同時に試験することができる。しかしながら、かかる接続においては、1つのセグメントには1つのDUTしか割当てることができず、1回の接続で試験できるDUTの数が限られてしまう。
一方で、テストモジュールの外部端子を有効に活用すべく、ユーザがテストモジュールの1つのセグメントに2つ以上の被試験デバイスを接続した場合には、1つのセグメントに接続された2つ以上の被試験デバイスは相互に同時に測定することができないため、測定回数を分けて試験する必要がある。この場合において、テストモジュールに接続される被試験デバイスの個数が多数になると、ユーザが測定の順番を任意に選択することは難しく、ましてや測定回数が少ない順番を選択することは大変難しいものであった。
よって、本発明は、上記の課題を解決することのできる試験方法及びプログラム製品を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記目的を達成するため、本発明の第1の形態によれば、テストモジュールに接続された複数の被試験デバイスを試験する試験方法であって、(a)前記テストモジュールと前記複数の被試験デバイスとの接続関係に少なくとも基づいて、前記複数の被試験デバイスの組み合わせのうち、理論上、同時に測定可能である被試験デバイスの組み合わせを求めるステップと、(b)前記ステップ(a)で求めた前記組み合わせから、実際に同時に測定する被試験デバイスの組み合わせを順番に選択して、前記複数の被試験デバイスを試験するステップと、を含む試験方法を提供する。
上記試験方法において、前記ステップ(a)及び(b)を行うことにより、前記テストモジュールに接続された複数の被試験デバイスの個数よりも少ない測定回数で試験してもよい。
上記試験方法において、前記テストモジュールは、複数のセグメントを有し、前記ステップ(a)において、前記複数の被試験デバイスの組み合わせうち、前記セグメントごとに、同時に測定不可能である被試験デバイスの組み合わせを求め、当該組み合わせに基づいて、理論上、同時に測定可能である被試験デバイスの組み合わせを求めてもよい。
上記試験方法において、前記ステップ(b)において、実際に同時に測定する被試験デバイスの組み合わせを、同時に測定可能な被試験デバイスの個数が少ない順番で選択してもよい。
上記試験方法において、前記ステップ(b)において、実際に同時に測定する被試験デバイスの組み合わせを、同時に測定可能な被試験デバイスの個数が多い順番で選択してもよい。
上記試験方法において、前記ステップ(b)において、実際に同時に測定する被試験デバイスの組み合わせを、予め割り当てられた被試験デバイスの番号の順番で選択してもよい。
本発明の第2の形態によれば、テストモジュールに接続された複数の被試験デバイスを試験するために用いられるプログラム製品であって、(a)前記テストモジュールと前記複数の被試験デバイスとの接続関係に少なくとも基づいて、前記複数の被試験デバイスの組み合わせのうち、理論上、同時に測定可能である被試験デバイスの組み合わせデータを生成するステップと、(b)前記ステップ(a)で生成された前記組み合わせデータから、実際に同時に測定する被試験デバイスの組み合わせを順番に選択して、前記複数の被試験デバイスを試験するステップと、を含むプロセスをコンピュータに実行させる、プログラム製品を提供する。
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
図1は、本発明の一実施形態に係る試験方法を説明するための図である。本実施形態では、図1に示す試験装置10を用いて複数の被試験デバイス(DUT:Device UnderTest)20を試験する。具体的には、試験装置10は、所定の試験信号を生成してDUT20に供給し、DUT20が試験信号に基づいて動作した結果出力する結果信号が期待値と一致するか否かに基づいてDUT20の良否を判断する。本実施形態に係る試験装置10は、オープンアーキテクチャにより実現され、DUT20に試験信号を供給するテストモジュール150として、オープンアーキテクチャに基づくモジュールを用いることができる。
図1に示すように、試験装置10は、システム制御装置100、DUT選択制御装置110、通信ネットワーク120、サイト制御装置130、接続設定装置140、テストモジュール150、及びロードボード160を備える。ユーザは、DUT20の外部端子の数、機能ブロックの数等のDUT20の形態や試験の内容に応じて、システム制御装置100を介して、任意にサイト制御装置130及びテストモジュール150を組み合わせて使用することができる。
システム制御装置100は、試験装置10がDUT20の試験に用いる試験制御プログラム、試験プログラム、及び試験データ等を格納する。システム制御装置100は、例えば通信ネットワーク120を介して複数のサイト制御装置130に接続可能となっており、また、複数のサイト制御装置130は、例えば接続設定装置140を介して複数のテストモジュール150に接続可能となっており、また、複数のテストモジュール150は、例えばロードボード160を介して複数のDUT20に接続可能となっている。このように、接続設定装置140及びロードボード160を設けることにより、サイト制御装置130、テストモジュール150及びDUT160の相互接続関係を自由に設定及び変更することができる。
図2は、図1に示すDUT選択制御装置110の詳細を示す図である。DUT選択制御装置110は、試験方法を行うための所定のプログラムが予めインストールされたプログラム製品である。DUT選択制御装置110は、主な構成として、試験のための処理を制御する制御部112と、試験のために必要なデータを記憶するための記憶部113とを備える。DUT選択制御装置110は、外部記憶装置等に記憶された所定のプログラム又は通信ネットワークを介してダウンロード可能な所定のプログラムを実行することにより、下記に詳述する試験方法を試験装置10に実行させるようにしてもよい。また、DUT選択制御装置110は、図1に示すようにシステム制御装置100とは別個に設けてもよいし、システム制御装置100又はサイト制御装置130の一部に組み込んでもよい。
図2に示すDUT選択制御装置110の制御部112は、主な構成として、DUT組み合わせデータ生成部112及びDUT組み合わせ選択部118を備える。また、DUT選択制御装置110(例えば制御部112)は、付加的に、DUT組み合わせデータ表示部116を有していてもよい。各機能ブロックは、記憶部113に接続されており、これにより上記各機能ブロックによって処理された、試験方法に必要な情報を記憶部113に書き込む又は記憶部113から読み出すことができる。各機能ブロックについての説明は、後述する試験方法の説明を参照することができる。
本実施形態に係る試験方法においては、ユーザがテストモジュール150に所定の接続関係により接続した複数のDUTを試験する。この場合、テストモジュール150に接続された複数のDUTの個数よりも少ない測定回数で試験を行ってもよい。すなわち、n個(nは2以上の整数)のDUTがテストモジュール150に接続されている場合、1回の測定において少なくとも2個のDUTを同時に測定することにより、最大でも(n−1)回の測定で全てのDUTを試験してもよい。以下、図3〜図5を参照しつつ、本実施形態に係る試験方法について具体的に説明する。ただし、本実施の形態に係る試験方法は、図3〜図5の構成例に限定されるものではない。
図3は、本実施形態に係るテストモジュールと被試験デバイスとの接続関係の一例を示す図である。図3に示す例では、テストモジュール150の一例であるモジュール(例えばデジタルモジュール)150a〜150dと、複数のDUT20a〜20fとが相互に接続されている。モジュール150a〜150dは、それぞれ、動作の最小単位であるセグメントを少なくとも一つ有し、セグメントごとにパターン発生器PG及びフォーマッタFMTを有する。また、各モジュール150a〜150dは、それぞれ、複数の外部端子152を有しており、当該外部端子152とDUTの外部端子22とが接続されることにより、テストモジュール150にDUT20a〜20dが接続されるようになっている。
モジュール150a〜150cは同一(タイプA)であり、同一の制御方法により制御可能である。例えば、モジュール150a〜150cは、それぞれ同種類の同期信号により制御することができる。これに対して、モジュール150dは、モジュール150a〜150cのタイプとは異なっており(タイプB)、モジュール150a〜150cとは異なる方法(例えば異なる種類の同期信号)により制御してもよい。また、構成上の相違として、モジュール150a〜150cはそれぞれ2つのセグメント150a−1〜150c−2を有し、これに対してモジュール150dは1つのセグメント150d−1を有する。
図3に示す例では、各セグメント150a−1〜150d−1は、それぞれ3個ずつの外部端子152を有しており、1つの外部端子152にはDUTの1つの外部端子22のみが接続可能となっている。なお、モジュールとDUTとの接続においては、モジュールの1つの外部端子にDUTの1つの外部端子のみが接続可能である形態に限定されず、モジュールの1つの外部端子に同一又は異なるDUTの複数の外部端子を接続してもよいし、あるいは、DUTの1つの外部端子に同一又は異なるモジュールの複数の外部端子を接続してもよい。
なお、モジュールの構成、モジュールの個数、モジュールの外部端子の個数、モジュールのセグメントの個数及び構成、DUTの外部端子の個数、DUTの外部端子に対して要求される制御方法、モジュールとDUTとの接続関係等は、図3の構成例に限定されるものではなく、技術常識の範囲で適宜設定又は変更することができる。
図3に示すモジュール150a〜150dとDUT20a〜20fとの接続関係を具体的に述べると以下のとおりである。すなわち、モジュール150aにおいては、セグメント150a−1の第1〜第3の外部端子(図3の上から順番に第1、第2、第3の外部端子とする。以下、他のセグメント又はDUTにおいても同じ。)がそれぞれ、DUT20aの第1、第2、DUT20bの第1の外部端子に接続され、また、セグメント150a−2の第1〜第3の外部端子がそれぞれ、DUT20bの第2、第3、DUT20dの第1の外部端子に接続されている。また、モジュール150bにおいては、セグメント150b−1の第1、第2の外部端子がそれぞれ、DUT20aの第3、DUT20fの第1の外部端子に接続され、セグメント150b−1の第3の外部端子がどのDUTにも接続されておらず、また、セグメント150b−2の第1〜第3の外部端子がそれぞれ、DUT20cの第1、第2、DUT20dの第2の外部端子に接続されている。また、モジュール150cにおいては、セグメント150c−1の第1〜第3の外部端子がそれぞれ、DUT20cの第3、DUT20eの第1、第2の外部端子に接続され、また、セグメント150c−2の第1、第2の外部端子がそれぞれ、DUT20dの第3、DUT20fの第2の外部端子に接続され、セグメント150c−2の第3の外部端子がどのDUTにも接続されていない。また、モジュール150dにおいては、セグメント150d−1の第1、第2の外部端子がそれぞれ、DUT20eの第3、DUT20fの第3の外部端子に接続され、セグメント150d−1の第3の外部端子がどのDUTにも接続されていない。
このように1つのセグメントに2つ以上のDUTを接続することにより、テストモジュール150の外部端子152の無駄をなくし、同時測定可能なDUTの個数を増加させることができる。
本実施形態に係る試験方法は、まず、テストモジュール150と複数のDUT20a〜20fとの接続関係に少なくとも基づいて、複数のDUTの組み合わせのうち、理論上、同時に測定可能であるDUTの組み合わせを求める。
ここで、図4及び図5は、図3に示す構成において、理論上、同時に測定可能である被試験デバイスの組み合わせを求めるステップを説明するための図である。また、図6は、本実施形態に係る試験方法のフローチャートである。
まず、図4に示すように、図3に示すモジュール150a〜150dとDUT20a〜20fとの接続関係に少なくとも基づいて、セグメントごとに同時に測定不可能である被試験デバイスの組み合わせが求められる(STEP101)。図4において、S0〜S6はそれぞれ、図3のセグメント150a−1〜150d−1に対応し、DUT1〜6はそれぞれ、図3のDUT20a〜20fに対応する。また、図4中の表示“1”は同時に測定不可能であることを意味し、表示“0”は同時に測定不可能ではないことを意味する。例えば、セグメント150a−1に相当するS0においては、DUT1(図3のDUT20aに相当)及びDUT2(図3のDUT20bに相当)において“1”が表示されており、DUT1及び2が同時に測定不可能であることを示している。
図4の組み合わせデータからわかるとおり、図3に示すモジュールとDUTとの接続関係において、同時に測定不可能な組み合わせは、S0においてDUT1及び2、S1においてDUT2及び4、S2においてDUT1及び6、S3においてDUT3及び4、S4においてDUT3及び5、S5においてDUT4及び6、S6においてDUT5及び6である。
次に、図4の組み合わせデータに基づいて、図5に示すように、理論上、同時に測定可能であるDUTの組み合わせが求められる(STEP103)。図5において、DUT1〜6はそれぞれ、図3のDUT20a〜20fに対応する。また、図5中の表示“1”は同時に測定可能であることを意味し、表示“0”は同時に測定可能ではないことを意味する。例えば、図5においてDUT1の行に着目すると、DUT1,3,4,5において“1”が表示されており、DUT1に対しては他のDUTとしてDUT3,4,5が理論上同時に測定可能であることを示している。
図5の組み合わせデータからわかるとおり、図3に示すモジュールとDUTとの接続関係においては、理論上同時に測定可能であるDUTの組み合わせは、DUT1に対してはDUT3,4,5であり、DUT2に対してはDUT3,5,6であり、DUT3に対してはDUT1,2,6であり、DUT4に対してはDUT1,5であり、DUT5に対してはDUT1,2,4であり、DUT6に対してはDUT2,3である。
このような図4及び図5に示される組み合わせデータは、例えばDUT組み合わせデータ生成部114(図2参照)により生成することができる。また、生成した組み合わせデータは、記憶部113に格納しておいてもよいし、また、ユーザが認識することができるようにDUT組み合わせデータ表示部116(図2参照)によってディスプレイ等に表示してもよい。
上記実施例では、図4の組み合わせデータ(すなわち、セグメントごとに表した同時に測定不可能であるDUTの組み合わせデータ)を生成した後、かかる組み合わせデータに基づいて図5の組み合わせデータを生成したが、本実施形態はこれに限定されるものではない。例えばDUT組み合わせデータ生成部114が、図3に示すモジュール150a〜150dとDUT20a〜20fとの接続関係に少なくとも基づいて、図5の組み合わせデータを直接生成し、DUT組み合わせデータ表示部116により図5の組み合わせデータのみが表示されてもよい。なお、組み合わせデータの表示の態様は、図4及び図5に示す例に限定されるものではない。
次に、図5に示されるDUTの組み合わせから、実際に同時に測定するDUTの組み合わせを順番に選択して、複数のDUTの試験を行う(STEP105)。すなわち、図5のDUTの組み合わせに基づいて、複数のDUTの全ての測定の可否を考慮した上で、実際に同時に測定するDUTの組み合わせを順番に選択して、かかる順番に従って複数のDUTの試験を行う。
かかるステップは、DUT組み合わせ選択部118(図2参照)により行うことができる。例えばDUT組み合わせ選択部118は、予め決められたルールに従って測定するDUTの順番を選択する。かかる選択方法としては、例えば、予め割り当てられたDUTの番号の順番で選択する方法(以下、選択方法(A)ともいう)、同時に測定可能なDUTの個数が少ない順番で選択する方法(以下、選択方法(B)ともいう)、同時に測定可能なDUTの個数が多い順番で選択する方法(以下、選択方法(C)ともいう)である。
上記選択方法(A)〜(C)を図5のDUTの組み合わせに適用すると以下のとおりである。
選択方法(A)を適用してみると、まずDUTの番号の順番に従い、DUT1に着目する。図5に示すとおりDUT1に対してはDUT3,4,5が理論上同時に測定可能であり、DUTの番号の順番に従い、DUT3に着目する。図5に示すとおりDUT3に対しては、DUT4,5は同時に測定することはできないため、DUT1,3が実際に同時に測定可能であることがわかる。次に、DUTの番号の順番に従い、DUT2に着目する。図5に示すとおりDUT2に対しては、DUT3,5が理論上同時に測定可能であるところ、DUT3は測定済みであるので、DUT2,5が実際に同時に測定可能であることがわかる。次に、DUTの番号の順番に従い、DUT4に着目する。図5に示すとおりDUT4に対しては、DUT1,5が理論上同時に測定可能であるところ、DUT1,5はいずれも測定済みであるので、DUT4のみが実際に同時に測定可能であることがわかる。最後に、最終的に残ったDUT6を測定する。
このように選択方法(A)を適用した場合には、1回目にDUT1,3が測定され、2回目にDUT2,5が測定され、3回目にDUT4が測定され、4回目にDUT6が測定される。すなわち、図3に示されるモジュールとDUTとの接続関係においては、選択方法(A)を適用した場合、合計4回の測定により全てのDUTを試験することができる。
次に、選択方法(B)を適用してみると、まず図5からわかるとおり同時に測定可能なDUTの個数が最も少ないDUT6に着目する。図5に示すとおりDUT6に対しては、DUT2,3が理論上同時に測定可能であり、DUT2,3の相互も理論上同時に測定可能であるため、DUT2,3,6が実際に同時に測定可能であることがわかる。次に、残りのDUT1,4,5においては、同時に測定可能なDUTの個数は全て同じであるため、例えばDUT1に着目する。図5に示すとおりDUT1に対しては、DUT4,5が理論上同時に測定であり、DUT4,5の相互も理論上同時に測定可能であるため、DUT1,4,5が実際に同時に測定可能であることがわかる。
このように選択方法(B)を適用した場合には、1回目にDUT2,3,6が測定され、2回目にDUT1,4,5が測定される。すなわち、図3に示されるモジュールとDUTとの接続関係においては、選択方法(B)を適用した場合、合計2回の測定により全てのDUTを試験することができる。
次に、選択方法(C)を適用してみると、まず図5からわかるとおり同時に測定可能なDUTの個数が最も多いのはDUT1〜5であり、例えばDUT1に着目する。図5に示すとおりDUT1に対しては、DUT4,5が理論上同時に測定であり、DUT4,5の相互も理論上同時に測定可能であるため、DUT1,4,5が実際に同時に測定可能であることがわかる。次に、残りのDUT2,3,6においては、同時に測定可能なDUTの個数が多いのはDUT2,3であり、例えばDUT2に着目する。図5に示すとおりDUT2に対しては、DUT3,5,6が理論上同時に測定可能であるところ、DUT5は測定済みでありかつDUT3,6の相互は理論上同時に測定可能であるため、DUT2,3,6が実際に同時に測定可能であることがわかる。
このように選択方法(C)を適用した場合には、1回目にDUT1,4,5が測定され、2回目にDUT2,3,6が測定される。すなわち、図3に示されるモジュールとDUTとの接続関係においては、選択方法(C)を適用した場合、合計2回の測定により全てのDUTを試験することができる。
以上のとおり、図3に示されるモジュールとDUTとの接続関係においては、選択方法(B)又は(C)が(A)よりも測定回数が2回少ないことがわかる。例えばDUT組み合わせ選択部118は、上記選択方法(A)〜(C)に基づいて、それぞれ実際に同時に測定するDUTの組み合わせを順番に選択し、かかる選択方法から最も測定回数が少ない選択方法を選択してもよい。あるいは、モジュールとDUTとの多種の接続関係ごとに、選択方法(A)〜(C)を用いた場合の測定回数を記憶部113に格納しておき、記憶部113に格納されたデータ上、最も測定回数が少なくなる選択方法を予め決めておき、かかる選択方法を実行するようにしてもよい。
本実施形態によれば、モジュールとDUTとをユーザが任意に接続した場合、特に1つのセグメントに2以上のDUTが接続されるようにした場合であっても、なるべく測定回数を少なくして複数のDUTの試験を効率良く行うことができる。すなわち、モジュールとDUTとの1回の接続において試験可能なDUTの数を可能な限り多くし、かつ、1回の接続あたりの試験時間を短くすることができる。
また、理論的に測定回数が最少になるようなDUTの測定順序の解を求めるのは、テストモジュールに接続されるDUTの個数が多くなると、不可能であるか又は莫大な時間がかかるが、本実施形態に係る試験方法では、DUTの測定順序(組み合わせ)の計算にかかる時間が比較的短時間かつ容易であるにもかかわらず、測定回数を効果的に減らすことができる。よって、DUTの試験を準備する時間及び実試験時間を大幅に短縮することができる。
なお、上記図3の構成例では、テストモジュール150の例として、モジュールがセグメント150a−1〜150d−1を有し、各セグメントに複数の外部端子152が割当てられ、1つの外部端子152にはDUTの1つの外部端子22のみが接続可能である例を示したが、テストモジュール150の形態はこれに限定されるものではない。例えば、テストモジュール150が、動作の最小単位であるセグメントとしての外部端子を有するものであってもよい。この場合、テストモジュール150が複数の外部端子(広義には「セグメント」)を有し、1つの外部端子に同一又は異なるDUTの2以上の外部端子を共有させてもよい。すなわち、本実施形態をテストモジュールの外部端子やロードボードに実装した回路の外部端子を、DUTの複数の外部端子で共有する、「リソースシェアリング」の形態に適用してもよい。
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
Claims (7)
- テストモジュールに接続された複数の被試験デバイスを試験する試験方法であって、
(a)前記テストモジュールと前記複数の被試験デバイスとの接続関係に少なくとも基づいて、前記複数の被試験デバイスの組み合わせのうち、理論上、同時に測定可能である被試験デバイスの組み合わせを求めるステップと、
(b)前記ステップ(a)で求めた前記組み合わせから、実際に同時に測定する被試験デバイスの組み合わせを順番に選択して、前記複数の被試験デバイスを試験するステップと、
を含む、試験方法。 - 前記ステップ(a)及び(b)を行うことにより、前記テストモジュールに接続された複数の被試験デバイスの個数よりも少ない測定回数で試験する、請求項1記載の試験方法。
- 前記テストモジュールは、複数のセグメントを有し、
前記ステップ(a)において、前記複数の被試験デバイスの組み合わせうち、前記セグメントごとに、同時に測定不可能である被試験デバイスの組み合わせを求め、当該組み合わせに基づいて、理論上、同時に測定可能である被試験デバイスの組み合わせを求める、請求項1記載の試験方法。 - 前記ステップ(b)において、実際に同時に測定する被試験デバイスの組み合わせを、予め割り当てられた被試験デバイスの番号の順番で選択する、請求項1記載の試験方法。
- 前記ステップ(b)において、実際に同時に測定する被試験デバイスの組み合わせを、同時に測定可能な被試験デバイスの個数が少ない順番で選択する、請求項1記載の試験方法。
- 前記ステップ(b)において、実際に同時に測定する被試験デバイスの組み合わせを、同時に測定可能な被試験デバイスの個数が多い順番で選択する、請求項1記載の試験方法。
- テストモジュールに接続された複数の被試験デバイスを試験するために用いられるプログラム製品であって、
(a)前記テストモジュールと前記複数の被試験デバイスとの接続関係に少なくとも基づいて、前記複数の被試験デバイスの組み合わせのうち、理論上、同時に測定可能である被試験デバイスの組み合わせデータを生成するステップと、
(b)前記ステップ(a)で生成された前記組み合わせデータから、実際に同時に測定する被試験デバイスの組み合わせを順番に選択して、前記複数の被試験デバイスを試験するステップと、
を含むプロセスをコンピュータに実行させる、プログラム製品。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/324,096 | 2008-11-26 | ||
US12/324,096 US8185339B2 (en) | 2008-11-26 | 2008-11-26 | Test method and program product used therefor |
PCT/JP2009/005596 WO2010061523A1 (ja) | 2008-11-26 | 2009-10-23 | 試験方法及びそれに用いられるプログラム製品 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2010061523A1 true JPWO2010061523A1 (ja) | 2012-04-19 |
Family
ID=42197100
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010540313A Pending JPWO2010061523A1 (ja) | 2008-11-26 | 2009-10-23 | 試験方法及びそれに用いられるプログラム製品 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8185339B2 (ja) |
JP (1) | JPWO2010061523A1 (ja) |
CN (1) | CN102224428A (ja) |
TW (1) | TWI399552B (ja) |
WO (1) | WO2010061523A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8346935B2 (en) * | 2010-01-15 | 2013-01-01 | Joyent, Inc. | Managing hardware resources by sending messages amongst servers in a data center |
CN102866348A (zh) * | 2012-09-23 | 2013-01-09 | 成都市中州半导体科技有限公司 | 集成电路测试数据查询系统及查询方法 |
KR102030385B1 (ko) * | 2013-03-07 | 2019-10-10 | 삼성전자주식회사 | 자동 테스트 장비 및 그 제어방법 |
CN105975762B (zh) * | 2016-04-29 | 2018-12-14 | 联想(北京)有限公司 | 一种信息处理方法及电子设备 |
US10387282B2 (en) * | 2016-09-20 | 2019-08-20 | Rohde & Schwarz Gmbh & Co. Kg | Test unit and test method for efficient testing during long idle periods |
CN107404418B (zh) * | 2017-07-26 | 2020-12-11 | 百度在线网络技术(北京)有限公司 | 互联网产品测试方法、装置、设备及存储介质 |
TWI648958B (zh) * | 2017-12-08 | 2019-01-21 | 和碩聯合科技股份有限公司 | 測試方法、測試裝置以及測試系統 |
US10685645B2 (en) * | 2018-08-09 | 2020-06-16 | Bank Of America Corporation | Identification of candidate training utterances from human conversations with an intelligent interactive assistant |
TWI760157B (zh) * | 2021-03-24 | 2022-04-01 | 德律科技股份有限公司 | 多核並行測試單一待測物的系統及方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005300344A (ja) * | 2004-04-12 | 2005-10-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路のテストシステム |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6677776B2 (en) * | 1998-05-11 | 2004-01-13 | Micron Technology, Inc. | Method and system having switching network for testing semiconductor components on a substrate |
US6499121B1 (en) * | 1999-03-01 | 2002-12-24 | Formfactor, Inc. | Distributed interface for parallel testing of multiple devices using a single tester channel |
JP2001043696A (ja) | 1999-07-30 | 2001-02-16 | Nec Corp | 半導体試験装置および方法 |
JP4124345B2 (ja) * | 2003-05-30 | 2008-07-23 | シャープ株式会社 | 試験装置 |
CN1330972C (zh) * | 2004-02-26 | 2007-08-08 | 中国科学院计算技术研究所 | 一种快速的集成电路测试流程优化方法 |
US7208969B2 (en) * | 2005-07-06 | 2007-04-24 | Optimaltest Ltd. | Optimize parallel testing |
JP2007115836A (ja) * | 2005-10-19 | 2007-05-10 | Fujifilm Corp | 半導体デバイスの検査方法及び検査装置並びに検査システム |
US7362632B2 (en) * | 2006-01-17 | 2008-04-22 | Infineon Technologies Ag | Test parallelism increase by tester controllable switching of chip select groups |
US7743304B2 (en) * | 2006-02-17 | 2010-06-22 | Verigy (Singapore) Pte. Ltd. | Test system and method for testing electronic devices using a pipelined testing architecture |
-
2008
- 2008-11-26 US US12/324,096 patent/US8185339B2/en not_active Expired - Fee Related
-
2009
- 2009-10-23 WO PCT/JP2009/005596 patent/WO2010061523A1/ja active Application Filing
- 2009-10-23 CN CN2009801473442A patent/CN102224428A/zh active Pending
- 2009-10-23 JP JP2010540313A patent/JPWO2010061523A1/ja active Pending
- 2009-11-02 TW TW098137134A patent/TWI399552B/zh not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005300344A (ja) * | 2004-04-12 | 2005-10-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路のテストシステム |
Also Published As
Publication number | Publication date |
---|---|
CN102224428A (zh) | 2011-10-19 |
TW201024754A (en) | 2010-07-01 |
US8185339B2 (en) | 2012-05-22 |
US20100131224A1 (en) | 2010-05-27 |
WO2010061523A1 (ja) | 2010-06-03 |
TWI399552B (zh) | 2013-06-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2010061523A1 (ja) | 試験方法及びそれに用いられるプログラム製品 | |
US7609081B2 (en) | Testing system and method for testing an electronic device | |
US9140752B2 (en) | Tester hardware | |
US20180267096A1 (en) | Method and Apparatus for Simultaneously Testing a Component at Multiple Frequencies | |
CN107783069A (zh) | 集成电路测试系统中直流测量单元的在线校准系统及方法 | |
US20060247882A1 (en) | Test apparatus, test method, electronic device manufacturing method, test simulator and test simulation method | |
CN101646954B (zh) | 测试装置及电子器件 | |
JP4728403B2 (ja) | カリブレーション回路 | |
US20100223035A1 (en) | Test Time Calculator | |
JP2008526112A (ja) | 変換器試験のためのパラメトリック測定ユニットの使用 | |
JP2010133817A (ja) | 絶縁検査装置および絶縁検査方法 | |
TW201310181A (zh) | 多工測試程序管理方法與系統 | |
US20080082877A1 (en) | Integrated testing system for wireless and high frequency products and a testing method thereof | |
JP6644577B2 (ja) | 試験システム | |
TWI426287B (zh) | 複雜時間量測的方法與裝置 | |
CN104101789B (zh) | 自动测试设备的量测装置及方法 | |
CN111044816B (zh) | 一种多通道系统通道技术状况测试方法及装置 | |
KR101823762B1 (ko) | 집적 회로를 테스트하는 디바이스 및 방법 | |
JP2005140555A (ja) | 半導体集積回路検査装置および半導体集積回路検査方法 | |
JPH102937A (ja) | Ic試験装置 | |
US20230128364A1 (en) | Testing method and testing system | |
CN116318455A (zh) | 多路收发器测试方法、装置、电子设备及存储介质 | |
JP3155969U (ja) | 被測定デバイスの試験システム | |
KR100738956B1 (ko) | 웨이퍼 레벨 번인 테스트 장치 | |
CN112748325A (zh) | 一种眼图测试方法、装置及设备 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120705 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140402 |