TWI399552B - 測試方法及電腦可讀取之記錄產品 - Google Patents

測試方法及電腦可讀取之記錄產品 Download PDF

Info

Publication number
TWI399552B
TWI399552B TW098137134A TW98137134A TWI399552B TW I399552 B TWI399552 B TW I399552B TW 098137134 A TW098137134 A TW 098137134A TW 98137134 A TW98137134 A TW 98137134A TW I399552 B TWI399552 B TW I399552B
Authority
TW
Taiwan
Prior art keywords
tested
dut
devices
combination
test
Prior art date
Application number
TW098137134A
Other languages
English (en)
Other versions
TW201024754A (en
Inventor
Hironori Maeda
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Publication of TW201024754A publication Critical patent/TW201024754A/zh
Application granted granted Critical
Publication of TWI399552B publication Critical patent/TWI399552B/zh

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/319Tester hardware, i.e. output processing circuits
    • G01R31/31903Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31907Modular tester, e.g. controlling and coordinating instruments in a bus based architecture
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3172Optimisation aspects, e.g. using functional pin as test pin, pin multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Description

測試方法及電腦可讀取之記錄產品
本發明係關於半導體裝置等電子裝置之測試方法及其所使用之程式產品。本發明特別係關於測試連接於測試模組之複數之被測試裝置之方法。
作為先前之測試方法,於測試模組之1個區段只連接1個被測試裝置,同時測定複數之被測試裝置。該情形,因可同時控制複數之區段,故可以1次的測定同時測試複數之DUT(被測元件)。但,於前述連接,1個區段只可分配1個DUT,故1次連接可測試之DUT之數量受到限制。
另一方面,為有效利用測試模組之外部端子,使用者於測試模組之1個區段連接2個以上之被測試裝置之情形,因連接於1個區段之2個以上之被測試裝置無法相互同時測定,故有必要分測定次數進行測試。於該情形,若連接於測試模組之被測試裝置之個數為多數,則使用者難以任意選擇測定之順序,更不用說選擇測定次數少之順序極其困難。
因此,本發明之目的在於提供一種可解決前述問題之測試方法及程式產品。該目的係藉由專利申請之範圍中之獨立項所記載之特徵之組合而達成。又附屬項係規定本發明之更有利之具體例。
為達成前述目的,根據本發明之第1形態,提供一種測試方法,其係測試連接於測試模組之複數之被測試裝置者,且包含以下步驟:(a)至少基於前述測試模組與前述複數之被測試裝置之連接關係,求得前述複數之被測試裝置之組合中、理論上可同時測定之被測試裝置之組合;及(b)從前述步驟(a)所求得之前述組合中,依次選擇實際同時測定之被測試裝置之組合,而測試前述複數之被測試裝置。
於前述測試方法中,亦可藉由進行前述步驟(a)及(b),以比連接於前述測試模組之複數之被測試裝置之個數少之測定次數進行測試。
於前述測試方法中,前述測試模組具有複數之區段,於前述步驟(a)中,求得前述複數之被測試裝置之組合中、於各前述區段無法同時測定之被測試裝置之組合,而基於該組合,求得理論上可同時測定之被測試裝置之組合。
於前述測試方法中,亦可於前述步驟(b)中,將實際同時測定之被測試裝置之組合,以可同時測定之被測試裝置之個數少之順序進行選擇。
於前述測試方法中,亦可於前述步驟(b)中,將實際同時測定之被測試裝置之組合,以可同時測定之被測試裝置之個數多之順序進行選擇。
於前述測試方法中,亦可於前述步驟(b)中,將實際同時測定之被測試裝置之組合,以已預先分配之被測試裝置之編號之順序進行選擇。
根據本發明之第2形態,提供一種程式製品,其係用於測試連接於測試模組之複數之被測試裝置者,且使包含以下步驟之程序於電腦上執行:(a)至少基於前述測試模組與前述複數之被測試裝置之連接關係,生成前述複數之被測試裝置之組合中、理論上可同時測定之被測試裝置之組合資料;及(b)從前述步驟(a)所生成之前述組合資料中,依序選擇實際同時測定之被測試裝置之組合,而測試前述複數之被測試裝置。
以下,雖參照圖式,通過發明之實施形態說明本發明,但以下之實施形態並非限定專利申請之範圍內之發明者,又,實施形態中所說明之特徵之組合並非全部係發明之解決手段所必需者。
圖1係用於說明本發明之一實施形態之測試方法之圖。本實施形態中,使用圖1所示之測試裝置10測試複數之被測試裝置(DUT:Device Under Test)20。具體而言,測試裝置10生成特定之測試信號供給至DUT20,根據DUT20基於測試信號動作之結果輸出之結果信號是否與期待值一致來判斷DUT20之好壞。本實施形態之測試裝置10係藉由開放架構而實現,可使用基於開放架構之模組,作為向DUT20供給測試信號之測試模組150。
如圖1所示,測試裝置10具備系統控制裝置100、DUT選擇控制裝置110、通信網路120、站台控制裝置130、連接設定裝置140、測試模組150及載板160。使用者根據DUT20 之外部端子之數目、功能塊之數目等之DUT20之形態或測試之內容,經由系統控制裝置100,可任意組合使用站台控制裝置130及測試模組150。
系統控制裝置100儲存測試裝置10用於DUT20之測試之測試控制程式、測試程式及測試資料等。系統控制裝置100可經由例如通信網路120而連接於複數之站台控制裝置130,又,複數之站台控制裝置130可經由例如連接設定裝置140而連接於複數之測試模組150,又,複數之測試模組150可經由例如載板160而連接於複數之DUT20。如此,藉由設置連接設定裝置140及載板160,可自由設定及變更站台控制裝置130、測試模組150及DUT160之相互連接關係。
圖2係顯示圖1所示之DUT選擇控制裝置110之詳細之圖。DUT選擇控制裝置110係已預先安裝用於進行測試方法之特定之程式之程式製品。DUT選擇控制裝置110具備作為主要構件之控制用於測試之處理之控制部112,與記憶用於測試之必要資料之記憶部113。DUT選擇控制裝置110亦可藉由執行外部記憶裝置等所記憶之特定程式、或可經由通信網路下載之特定程式,使下述詳述之試驗方法於測試裝置10執行。又,DUT選擇控制裝置110既可如圖1所示與系統控制裝置100分開而另行設置,亦可與系統控制裝置100或站台控制裝置130之一部分組合。
圖2所示之DUT選擇控制裝置110之控制部112具備DUT組合資料生成部114及DUT組合選擇部118,作為主要之構 成。又,DUT選擇控制裝置110(例如控制部112)亦可附加地具有DUT組合資料顯示部116。各功能塊連接於記憶部113,藉此可將藉由前述各功能塊處理之測試方法所需要之資訊寫入記憶部113或從記憶部113讀出。對各功能塊之說明可參照後述之測試方法之說明。
於本實施形態之測試方法,使用者測試藉由特定之連接關係連接於測試模組150之複數之DUT。該情形,亦可以比連接於測試模組150之複數之DUT之個數少之測定次數進行測試。即,n個(n係2以上之整數)DUT連接於測試模組150之情形,亦可藉由於1次測定至少同時測定2個DUT,以最大(n-1)次之測定測試所有DUT。以下,參照圖3~圖5,對本實施形態之測試方法進行具體性說明。但,本實施形態之測試方法並非局限於圖3~圖5之構成例者。
圖3係顯示本實施形態之測試模組與被測試裝置之連接關係之一例之圖。圖3所示之例中,作為測試模組150之一例之模組(例如數字模組)150a~150d,與複數之DUT20a~20f相互連接。模組150a~150d分別至少具有一個作為動作之最小單位之區段,各區段具有模式產生器PG及格式器FMT。又,各模組150a~150d分別具有複數之外部端子152,藉由將該外部端子152與DUT之外部端子22連接,使DUT20a~20d連接於測試模組150。
模組150a~150c均相同(類型A),可藉由相同之控制方法控制。例如,模組150a~150c可分別以同種類之同期信號進行控制。與之相對,模組150d與模組150a~150c之類型 不同(類型B),亦可藉由與模組150a~150c不同之方法(例如不同種類之同期信號)進行控制。又,作為構成上之不同,模組150a~150c分別具有2個區段150a-1~150c-2,與之相對模組150d具有1個區段150d-1。
圖3所示之例中,各區段150a-1~150d-1分別具有各3個之外部端子152,於1個外部端子152只可連接DUT之1個外部端子22。又,於模組與DUT之連接,並非局限於模組之1個外部端子只連接DUT之1個外部端子之形態,既可於模組之1個外部端子連接相同或不同之DUT之複數之外部端子,亦可於DUT之1個外部端子連接相同或不同之模組之複數之外部端子。
又,模組之構成、模組之個數、模組之外部端子之個數、模組之區段之個數及構成、DUT之外部端子之個數、對DUT之外部端子所要求之控制方法、模組與DUT之連接關係等,並非局限於圖3之構成例者,在技術常識之範圍內可適當設定或變更。
對圖3所示之模組150a~150d與DUT20a~20f之連接關係進行具體表述則如以下所述。即,於模組150a,區段150a-1之第1~第3之外部端子(從圖3之上依序為第1、第2、第3外部端子。以下,於其他區段或DUT亦相同。)分別連接於DUT20a之第1、第2、DUT20b之第1外部端子,或,區段150a-2之第1~第3外部端子,分別連接於DUT20b之第2、第3、DUT20d之第1外部端子。又,於模組150b,區段150b-1之第1、第2外部端子分別連接於DUT20a之第3、DUT20f之第1外部端子,區段150b-1之第3外部端子不與任何DUT連接,或區段150b-2之第1~第3外部端子分別連接於DUT20c之第1、第2、DUT20d之第2外部端子。又,於模組150c,區段150c-1之第1~第3之外部端子分別連接於DUT20c之第3、DUT20e之第1、第2外部端子,又,區段150c-2之第1、第2外部端子分別連接於DUT20d之第3、DUT20f之第2外部端子,區段150c-2之第3外部端子不與任何DUT連接。又,於模組150d,區段150d-1之第1、第2外部端子分別連接於DUT20e之第3、DUT20f之第3外部端子,區段150d-1之第3外部端子不與任何DUT連接。
藉由如此於1個區段連接2個以上之DUT,可消除測試模組150之外部端子152之浪費,增加可同時測定之DUT之個數。
本實施形態之測試方法,首先至少基於測試模組150與複數之DUT20a~20f之連接關係,求得複數之DUT之組合中理論上可同時測定之DUT之組合。
此處,圖4及圖5係用於說明於圖3所示之構成,求得理論上可同時測定之被測試裝置之組合之步驟之圖。又,圖6係本實施形態之測試方法之流程圖。
首先,如圖4所示,至少基於圖3所示之模組150a~150d與DUT20a~20f之連接關係,求得各區段無法同時測定之被測試裝置之組合(STEP101)。於圖4,S0 ~S6 分別對應於圖3之區段150a-1~150d-1,DUT1~6分別對應於圖3之DUT20a~20f。又,圖4中之顯示「1」係表示無法同時測定,顯示「0」係表示非無法同時測定。例如,於相當於區段150a-1之S0 ,DUT1(相當於圖3之DUT20a)及DUT2(相當於圖3之DUT20b)顯示「1」,表示DUT1及2無法同時測定。
從圖4之組合資料可知,於圖3所示之模組與DUT之連接關係,無法同時測定之組合係S0 中為DUT1及2、S1 中為DUT2及4、S2 中為DUT1及6、S3 中為DUT3及4、S4 中為DUT3及5、S5 中為DUT4及6、S6 中為DUT5及6。
然後,基於圖4之組合資料,如圖5所示,求得理論上可同時測定之DUT之組合(STEP103)。於圖5,DUT1~6分別對應於圖3之DUT20a~20f。又,圖5中之顯示「1」係表示可同時測定,顯示「0」係表示無法同時測定。例如,觀察圖5中DUT1這行,於DUT1、3、4、5顯示「1」,表示相對於DUT1理論上可同時測定作為其他DUT之DUT3、4、5。
從圖5之組合資料可知,於圖3所示之模組與DUT之連接關係,理論上可同時測定之DUT之組合係相對於DUT1為DUT3、4、5,相對於DUT2為DUT3、5、6,相對於DUT3為DUT1、2、6,相對於DUT4為DUT1、5,相對於DUT5為DUT1、2、4,相對於DUT6為DUT2、3。
如此之圖4及圖5所示之組合資料,可藉由例如DUT組合資料生成部114(參照圖2)生成。又,所生成之組合資料既可儲存於記憶部113,又亦可以使用者可識別之方式藉由DUT組合資料顯示部116(參照圖2)顯示於顯示器等。
前述實施例中,生成圖4之組合資料(即,各區段所顯示之無法同時測定之DUT之組合資料)後,雖基於該組合資料生成圖5之組合資料,但本實施形態並非局限於此。例如DUT組合資料生成部114既可至少基於圖3所示之模組150a~150d與DUT20a~20f之連接關係,直接生成圖5之組合資料,亦可藉由DUT組合資料顯示部116只顯示圖5之組合資料。又,組合資料之顯示之態樣,並非局限於圖4及圖5所示之例者。
然後,從圖5所示之DUT之組合,依序選擇實際同時測定之DUT之組合,進行複數之DUT之測試(STEP105)。即基於圖5之DUT之組合,在考慮複數之DUT之所有之測定之可否上,依序選擇實際同時測定之DUT之組合,按照該順序進行複數之DUT之測試。
該步驟可藉由DUT組合選擇部118(參照圖2)進行。例如DUT組合選擇部118可根據預先決定之規則選擇測定DUT之順序。作為該選擇方法,係例如以預先分配之DUT之編號之順序選擇之方法(以下亦稱為選擇方法(A)),以可同時測定之DUT之個數少之順序選擇之方法(以下亦稱為選擇方法(B)),以可同時測定之DUT之個數多之順序選擇之方法(以下亦稱為選擇方法(C))。
將前述選擇方法(A)~(C)應用於圖5之DUT之組合則如下所述。
應用選擇方法(A),則首先按照DUT之編號之順序,著眼於DUT1。如圖5所示相對於DUT1理論上可同時測定DUT3、4、5,根據DUT之編號之順序,著眼於DUT3。因如圖5所示相對於DUT3,無法同時測定DUT4、5,故可知實際可同時測定DUT1、3。其後根據DUT之編號之順序,著眼於DUT2。如圖5所示相對於DUT2,理論上可同時測定DUT3、5時,DUT3已測定完畢,故可知實際可同時測定DUT2、5。然後根據DUT之編號之順序,著眼於DUT4。如圖5所示相對於DUT4,DUT1、5理論上可同時測定時,DUT1、5均已測定完畢,故可知實際可同時只測定DUT4。最後,測定最終剩下之DUT6。
於如此應用選擇方法(A)之情形下,第1次測定DUT1、3,第2次測定DUT2、5,第3次測定DUT4,第4次測定DUT6。即,於圖3所示之模組與DUT之連接關係,應用選擇方法(A)之情形,可藉由合計4次之測定測試所有DUT。
然後,應用選擇方法(B)時,首先如圖5可知可同時測定之DUT之個數著眼於最少之DUT6。如圖5所示相對於DUT6,因DUT2、3理論上可同時測定,DUT2、3亦於理論上可相互同時測定,故可知DUT2、3、6實際可同時測定。然後,其餘之DUT1、4、5中,因可同時測定之DUT之個數全部相同,故著眼於例如DUT1。如圖5所示相對於DUT1,因DUT4、5理論上可同時測定,故DUT4、5彼此理論上亦可相互同時測定,故可知DUT1、4、5實際可同時測定。
於如此應用選擇方法(B)之情形下,第1次測定DUT2、3、6,第2次測定DUT1、4、5。即,於圖3所示之模組與DUT之連接關係中,若應用選擇方法(B)之情形,可藉由合計2次之測定測試所有的DUT。
然後,應用選擇方法(C)時,首先從圖5可知可同時測定之DUT之個數最多為DUT1~5,故著眼於例如DUT1。如圖5所示相對於DUT1,因DUT4、5理論上可同時測定,故DUT4、5彼此理論上亦可同時測定,故可知DUT1、4、5實際可同時測定。其後,於其餘之DUT2、3、6,可同時測定之DUT之個數多者為DUT2、3,故著眼於例如DUT2。如圖5所示相對於DUT2,因DUT3、5、6理論上可同時測定,而DUT5測定完畢且DUT3、6之彼此理論上可同時測定,故可知DUT2、3、6實際可同時測定。
於如此應用選擇方法(C)之情形下,第1次測定DUT1、4、5,第2次測定DUT2、3、6。即,於圖3所示之模組與DUT之連接關係中,若應用選擇方法(C)之情形,可藉由合計2次之測定測試所有的DUT。
如上所述,於圖3所示之模組與DUT之連接關係中,可知選擇方法(B)或(C)之測定次數比(A)少2次。例如DUT組合選擇部118亦可基於前述選擇方法(A)~(C),分別依序選擇實際同時測定之DUT之組合,而從該選擇方法中選擇測定次數最少之選擇方法。或,亦可將依照各個模組與DUT之多種連接關係,將使用選擇方法(A)~(C)之情形之測定次數預先儲存於記憶部113,於儲存於記憶部113之資料上,預先決定測定次數最少之選擇方法,而執行該選擇方法。
根據本實施形態,即使使用者任意連接模組與DUT之情形,特別係於1個區段連接2個以上DUT之情形,亦可盡量減少測定次數而高效進行複數之DUT之測試。即,可使模組與DUT之1次連接可測試之DUT之數量可能多,且減少每1次之連接之測試時間。
又,理論上為求得測定次數最少之DUT之測定順序之解,連接於測試模組之DUT之個數增多時,不可行或需花費很多時間,但本實施形態之測試方法中,不僅DUT之測定順序(組合)之計算所用時間比較短且容易,尚可有效減少測定次數。因此,可大幅縮短準備DUT測試之時間及實測試時間。
又,前述圖3之構成例中,作為測試模組150之例,雖顯示為模組具有區段150a-1~150d-1,於各區段分配有複數之外部端子152,於1個外部端子152只可連接DUT之1個外部端子22之例,但測試模組150之形態並非局限於此者。例如,測試模組150亦可為具有動作之最小單位之區段之外部端子者。該情形,亦可使測試模組150具有複數之外部端子(廣義上為「區段」),於1個外部端子共有相同或不同之DUT之2個以上之外部端子。即,本實施形態亦可應用於將安裝於測試模組之外部端子或載板之電路之外部端子,以DUT之複數之外部端子共有之「資源共享」形態。
通過前述發明之實施形態說明之實施例或應用例,可根據用途適當組合、變更或施加改良進行使用,本發明並非局限於前述實施形態之記載者。如此之組合、變更或施加改良之形態亦包含於本發明之技術範圍內,由專利申請之範圍之記載予以明確化。
10‧‧‧測試裝置
20‧‧‧測試裝置(DUT)
20a~20f‧‧‧測試裝置(DUT)
22‧‧‧外部端子
100‧‧‧系統控制裝置
110‧‧‧DUT選擇控制裝置
112‧‧‧控制部
113‧‧‧記憶部
114‧‧‧DUT組合資料生成部
116‧‧‧DUT組合資料顯示部
118‧‧‧DUT組合選擇部
120‧‧‧通信網路
130‧‧‧站台控制裝置
140‧‧‧連接設定裝置
150‧‧‧測試模組
150a~150d‧‧‧測試模組
150a-1~150d-1‧‧‧區段
150a-2~150c-2‧‧‧區段
152‧‧‧外部端子
160‧‧‧載板
圖1係用於說明本發明之一實施形態之測試方法之圖;圖2係用於說明本發明之一實施形態之程式製品之圖;圖3係顯示本發明之一實施形態之測試模組與被測試裝置之連接關係之一例之圖;圖4係顯示於圖3所示之構件,各區段無法同時測定之被測試裝置之組合之圖;圖5係顯示於圖3所示之構件,理論上可同時測定之被測試裝置之組合之圖;及圖6係本發明之一實施形態之測試方法之流程圖。
10‧‧‧測試裝置
20‧‧‧測試裝置(DUT)
100‧‧‧系統控制裝置
110‧‧‧DUT選擇控制裝置
120‧‧‧通信網路
130‧‧‧站台控制裝置
140‧‧‧連接設定裝置
150‧‧‧測試模組
160‧‧‧載板

Claims (7)

  1. 一種測試方法,其係使用選擇測試模組與複數之被測試裝置(DUT)之連接之組合之DUT選擇控制裝置,基於特定之連接之組合,而測試前述複數之被測試裝置者,且包含以下步驟:(a)於前述DUT選擇控制裝置中,取得關於前述測試模組與前述複數之被測試裝置之連接關係之資訊,且至少基於該資訊,產生前述複數之被測試裝置之組合中、理論上可同時測定之被測試裝置之第1組合資料;及(b)從前述步驟(a)所求得之前述組合資料中,藉由前述DUT選擇控制裝置依順序選擇實際同時測定之被測試裝置之組合,依據該順序而測試前述複數之被測試裝置。
  2. 如請求項1之測試方法,其中藉由進行前述步驟(a)及(b),以比連接於前述測試模組之複數之被測試裝置之個數少之測定次數進行測試。
  3. 如請求項1之測試方法,其中前述測試模組具有複數之區段,於前述步驟(a)係包含:於前述DUT選擇控制裝置中,從關於前述測試模組與前述複數之被測試裝置之連接關係之資訊,求得於各前述區段無法同時測定之被測試裝置之第2組合資料之步驟;及 基於該第2組合資料,產生前述第1組合資料之步驟。
  4. 如請求項1之測試方法,其中於前述步驟(b)中,將實際同時測定之被測試裝置之組合,以已預先分配之被測試裝置之編號之順序進行選擇。
  5. 如請求項1之測試方法,其中於前述步驟(b)中,將實際同時測定之被測試裝置之組合,以可同時測定之被測試裝置之個數少之順序進行選擇。
  6. 如請求項1之測試方法,其中於前述步驟(b)中,將實際同時測定之被測試裝置之組合,以可同時測定之被測試裝置之個數多之順序進行選擇。
  7. 一種電腦可讀取之記錄產品,其係記錄有使請求項1之測試方法於電腦上執行之程式者。
TW098137134A 2008-11-26 2009-11-02 測試方法及電腦可讀取之記錄產品 TWI399552B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/324,096 US8185339B2 (en) 2008-11-26 2008-11-26 Test method and program product used therefor

Publications (2)

Publication Number Publication Date
TW201024754A TW201024754A (en) 2010-07-01
TWI399552B true TWI399552B (zh) 2013-06-21

Family

ID=42197100

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098137134A TWI399552B (zh) 2008-11-26 2009-11-02 測試方法及電腦可讀取之記錄產品

Country Status (5)

Country Link
US (1) US8185339B2 (zh)
JP (1) JPWO2010061523A1 (zh)
CN (1) CN102224428A (zh)
TW (1) TWI399552B (zh)
WO (1) WO2010061523A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8346935B2 (en) * 2010-01-15 2013-01-01 Joyent, Inc. Managing hardware resources by sending messages amongst servers in a data center
CN102866348A (zh) * 2012-09-23 2013-01-09 成都市中州半导体科技有限公司 集成电路测试数据查询系统及查询方法
KR102030385B1 (ko) * 2013-03-07 2019-10-10 삼성전자주식회사 자동 테스트 장비 및 그 제어방법
CN105975762B (zh) * 2016-04-29 2018-12-14 联想(北京)有限公司 一种信息处理方法及电子设备
US10387282B2 (en) * 2016-09-20 2019-08-20 Rohde & Schwarz Gmbh & Co. Kg Test unit and test method for efficient testing during long idle periods
CN107404418B (zh) * 2017-07-26 2020-12-11 百度在线网络技术(北京)有限公司 互联网产品测试方法、装置、设备及存储介质
TWI648958B (zh) * 2017-12-08 2019-01-21 和碩聯合科技股份有限公司 測試方法、測試裝置以及測試系統
US10685645B2 (en) * 2018-08-09 2020-06-16 Bank Of America Corporation Identification of candidate training utterances from human conversations with an intelligent interactive assistant
TWI760157B (zh) * 2021-03-24 2022-04-01 德律科技股份有限公司 多核並行測試單一待測物的系統及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6678850B2 (en) * 1999-03-01 2004-01-13 Formfactor, Inc. Distributed interface for parallel testing of multiple devices using a single tester channel
US20070007981A1 (en) * 2005-07-06 2007-01-11 Optimaltest Ltd. Optimize parallel testing
US20070165469A1 (en) * 2006-01-17 2007-07-19 Norbert Rehm Test parallelism increase by tester controllable switching of chip select groups
US20070198881A1 (en) * 2006-02-17 2007-08-23 Volkerink Erik H Test system and method for testing electronic devices using a pipelined testing architecture

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677776B2 (en) * 1998-05-11 2004-01-13 Micron Technology, Inc. Method and system having switching network for testing semiconductor components on a substrate
JP2001043696A (ja) 1999-07-30 2001-02-16 Nec Corp 半導体試験装置および方法
JP4124345B2 (ja) * 2003-05-30 2008-07-23 シャープ株式会社 試験装置
CN1330972C (zh) * 2004-02-26 2007-08-08 中国科学院计算技术研究所 一种快速的集成电路测试流程优化方法
JP2005300344A (ja) 2004-04-12 2005-10-27 Matsushita Electric Ind Co Ltd 半導体集積回路のテストシステム
JP2007115836A (ja) * 2005-10-19 2007-05-10 Fujifilm Corp 半導体デバイスの検査方法及び検査装置並びに検査システム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6678850B2 (en) * 1999-03-01 2004-01-13 Formfactor, Inc. Distributed interface for parallel testing of multiple devices using a single tester channel
US20070007981A1 (en) * 2005-07-06 2007-01-11 Optimaltest Ltd. Optimize parallel testing
US20070165469A1 (en) * 2006-01-17 2007-07-19 Norbert Rehm Test parallelism increase by tester controllable switching of chip select groups
US20070198881A1 (en) * 2006-02-17 2007-08-23 Volkerink Erik H Test system and method for testing electronic devices using a pipelined testing architecture

Also Published As

Publication number Publication date
WO2010061523A1 (ja) 2010-06-03
US8185339B2 (en) 2012-05-22
US20100131224A1 (en) 2010-05-27
TW201024754A (en) 2010-07-01
JPWO2010061523A1 (ja) 2012-04-19
CN102224428A (zh) 2011-10-19

Similar Documents

Publication Publication Date Title
TWI399552B (zh) 測試方法及電腦可讀取之記錄產品
US7609081B2 (en) Testing system and method for testing an electronic device
US7421635B2 (en) System-on-chip (SOC) having built-in-self-test circuits and a self-test method of the SOC
KR101370728B1 (ko) 테스트 장치
US8310264B2 (en) Method for configuring combinational switching matrix and testing system for semiconductor devices using the same
US5592077A (en) Circuits, systems and methods for testing ASIC and RAM memory devices
CN101071155A (zh) 一种可实现边界扫描多链路测试的装置及方法
US6128754A (en) Tester having event generation circuit for acquiring waveform by supplying strobe events for waveform acquisition rather than using strobe events specified by the test program
US7532994B2 (en) Test apparatus, test method, electronic device manufacturing method, test simulator and test simulation method
CN107783069A (zh) 集成电路测试系统中直流测量单元的在线校准系统及方法
CN115291090B (zh) 芯片测试机信号延迟测量方法、装置及计算机设备
TWI452314B (zh) 視頻圖像陣列信號測試控制系統及方法
US8938370B2 (en) Method and apparatus for complex time measurements
JP6644577B2 (ja) 試験システム
CN111044816B (zh) 一种多通道系统通道技术状况测试方法及装置
CN104101789A (zh) 自动测试设备的量测装置及方法
CN112748325A (zh) 一种眼图测试方法、装置及设备
CN112006709A (zh) 一种基于Labview的X射线高压发生器自动化曝光测试系统和方法
JP2002286800A (ja) 半導体試験装置
JPH102937A (ja) Ic試験装置
JP3601680B2 (ja) Icテスタ
JP3374087B2 (ja) 半導体集積回路の試験方法
JP3185187B2 (ja) Ic試験装置
KR100738956B1 (ko) 웨이퍼 레벨 번인 테스트 장치
CN114859217A (zh) 数字芯片pwm模块的自动化测试方法、装置、数字芯片及系统

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees