JPWO2009150794A1 - モータ駆動回路 - Google Patents

Abstract

ＳＰＭドライバは、スピンドルモータ１１０を駆動する。ＶＣＭドライバはＶＣＭ１２０を駆動する。ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）１６は、外部からの電源電圧を受け、安定した電圧を生成する。リニアレギュレータ１２、１４は、外部からの電源電圧を受け、安定した電圧を生成する。ショック検出回路は、本駆動回路が搭載される機器の振動を検出する。パワーモニタ回路１８は電源電圧をモニタし、電源電圧の遮断時に所定レベルとなるパワーオンリセット信号を生成する。ＡＤＣ４６は、ＶＣＭ１２０に生ずる逆起電力をデジタル信号に変換する。シリアルインタフェース２２は、外部のホストプロセッサから、本駆動回路を制御するためのデータを受ける。遮断回路（５４、６０）は、ＳＰＭ１１０の誘起電流により充電されるキャパシタＣ３、Ｃ４と電源電圧端子の間に設けられ、電源電圧の遮断時に電源電圧端子とキャパシタを遮断する。

Description

本発明は、モータ駆動回路に関する。

ポータブルＣＤ（Compact Disc）装置や、ＤＶＤ（Digital Versatile Disc）など、ディスク型メディアを使用した電子機器において、そのディスクを回転させるためにブラシレス直流モータ（スピンドルモータ）が用いられる。ブラシレス直流モータは、一般に、永久磁石を備えたロータと、スター結線された複数の相のコイルを備えたステータとを備えており、コイルに供給する電流を制御することによりコイルを励磁し、ロータをステータに対して相対回転させる。ブラシレスＤＣモータは、ロータの回転位置を検出するために、一般に、ホール素子や光学エンコーダなどのセンサを備えており、センサにより検出された位置に応じて、各相のコイルに供給する電流を切り換えて、ロータに適切なトルクを与える。

モータをより小型化するために、ホール素子などのセンサを利用せずにロータの回転位置を検出するセンサレスモータも提案されている（たとえば、特許文献１、２参照）。センサレスモータは、たとえばモータの中点配線の電位（以下、中点電圧という）と、コイルの一端に発生する逆起電力（誘導電圧）をモニタし、中点電圧と等しくなるゼロクロス点を検出することにより位置情報を得る。

また、ハードディスクなどのヘッドを制御するためにボイスコイルが利用される。スピンドルモータがスイッチング駆動されるのに対して、ボイスコイルモータはリニア駆動される。

特開平３−２０７２５０号公報 特開平１０−２４３６８５号公報 特開平１１−７５３８８号公報 特開２００７−３１２４６６号公報 特開２００７−３１２４４７号公報

本発明はこうした状況に鑑みてなされたものであり、その包括的な目的は、さまざまなモータを駆動可能なモータ駆動回路の提供にある。

本発明のある態様は、パワーモニタ回路に関する。この回路は、電源電圧にもとづいた電圧と第１の基準電圧とを比較する第１のコンパレータと、第１の基準電圧にもとづいて第２の基準電圧を生成する第１電圧生成部と、所定の出力電圧を出力するレギュレータと、レギュレータの出力電圧と、第２の基準電圧とを比較する第２のコンパレータと、電源電圧が第１の基準電圧より低い場合またはレギュレータの出力電圧が第２の基準電圧より低い場合に、電源電圧を出力し、電源電圧が前記第１の基準電圧より高く、かつレギュレータの出力電圧が第２の基準電圧より高いとき、接地電位を出力する第１のスイッチと、所定の電流を出力する定電流源と、定電流源に接続され、第１のスイッチからの出力に応じてオン、オフする第２のスイッチと、定電流源と、第２のスイッチとの接続点に接続されるキャパシタと、を備える。
ある態様において、第２のスイッチは第１のスイッチの出力が電源電圧のときオンして、接地電位のときオフしてもよい。

本発明によれば、パワーをモニターすることができる。

実施の形態に係るモータ駆動回路の構成を示すブロック図である。 図１のモータ駆動回路１００の端子表を示す図である。 ＳＰＭドライバの詳細な構成を示すブロック図である。 電流制限回路の動作を示すタイムチャートである。 電流制限信号ＣＬと電流の関係を示す図である。 ＳＰＭドライバの相ごとの駆動状態を示すタイムチャートである。 Ｕ相のＢＥＭＦ検出時のＰＷＭ駆動を示すタイムチャートである。 ＶＣＭドライバの詳細な構成を示す回路図である。 図１のＡＤＣ、オフセットキャンセル回路、ＢＥＭＦ検出回路、アナログマルチプレクサの周辺の構成を示す回路図である。 降圧ＤＣ／ＤＣコンバータの構成を示すブロック図である。 降圧ＤＣ／ＤＣコンバータのソフトスタートを示すタイムチャートである。 降圧ＤＣ／ＤＣコンバータのスイッチング動作を示すタイムチャートである。 第１レギュレータ、第２レギュレータの構成を示す回路図である。 反転ＤＣ／ＤＣコンバータの構成を示す回路図である。 反転ＤＣ／ＤＣコンバータのスイッチング動作を示すタイムチャートである。 パワーモニタ回路の構成を示す回路図である。 図１７（ａ）〜（ｃ）は、パワーモニタ回路の動作を示すタイムチャートである。 リトラクト動作を実行するブロックの回路図である。 Ｕ、Ｖ、Ｗ相のＢＥＭＦが同期整流される様子を示すタイムチャートである。 リトラクト動作を示すタイムチャートである。 ショック検出回路の構成を示す回路図である。 レジスタＳＳＧと第２アンプの増幅率の関係を示すテーブルである。 ＡＤＣおよびアナログマルチプレクサの周辺の回路図である。 ＡＭＳデータとアナログマルチプレクサの選択チャンネルを示すテーブルである。 ＡＤＣの動作を示すタイムチャートである。 図２６（ａ）、（ｂ）は、シリアルインタフェースのライトモードおよびリードモードのときのタイムチャートを示す図である。 図２６（ａ）、（ｂ）の各種シンボルの説明とその値を示すテーブルである。 シリアルインタフェースのシリアルレジスタアドレスマップを示す図である。 シリアルインタフェースのシリアルレジスタマップを示す図である。 図３０（ａ）〜（ｃ）は、ポート０〜ポート２を定義するテーブルである。 図３１（ａ）〜（ｃ）は、ポート３〜ポート５を定義するテーブルである。 図３２（ａ）〜（ｃ）は、ポート６〜ポート８を定義するテーブルである。 図３３（ａ）〜（ｃ）は、ポート９〜ポート１１を定義するテーブルである。 図３４（ａ）〜（ｃ）は、ポート１５〜ポート１７を定義するテーブルである。 図３５（ａ）〜（ｃ）は、ポート２０、ポート２１およびパワーセーブモード（ＭＯＤＥ）を定義するテーブルである。 データＦＧＳとＳＰＭドライバのＦＧパルスの関係を示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａと部材Ｂが接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ａと部材Ｂの間に部材Ｃが設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係るモータ駆動回路１００の構成を示すブロック図である。図２は、図１のモータ駆動回路１００の端子表を示す図である。なお、本明細書において特に断らない限り、端子の名称は、その端子に生ずる信号の名称としても使用する。具体的には、たとえばＶＶＭ端子に生ずる電圧は、ＶＶＭ電圧またはＶＶＭ信号などと称す。

図１のモータ駆動回路１００は、スピンドルモータ（ＳＰＭ）１１０およびボイスコイルモータ（ＶＣＭ）１２０に駆動電流を供給して、それぞれの回転を制御する。本実施の形態において、駆動対象となるＳＰＭ１１０は、Ｕ相、Ｖ相、Ｗ相のコイルを含む３相ＤＣモータである。

モータ駆動回路１００は大きく、１．ＳＰＭドライバ、２．ＶＣＭドライバ、３．電源回路、４．ショック検出回路、５．インタフェース回路、６．その他の回路を備える。以下、それぞれの構成を順に説明する。

１．ＳＰＭドライバ
ＳＰＭドライバは、ＳＰＭアイソレーションＦＥＴ６０、ブースタ回路６２、逆起電力検出回路（ＢＥＭＦ検出回路）６４、誘電検出回路６６、コミュテーション回路６８、マトリクス回路７０、ＰＷＭ発生器７２、波形テーブル７４、ＳＰＭドライバ７６、電流制限回路７８を含む。

ＳＰＭ１１０側のリトラクト端子（ＳＲＥＴＰＷＲ端子）にはキャパシタＣ３が設けられている。ＳＰＭアイソレーションＦＥＴ６０はＳＰＭ１１０側の電源端子（ＳＶＭ端子）とＳＲＥＴＰＷＲ端子の間に設けられる。

図３は、ＳＰＭドライバの詳細な構成を示すブロック図である。ＳＰＭドライバ７６は、Ｕ相コイルの一端Ｕに接続されるハイサイドトランジスタＭＵＨ、ローサイドトランジスタＭＵＬ、Ｖ相コイルの一端Ｖに接続されるハイサイドトランジスタＭＶＨ、ローサイドトランジスタＭＶＬ、Ｗ相コイルの一端に接続されるハイサイドトランジスタＭＷＨ、ローサイドトランジスタＭＷＶを含む。

ハイサイドトランジスタＭＵＨ、ＭＶＨ、ＭＷＨのドレインは、ＳＲＥＴＰＷＲ端子に接続される。ＳＲＥＴＰＷＲ端子にはキャパシタＣ３が接続される。ＳＲＥＴＰＷＲ端子とＳＶＭ端子の間には、ＳＰＭアイソレーションＦＥＴ６０が設けられる。ＳＰＭアイソレーションＦＥＴ６０はＮチャンネルＭＯＳＦＥＴであり、バックゲートがＳＶＭ端子側に接続される。したがってＳＰＭアイソレーションＦＥＴ６０のボディダイオードは、カソードがＳＲＥＴＰＷＲ端子側となる。ＳＰＭＦＥＴドライバ（遮断回路）９４は、パワーオンリセット信号（ＰＯＲ信号）にもとづいてＳＰＭアイソレーションＦＥＴ６０のオン、オフを切り換える。具体的には、ＳＰＭＦＥＴドライバ９４は、電源電圧ＶＣＣのシャットダウン時にＰＯＲ信号がローレベルとなり、かつリトラクト端子（ＳＲＥＴＰＷＲ端子）に接続されたキャパシタＣ３（およびＣ２）の電位が、電源端子（ＳＶＭ端子）の電位よりも高いときに、ＳＰＭアイソレーションＦＥＴ６０をオフする。

ハイサイドトランジスタとローサイドトランジスタはいずれもＮチャンネルＭＯＳＦＥＴである。ＮチャンネルＭＯＳＦＥＴのハイサイドトランジスタをオン、オフさせるためには、そのゲート電圧を電源電圧より高くする必要がある。

図１のブースタ回路６２は２倍のチャージポンプ回路であり、２つのキャパシタ端子（ＣＰ１端子、ＣＰ２端子）の間に設けられたキャパシタＣ４と、昇圧端子（ＢＳＴＦＬＴ端子）に接続されたキャパシタＣ５を利用して電源電圧ＶＣＣに供給を昇圧する。昇圧された電圧ＢＳＴを利用してハイサイドトランジスタＭＵＨ、ＭＶＨ、ＶＷＨおよびＶＣＭアイソレーションＦＥＴ５４が駆動される。

プリドライバ９２は、ＳＰＭドライバ７６の各トランジスタを駆動する。図３のプリドライバ９２は、図１のマトリクス回路７０に対応する。

図３の３相のローサイドトランジスタＭＵＬ、ＭＶＬ、ＭＷＬのソースは共通に接続され、検出抵抗端子（ＲＮＦＰ端子）と接続される。ＲＮＦＰ端子と接地端子の間には、検出抵抗ＲＮＦが設けられる。

波形テーブル７４は、ＳＰＭ１１０のコイルに供給する電流波形を規定するデータを保持する。ＰＷＭ発生器７２は波形テーブル７４から波形データを読み出し、波形に応じてデューティ比が変化するＰＷＭ信号を生成する。

３相のコイルのセンタータップ（ＣＴ）に生ずる中点電位は、ＣＴ端子に入力される。Ｕ端子、Ｖ端子、Ｗ端子、ＣＴ端子のそれぞれの電位は、ＢＥＭＦ検出回路６４および誘電検出回路６６へと入力される。

ＢＥＭＦ検出回路６４は、Ｕ、Ｖ、Ｗ相ごとに設けられたコンパレータ（不図示）を含み、各コンパレータは、Ｕ端子、Ｖ端子、Ｗ端子の電位をそれぞれ、ＣＴ端子に生ずる中点電位と比較し、ゼロクロス点を検出する。それぞれの比較結果を示す逆起電力（Back Electro Motive Force）検出信号（以下、ＢＥＭＦ信号という）は、ＳＰＭ１１０の回転数に応じた周期（周波数）を有する。ＢＥＭＦ信号は、コミュテーション回路６８へと入力される。

誘電検出回路６６は、Ｕ端子、Ｖ端子、Ｗ端子の電位をそれぞれ、ＣＴ端子に生ずる中点電位と比較する。誘電検出回路６６による比較結果は、コミュテーション回路６８へと入力される。

コミュテーション回路６８は、入力された信号にもとづいて、ウィンドウ信号ＷＩＮＤＯＷを生成する。Ｕ端子、Ｖ端子、Ｗ端子の電位をＣＴ端子の電位と比較するには、比較対象となる相の端子をハイインピーダンスとし、逆起電力に応じた電圧を発生させる必要がある。つまりゼロクロス点の検出に先立ち、その相に接続されるトランジスタをオフさせなければならない。ウィンドウ信号ＷＩＮＤＯＷは、ＳＰＭ１１０のゼロクロス点の検出に先立ち、トランジスタをオフする期間を設定する信号である。

図１の電流制限回路７８は、検出抵抗ＲＮＦに生ずる電圧降下を監視し、ＳＰＭ１１０に流れる電流を制限する。具体的には、電圧降下が所定のしきい値を超えると、一定期間ＳＰＭ１１０の通電を停止する。

図１の電流制限回路７８は、図３の電流検出アンプ８０、ＤＡＣ８２、電流制限コンパレータ８４を含む。電流検出アンプ８０は、検出抵抗ＲＮＦの電圧降下を増幅し、電圧降下に応じた電圧Ｖｉｓ１を出力する。ＤＡＣ８２は４ビットの制御信号ＣＬＤＡＣ［３：０］をアナログのしきい値電圧Ｖｔ６に変換する。電流制限コンパレータ８４は、電流検出アンプ８０の出力電圧Ｖｉｓ１をしきい値電圧Ｖｔ６と比較し、電流制限信号ＣＬを生成する。

電流制限信号ＣＬは図１のＰＷＭ発生器７２へと入力される。電流制限信号ＣＬがハイレベルとなると、ＰＷＭ発生器７２はＰＷＭ信号を所定時間Ｔｏｆｆの間、ローレベルに固定する。オフ期間Ｔｏｆｆはたとえば１０μｓ程度である。ＰＷＭ信号がローレベルのとき、ＳＰＭドライバ７６のトランジスタがすべてオフし、ＳＰＭ１１０のコイル電流が遮断される。

図４は、電流制限回路７８の動作を示すタイムチャートである。ＳＰＭ１１０が停止した状態から、その回転数を目標値まで上昇させる場合、回転開始直後は正弦波に応じたＰＷＭ駆動ではなく、電流制限信号ＣＬにもとづいて駆動され、速やかに目標の回転数に近づけられる。

図５は、電流制限信号ＣＬとピーク電流の関係を示す図である。

図３に戻る。電流検出アンプ８０の出力電圧Ｖｉｓ１は、ピーク検出器８６を介してＡ／Ｄコンバータ（ＡＤＣ）８８に入力される。ＡＤＣ８８は、電圧Ｖｉｓ１を８ビットのデジタル信号（出力電流フィードバック信号ＩＯＦＢ）に変換する。出力電流フィードバック信号ＩＯＦＢは、スイッチＳＷ１を介してトルク制御ロジック部７３に入力される。スイッチＳＷ１のオン、オフは、制御信号ＴＲＱＳに応じて切り換えられる。図３のトルク制御ロジック部７３は図１のＰＷＭ発生器７２の一部として示される。

トルク制御ロジック部７３には、外部のホストプロセッサから入力されたトルクを示す８ビットのデジタル信号ＫＶＡＬが入力される。トルク制御ロジック部７３は、トルク設定信号ＫＶＡＬ、必要に応じて出力電流フィードバック信号ＩＯＦＢにもとづいて、８ビットのトルク信号ＴＲＱを生成する。

図１のＰＷＭ発生器７２およびマトリクス回路７０の一部は、図３には単にＰＷＭ発生器７５として示される。ＰＷＭ発生器７５は、内部にカウンタを備え、５ビットのカウント値ＳＩＮＣＮＴを波形テーブル７４に出力する。波形テーブル７４からは、カウント値ＳＩＮＣＮＴに応じたアドレスの値ＳＩＮが読み出され、ＰＷＭ発生器７５に入力される。

ＰＷＭ発生器７５は、波形信号ＳＩＮの値に応じてデューティ比が変化するＰＷＭ信号を生成し、ウィンドウ信号ＷＩＮＤＯＷと合成して後段のプリドライバ９２に出力する。

以上のように構成されたＳＰＭドライバの動作を説明する。図６は、ＳＰＭドライバの相ごとの駆動状態を示すタイムチャートである。ＵＨＧ、ＶＨＧ、ＷＨＧ、ＵＬＧ、ＶＬＧ、ＷＬＧは、トランジスタＭＵＨ、ＭＨＬ、ＭＶＨ、ＭＶＬ、ＭＷＨ、ＭＷＬのゲート電圧を示し、ハイレベルがオン、ローレベルがオフを示す。

図６のタイムチャートは、ＳＰＭドライバがＵ相についてのみゼロクロス点を検出（ＢＥＭＦ検出ともいう）し、ＢＥＭＦ信号を生成する場合を示している。ゼロクロス点の間隔、つまり通電角３６０度を６分割して駆動クロックＤＲＶＣＬＫを生成する。

コミュテーション回路６８には、シリアルインタフェースを介して遅延データＣＤＴが入力される。コミュテーション回路６８は、駆動クロックＤＲＶＣＬＫの位相を、ＢＥＭＦ信号のタイミングから、遅延データＣＤＴに応じた遅延時間だけシフトさせる。

レジスタＡＶＥＳ［１：０］は、ＳＰＭ１１０のＢＥＭＦ検出のスムージングゲインを設定する。ＡＶＥＳ［１：０］が［００］、［０１］、［１０］、［１１］のとき、スムージングの回数は、１回、２回、４回、８回に設定され、設定された回数の平均値が使用される。

そして、ＢＥＭＦ検出の対象となるＵ相を駆動する場合、駆動クロックＤＲＶＣＬＫのタイミングから、設定データＳＤＷＳで指定された時間が経過すると、ウィンドウ信号ＷＩＮＤＯＷをハイレベルとする。ウィンドウ信号ＷＩＮＤＯＷがハイレベルとなる期間、Ｕ相のトランジスタＭＵＨ、ＭＵＬがオフとなり、Ｕ端子に逆起電力が発生する。この逆起電力がセンタータップＣＴの電圧と比較される。

図７は、Ｕ相のＢＥＭＦ検出時のＰＷＭ駆動を示すタイムチャートである。図７は上から順に、正弦波に応じたＰＷＭ信号、ウィンドウ信号ＷＩＮＤＯＷ、Ｕ相の逆起電力Ｖｕ、ゼロクロス点検出用コンパレータの出力、ＢＥＭＦ信号を示す。
ウィンドウ信号ＷＩＮＤＯＷがハイレベルとなり、Ｕ端子に逆起電力に応じた電圧（以下、逆起電力という）が現れる。Ｕ相の逆起電力ＶｕとセンタータップＣＴの電圧の比較結果が、コンパレータの出力である。図示のごとく、逆起電力ＶｕにはＰＷＭ信号がハイレベルとなるタイミングでノイズが重畳される。このノイズ成分によってゼロクロス点のタイミングが誤検出されるのを防止するため、ＢＥＭＦコンパレータの出力を、ＰＷＭ信号のネガティブエッジでラッチする。ＰＷＭ信号のネガティブエッジのタイミングでＢＥＭＦコンパレータの出力がハイレベルのとき、Ｕ相のＢＥＭＦ信号がハイレベルとなる。これを受けてウィンドウ信号ＷＩＮＤＯＷはローレベルとなる。

以上の動作によって、ＳＰＭ１１０がスムーズに駆動される。

２．ＶＣＭドライバ
図１に戻る。ＶＣＭドライバはＶＣＭ１２０をリニア駆動するブロックである。ＶＣＭドライバはＡＢ級の電圧増幅器であり、Ｈブリッジの出力段を備える。ＶＣＭドライバは、ＤＡＣ４２、ＶＣＭ基準回路４４、ＡＤＣ４６、オフセットキャンセル回路４８、ＢＥＭＦ検出回路５０、エラーアンプ５２、ＶＣＭアイソレーションＦＥＴ５４、アナログマルチプレクサ５６を備える。

図８は、ＶＣＭドライバの詳細な構成を示す回路図である。

ＶＣＭ１２０の両端の端子（ＶＣＭＰ端子とＶＣＭＮ端子）の間には、ＶＣＭ１２０と、電流検出用の抵抗Ｒｓが直列に接続される。抵抗ＲｓにはコイルＬ１に流れる電流に比例した電圧降下ΔＶが発生する。抵抗Ｒｓの両端の電位は、センス端子（ＳＥＮＮ端子、ＳＥＮＰ端子）に入力される。つまりＳＥＮＮ端子とＳＥＮＰ端子の電位差ΔＶは、コイル電流に比例する。

ＶＣＭ電流検出回路５９は、ＳＥＮＮ端子、ＳＥＮＰ端子の電位差ΔＶにもとづいてコイル電流を検出する。ＶＣＭ電流検出回路５９は利得が４倍のアンプである。コイル電流に応じた検出電圧Ｖｉｓ２は、端子ＣＳＯから出力される。ＤＡＣ４２は、ＶＣＭ１２０のトルク（回転数）を指示するデジタル信号（不図示）をアナログのトルク制御電圧Ｖｄａｃ１４に変換し、端子ＤＡＣＯから出力する。検出電圧Ｖｉｓ２およびトルク制御電圧Ｖｄａｃ１４はそれぞれ、抵抗Ｒｆ、Ｒｉを介してエラーアンプ５２の入力端子ＥＲＲＩに入力される。エラーアンプ５２の出力端子ＥＲＲＯと入力端子ＥＲＲＩの間には、位相補償用のキャパシタＣｃと抵抗Ｒｃが直列に接続される。

トルク制御電圧Ｖｄａｃ１４と検出電圧Ｖｉｓは、抵抗Ｒｉ、Ｒｆによって分圧され、エラーアンプ５２の反転入力端子であるエラー入力ＥＲＲＩに入力される。

エラーアンプ５２は、基準電圧ＶＣＭＲＥＦと電圧ＥＲＲＩの誤差を増幅し、誤差電圧Ｖｅｒｒを生成する。

エラーアンプ５２の出力電圧Ｖｅｒｒは、ＶＣＭドライバ５８へと出力される。ＶＣＭドライバ５８は、誤差電圧Ｖｅｒｒに応じた駆動電圧を、ＶＣＭＰ端子とＶＣＭＮ端子に供給する。

ＶＣＭドライバ５８は、トランジスタＭＰＨ、ＭＰＬ、ＭＮＨ、ＭＮＬ、アンプＡｐ１、Ａｐ２、抵抗Ｒ２１〜Ｒ２６を含む。

アンプＡｐ１、抵抗Ｒ２１、Ｒ２２は、反転増幅回路を構成する。アンプＡｐ１の非反転入力端子には、基準電圧ＶＣＭＲＥＦが入力され、反転入力端子には抵抗Ｒ２１を介して誤差電圧Ｖｅｒｒが入力される。アンプＡｐ１の出力端子と反転入力端子の間には抵抗Ｒ２２が設けられる。この反転増幅器は、基準電圧ＶＣＭＲＥＦをバイアス電圧として、誤差電圧Ｖｅｒｒを反転増幅する。

アンプＡｐ１の出力段には、プッシュプル形式のハイサイドトランジスタＭＮＨ、ローサイドトランジスタＭＮＬが設けられる。トランジスタＭＮＨ、ＭＮＬの接続点は、ＶＣＭ１２０の一端ＶＣＭＮと接続される。

アンプＡｐ２、抵抗Ｒ２３〜Ｒ２６は非反転増幅器を構成する。アンプＡｐ２の反転入力端子には抵抗Ｒ２３を介して基準電圧ＶＣＭＲＥＦが入力される。誤差電圧Ｖｅｒｒと基準電圧ＶＣＭＲＥＦは、抵抗Ｒ２５、Ｒ２６によって分圧され、アンプＡｐ２の非反転入力端子に入力される。

アンプＡｐ２の出力段には、プッシュプル形式のハイサイドトランジスタＭＰＨ、ローサイドトランジスタＭＰＬが設けられる。トランジスタＭＰＨ、ＭＰＬの接続点は、ＶＣＭ１２０の一端ＶＣＭＰと接続される。

トランジスタＭＮＨ、ＭＰＨのドレインはＶＣＭ１２０側のリトラクト端子（ＶＲＥＴＰＷＲ端子）と接続される。ＶＲＥＴＰＷＲ端子にはキャパシタＣ２が接続されており、ＶＣＭアイソレーションＦＥＴ５４はＶＣＭ１２０側の電源端子（ＶＶＭ端子）とＶＲＥＴＰＷＲ端子の間に設けられる。ＶＣＭアイソレーションＦＥＴ５４はＮチャンネルＭＯＳＦＥＴであり、バックゲートがＶＶＭ端子側に接続される。したがってＶＣＭアイソレーションＦＥＴ５４のボディダイオードは、カソードがＶＲＥＴＰＷＲ端子側となる。ＶＣＭＦＥＴドライバ９６は、後述するパワーオンリセット信号（ＰＯＲ信号）にもとづいてＶＣＭアイソレーションＦＥＴ５４のオン、オフを切り換える。
具体的には、ＶＣＭＦＥＴドライバ９６は、電源電圧ＶＣＣのシャットダウン時にＰＯＲ信号がローレベルとなり、かつリトラクト端子（ＳＲＥＴＰＷＲ端子）に接続されたキャパシタＣ３（Ｃ２）の電位が、電源端子（ＳＶＭ端子）の電位よりも高いときに、ＶＣＭアイソレーションＦＥＴ５４をオフする。

以上のＶＣＭドライバによれば、ＶＣＭ１２０に流れる電流Ｉｖｃｍを、
Ｉｖｃｍ＝Ｇｖｃｍ×Ｖｄａｃ１４＝（Ｒｆ／（４×Ｒｉ×Ｒｓ））×Ｖｄａｃ１４
に安定化できる。

図９は、図１のＡＤＣ４６、オフセットキャンセル回路４８、ＢＥＭＦ検出回路５０、アナログマルチプレクサ５６の周辺の構成を示す回路図である。

また、ＢＥＭＦ検出回路５０は、コイルＬ１の一端であるＶＣＭＰ端子の電位と、抵抗Ｒｓの両端（ＳＥＮＮ端子とＳＥＮＰ端子）の電位にもとづいて、ＶＣＭ１２０の逆起電力を検出する。検出された逆起電力のレベルは、オフセットキャンセル回路４８へと出力される。オフセットキャンセル回路４８によって、ＶＣＭ１２０の内部の寄生抵抗成分（Ｒｌ）の影響が除去される。

ＢＥＭＦ検出回路５０は、アンプＡＭＰ１、ＡＭＰ２、抵抗Ｒ１〜Ｒ６を含む。アンプＡＭＰ１は、検出抵抗Ｒｓの電圧降下を増幅する。増幅率は抵抗Ｒ１とＲ２の比率で設定される。抵抗Ｒ２は可変抵抗であり、抵抗値は８ビットの制御データＢＥＯＦＳＤ［７：０］により設定される。

抵抗Ｒ４、Ｒ５によって、ＶＣＭＰ端子の電圧と２．２Ｖの基準電圧ＶＣＭＲＥＦが分圧される。分圧された電圧はアンプＡＭＰ２の非反転入力端子に入力される。アンプＡＭＰ２は、非反転入力端子の電位を基準として、アンプＡＭＰ１の出力電圧を反転増幅する。アンプＡＭＰ２の増幅率Ａは、抵抗Ｒ３とＲ６の比率で設定される。抵抗Ｒ６およびＲ５は可変抵抗である。２ビットのデータＢＥＧ［１：０］によって、アンプＡＭＰ２の増幅率Ａが（１、２、４、８）倍で切り換えられる。

アンプＡＭＰ２の出力電圧ＢＥＭＦＯは、以下の式で与えられる。
ＢＥＭＦＯ＝Ａ・［Ｖ_ＢＥＭＦ（Ｉｏｆｓ×ＲＩ）−（Ｒ２／Ｒ１）×Ｉｏｆｓ×Ｒｓ］＋ＶＣＭＲＥＦ …（１）
ここでＶ_ＢＥＭＦは、求めるべきコイルＬの逆起電力である。したがって、この回路によって、逆起電力に応じた電圧ＢＥＭＦＯを得ることができる。

Ｒ２／Ｒ１＝Ｒｌ／Ｒｓが成り立つとき、上の式（１）は以下の式（２）のように簡略化される。
ＢＥＭＦＯ＝Ａ×Ｖ_ＢＥＭＦ＋ＶＣＭＲＥＦ …（２）

たとえばＲ１＝１７ｋΩであり、抵抗Ｒ２の値は、ＢＥＯＦＳＲ［７：０］に応じて以下のように設定される。
Ｒ２（ｋΩ）＝３００×ＢＥＯＦＳＲ［７］＋３００／２×ＢＥＯＦＳＲ［６］＋３００／４×ＢＥＯＦＳＲ［５］＋３００／８×ＢＥＯＦＳＲ［４］＋３００／１６×ＢＥＯＦＳＲ［３］＋３００／３２×ＢＥＯＦＳＲ［２］＋３００／６４×ＢＥＯＦＳＲ［１］＋３００／１２８×ＢＥＯＦＳＲ［０］

オフセットキャンセル回路４８は、ハードディスクのヘッドをディスク上から待避させた状態で、さらにディスクとは反対側にヘッドを押しつける方向にＶＣＭ１２０を回転させる。このとき、ヘッドは移動しないから、ＶＣＭ１２０も回転せず、逆起電力Ｖ_ＢＥＭＦが実質的に０となる。従って、式（１）からオフセット量を算出することができる。

逆起電力に応じた電圧ＢＥＭＦＯは、１６チャンネルのアナログマルチプレクサ５６に入力される。アナログマルチプレクサ５６は、４ビットの制御データＡＭＳ［３：０］に応じて、いずれかの入力を選択する。アナログマルチプレクサ５６の詳細は後述する。

アナログマルチプレクサ５６により選択された電圧は、Ａ／Ｄコンバータ（ＡＤＣ）４６によってデジタル値ＡＤＣＤＡＴＡ［９：０］に変換される。
モータ駆動回路１００を電子機器に実装すると、プリント基板上の配線抵抗などによって検出抵抗Ｒｓの実効的な値が影響を受ける。つまり式（２）が成り立たなくなる。オフセットキャンセル回路４８は、デジタル値ＡＤＣＤＡＴＡ［９：０］を受け、寄生抵抗などによるオフセットの影響をキャンセルしたデータＡＤＣＯＦＳ［９：０］を生成する。

セレクタ４７は、ＡＤＣＤＡＴＡ［９：０］とＡＤＣＯＦＳ［９：０］のいずれかを、制御データＡＭＳ［３：０］、ＡＤＳ［１：０］にもとづいて選択する。選択されたデータＡＤＣ［９：０］は、シリアルインタフェース２２に出力される。

抵抗Ｒ２を設定するためのデータＢＥＯＦＳＤ［７：０］は、セレクタ４９によってホストプロセッサからレジスタ設定されたデータＢＥＯＦＳＲ［７：０］と、オフセットキャンセル回路４８により生成されたデータＢＥＯＦ［７：０］が選択可能となっている。セレクタ４９は、データＢＥＯＦＳＥＮに応じていずれかを選択する。

以上がＶＣＭドライバの構成および動作である。

３． 電源回路
電源回路は、反転ＤＣ／ＤＣコンバータ１０、第１レギュレータ１２、第２レギュレータ１４、降圧ＤＣ／ＤＣコンバータ１６、パワーモニタ回路１８を備える。

図１の降圧ＤＣ／ＤＣコンバータ１６は外部回路１３６とともに同期整流型のスイッチングレギュレータを構成する。降圧ＤＣ／ＤＣコンバータ１６はその内部のハイサイドトランジスタとローサイドトランジスタ（不図示）を交互にオンオフさせて、ＤＣ電圧Ｖｄｃ２を生成する。電圧Ｖｄｃ２は抵抗分圧されて検出端子（ＤＣＳＥＮ端子）にフィードバックされる。フィードバック電圧に応じてハイサイドトランジスタとローサイドトランジスタのデューティ比が調節される。

図１０は、降圧ＤＣ／ＤＣコンバータ１６の構成を示すブロック図である。出力電圧Ｖｄｃ２は抵抗Ｒ３１、Ｒ３２により分圧され、ＤＣＳＥＮ端子にフィードバックされる。誤差増幅器１４０は、基準電圧ＶＲＥＧ１とＤＣＳＥＮ電圧の誤差を増幅するコンダクタンスアンプである。ＤＣＩＴＨ端子には、誤差増幅器１４０の出力電流をＦＢ電圧に変換するための抵抗Ｒ３３、キャパシタＣ３１が接続される。
ＦＢ＝ＶＣＣ−ＤＣＩＴＨ／５

電流検出・ロジック部１５４は、コイルＬ３０に流れる電流を電圧に変換し、ＳＥＮＳＥ電圧を生成する。コンパレータ１４４はＦＢ電圧とＳＥＮＳＥ電圧を比較する。比較結果はＲＳフリップフロップのリセット端子に入力される。ＲＳフリップフロップ１４８のセット端子にはオシレータ１４６により生成されるクロックＣＬＫが入力される。ＲＳフリップフロップ１４８の出力Ｑは、パルス変調されたパルスとなる。オシレータ１４６からはコンパレータ１４４には、サブハーモニック発振を抑制するために、クロックＣＬＫと同期したスロープ信号が入力される。

電流検出・ロジック部１５４は、ＲＳフリップフロップ１４８から出力されるパルスにもとづいて、ハイサイドトランジスタＭ３１、ローサイドトランジスタＭ３２を交互にオン、オフさせる。

ソフトスタート回路１４２は、降圧ＤＣ／ＤＣコンバータ１６の起動時に緩やかに立ち上がる電圧を生成する。起動時に誤差増幅器１４０の出力ＦＢは緩やかに立ち上がり、出力電圧Ｖｄｃ２が緩やかに上昇し、突入電流が抑制される。

電流検出・ロジック部１５４は、ＵＶＬＯ回路（低電圧ロックアウト）１５０、ＳＣＰ回路（短絡保護）１５２、サーマルシャットダウン回路からのエラー信号を受ける。ＤＣＶＣＣ電圧が３．５Ｖ以下になると出力電圧Ｖｄｃ２の生成を停止し、出力端子が地絡すると、ＳＣＰ１５２がアクティブとなる。

降圧ＤＣ／ＤＣコンバータ１６は、
Ｖｄｃ２＝（Ｒ３１／Ｒ３２＋１）×ＶＲＥＧ１
が成り立つように出力電圧Ｖｄｃ２をレギュレートする。

以下、このように構成される降圧ＤＣ／ＤＣコンバータ１６の動作を説明する。図１１は、降圧ＤＣ／ＤＣコンバータ１６のソフトスタートを示すタイムチャートである。入力電圧ＤＣＶＣＣが３．５Ｖを超えるとＵＶＬＯが解除され、ソフトスタートが開始される。ソフトスタートによって出力電圧Ｖｄｃ２は３ｍｓの時間をかけて緩やかに立ち上がる。ＵＶＬＯのしきい値電圧には１００ｍＶのヒステリシスが設定される。入力電圧ＤＣＶＣＣが３．４Ｖより低くなると、ＵＶＬＯがかかり、出力電圧Ｖｄｃ２の生成が停止する。

図１２は、降圧ＤＣ／ＤＣコンバータ１６のスイッチング動作を示すタイムチャートである。

図１に戻る。第１レギュレータ１２は、外部回路１３２とともにリニアレギュレータを構成し、Ａチャンネルの出力電圧Ａｃｈを生成する。フィードバック端子（ＤＡＲ端子）には、Ａチャンネルの出力電圧Ａｃｈが分圧してフィードバックされ、第１レギュレータ１２はフィードバック電圧にもとづいて出力トランジスタＭ２のゲート電圧を調節し、電圧Ａｃｈを目標値に安定化する。

第２レギュレータ１４は第１レギュレータ１２と同様であり、外部回路１３４とともにリニアレギュレータを構成し、Ｂチャンネルの出力電圧Ｂｃｈを生成する。

図１３は、第１レギュレータ１２、第２レギュレータ１４の構成を示す回路図である。第１レギュレータ１２と第２レギュレータ１４は同じ構成であるため、第１レギュレータ１２についてのみ説明する。

第１レギュレータ１２の出力電圧Ａｃｈは、抵抗Ｒ１ａ、Ｒ２ａによって分圧され、ＤＡＲ端子にフィードバックされる。ＤＡＲ電圧は誤差増幅器ＥＡ１の非反転入力端子に入力される。誤差増幅器ＥＡ１は２つの反転入力端子を備え、一方に基準電圧ＶＲＥＧ１が、他方にソフトスタート回路ＳＳ１により生成されるソフトスタート電圧ＶＳＳ１が入力される。ソフトスタート電圧ＶＳＳ１は、１００μｓの期間で０Ｖから１Ｖまで増加する。ソフトスタート電圧ＶＳＳ１は、１．７Ｖでクランプされる。

誤差増幅器ＥＡ１は、基準電圧ＶＲＥＧ１とソフトスタート電圧ＶＳＳ１のうち低い方と、フィードバックされたＤＡＲ電圧の誤差を増幅する。誤差増幅器ＥＡ１から出力されるＧＡＲ電圧は、トランジスタＭ４０のゲートに入力される。トランジスタＭ４０のドレインには、安定化された出力電圧Ａｃｈが現れる。
Ａｃｈ＝ＶＲＥＧ１×（１＋Ｒ１ａ／Ｒ２ａ）が成り立つ。

スイッチＳＷ４０はトランジスタＭ４０のゲートソース間に設けられ、そのオン、オフがイネーブル信号Ａｃｈ＿Ｅｎａｂｌｅに応じて切り換えられる。イネーブル信号Ａｃｈ＿Ｅｎａｂｌｅに応じて第１レギュレータ１２は、オンオフが切り換え可能となっている。

図１に戻る。反転ＤＣ／ＤＣコンバータ１０は、外部回路１３０とともに、電圧反転型のＤＣ／ＤＣコンバータを形成しており、スイッチングトランジスタＭ１をスイッチングさせて、電源電圧５Ｖを反転して負電圧ＶＮＥＧを生成する。負電圧ＶＮＥＧと基準端子（ＮＥＧＲＥＦ端子）の電位が抵抗により分圧され、フィードバック端子（ＮＥＧＩＮＶ端子）にフィードバックされる。反転ＤＣ／ＤＣコンバータ１０はフィードバック電圧にもとづいてスイッチングトランジスタＭ１のデューティ比を調節する。

図１４は、反転ＤＣ／ＤＣコンバータ１０の構成を示す回路図である。反転ＤＣ／ＤＣコンバータ１０の出力電圧ＶＮＥＧは、基準電圧源１７０により生成される２．５Ｖの電圧ＮＥＧＲＥＦを基準として、抵抗Ｒ５１、Ｒ５２により分圧され、ＮＥＧＩＮＶ端子にフィードバックされる。誤差増幅器１６０は、１．０Ｖの基準電圧ＶＲＥＧ１とフィードバックされたＮＥＧＩＮＶ電圧の誤差を増幅する。誤差増幅器１６０の反転入力端子と出力端子の間には、キャパシタＣ５２と抵抗Ｒ５４が直列に設けられる。ソフトスタート回路１６２は、誤差増幅器１６０を制御して反転ＤＣ／ＤＣコンバータ１０をソフトスタートさせる。

オシレータ１６４は１ＭＨｚの三角波信号（Ｎ＿ＲＥＧ＿ＯＳＣ信号）を生成する。コンパレータ１６８は、Ｎ＿ＲＥＧ＿ＯＳＣ信号とＮＥＧＦＢ信号を比較し、パルス信号（ＮＥＧＯ信号）を生成する。最大デューティ設定部１６６はパルス信号ＮＥＧＯのデューティ比に上限（９０％）を設定する。

短絡保護（ＳＣＰ）回路１７２は、反転ＤＣ／ＤＣコンバータ１０の出力端子の短絡（地絡）を検出する。ＮＥＧＦＢ電圧がしきい値電圧（１Ｖ）以下に低下すると、ＳＣＰ回路１７２は時間計測を開始する。短絡した状態で所定時間（１ｍｓ）が経過すると、トランジスタＭ５０をオフさせる。

ＮＥＧＥＮ信号は、反転ＤＣ／ＤＣコンバータ１０の動作のオン、オフを制御するイネーブル信号である。ＮＡＮＤゲート１７４は、コンパレータ１６８の出力、ＳＣＰ回路１７２の出力、ＰＯＲ信号、ＮＥＧＥＮ信号の否定論理積を生成する。ドライバ１７６はＮＡＮＤゲート１７４の出力にもとづいてトランジスタＭ５０のゲートにパルス信号ＮＥＧＯを供給する。抵抗Ｒ５３は、トランジスタＭ５０のゲートと電源端子（ＤＣＶＣＣ端子）の間に設けられ、ゲートソース間電圧をプルダウンする。

図１５は、反転ＤＣ／ＤＣコンバータ１０のスイッチング動作を示すタイムチャートである。反転ＤＣ／ＤＣコンバータ１０は、フライバックモードで動作し、その出力電圧ＶＮＥＧを、
ＶＮＥＧ＝１．０−（１．５×Ｒ２／Ｒ１）
に安定化させる。

図１に戻る。パワーモニタ回路１８は、モータ駆動回路１００の電源電圧ＤＣＶＣＣをモニタする。パワーモニタ回路１８には外付けのキャパシタＣ１が接続されており、キャパシタＣ１の時定数を利用して、電源電圧ＤＣＶＣＣに応じてレベルが変化する遅延パワーオンリセット信号ＰＯＲＯＤを、オープンコレクタ形式で生成する。

図１６は、パワーモニタ回路１８の構成を示す回路図である。パワーモニタ回路１８は、複数のヒステリシスコンパレータＨＣＭＰ１〜ＨＣＭＰを備える。ヒステリシスコンパレータＨＣＭＰ１〜ＨＣＭＰ４の反転入力端子には、しきい値電圧Ｖｔ１〜Ｖｔ３が入力される。しきい値電圧は、基準電圧（１Ｖ）をそれぞれに設定された比率で分圧して生成される。

ヒステリシスコンパレータＨＣＭＰ１は、所定の比率で抵抗分圧された電源電圧ＶＣＣを、しきい値電圧Ｖｔ１と比較する。
ヒステリシスコンパレータＨＣＭＰ２は、降圧ＤＣ／ＤＣコンバータ１６の出力電圧Ｖｄｃ２を分圧した電圧ＤＣＳＥＮを、しきい値電圧Ｖｔ２と比較する。
ヒステリシスコンパレータＨＣＭＰ３は、第１レギュレータ１２の出力電圧Ａｃｈをしきい値電圧Ｖｔ３と比較する。
ヒステリシスコンパレータＨＣＭＰ４は、第２レギュレータ１４の出力電圧Ｂｃｈをしきい値電圧Ｖｔ４と比較する。

ヒステリシスコンパレータＨＣＭＰ１〜ＨＣＭＰ４の出力は、トランジスタＭ１０のゲートに入力される。トランジスタＭ１０はソースが接地され、ドレインが抵抗Ｒ１０でプルアップされている。トランジスタＭ１０のゲートと接地間には、トランジスタＭ１１が設けられる。トランジスタＭ１１のゲートには、ＯＲゲートＯＲ１を介して、サーマルシャットダウン信号ＴＳＤとリトラクト信号ＲＥＴ３が入力される。

放電トランジスタＭ１２、キャパシタＣｄｅｌａｙ、定電流源９０は、時定数回路を構成する。キャパシタＣｄｅｌａｙは、遅延パワーオンリセット端子（ＰＯＲＤＬＹ端子）に接続されており、定電流源９０は５μＡの定電流を生成し、キャパシタＣｄｅｌａｙを充電する。ＰＯＲＤＬＹ端子の電圧は、後段のヒステリシスコンパレータＨＣＭＰ５の非反転入力端子に入力される。
放電トランジスタＭ１２は、キャパシタＣｄｅｌａｙと並列に設けられる。放電トランジスタＭ１２がオンすると、キャパシタＣｄｅｌａｙが放電し、放電トランジスタＭ１２がオフすると、ＰＯＲＤＬＹ端子の電位が時間とともに上昇する。

トランジスタＭ１０のドレイン電圧は、放電トランジスタＭ１２のゲートに入力される。

ヒステリシスコンパレータＨＣＭＰ１〜ＨＣＭＰ４の出力は、ＡＮＤ接続されており、少なくとも一つのヒステリシスコンパレータがローレベルを出力すると、トランジスタＭ１０のゲートがローレベルとなる。つまりトランジスタＭ１０がオフ、トランジスタＭ１２がオンするため、ＰＯＲＤＬＹ端子の電位は０Ｖ付近に固定される。

すべてのヒステリシスコンパレータがハイレベルを出力すると、つまり電圧ＶＣＣ、ＤＣＳＥＮ、ＤＡＲ、ＤＢＲがすべて、対応するしきい値電圧を超えると、トランジスタＭ１０がオン、トランジスタＭ１２がオフし、キャパシタＣｄｅｌａｙの充電が開始し、時定数に従ってＰＯＲＤＬＹ端子の電位が上昇する。

ヒステリシスコンパレータＨＣＭＰ５の反転入力端子には、２０ｋΩの抵抗を介してしきい値電圧Ｖｔ５が入力される。ヒステリシスコンパレータＨＣＭＰ５の反転入力端子と接地の間には、８０ｋΩの抵抗とトランジスタＱ１が設けられる。トランジスタＱ１のベースは、抵抗を介してヒステリシスコンパレータＨＣＭＰ５の出力と接続される。ヒステリシスコンパレータＣＭＰ５がハイレベルを出力するとトランジスタＱ１がオンし、１Ｖの電圧が２０ｋΩと８０ｋΩの抵抗で分圧され、しきい値電圧Ｖｔ５が０．８Ｖに低下する。

ヒステリシスコンパレータＨＣＭＰ５の出力は、抵抗Ｒ１１を介してトランジスタＱ２のベースに、抵抗Ｒ１３を介してトランジスタＱ３のベースに入力される。トランジスタＱ２のコレクタは抵抗Ｒ１２を介して電源電圧ＶＣＣにプルアップされ、トランジスタＱ３のコレクタは抵抗Ｒ１３を介してリトラクト電源ＲＥＴＰＷＲにプルアップされる。

トランジスタＱ３のコレクタ電圧はトランジスタＭ１３のゲートに、トランジスタＱ２のコレクタ電圧はトランジスタＭ１４のゲートに入力される。トランジスタＭ１３、Ｍ１４のドレインは、ＰＯＲＯＤ端子に接続される。

ヒステリシスコンパレータＨＣＭＰ５の出力は、抵抗Ｒ１５を介してトランジスタＱ４のベースに入力される。トランジスタＱ４のコレクタは抵抗Ｒ１６を介してリトラクト電源ＲＥＴＰＷＲにプルアップされている。トランジスタＭ１５のドレインは抵抗Ｒ１７を介してリトラクト電源ＲＥＴＰＷＲにプルアップされ、そのゲートにはトランジスタＱ４のコレクタ電圧が入力される。トランジスタＭ１５のドレイン電圧は、内部リセット用のパワーオンリセット信号ＰＯＲとして出力される。

以上がパワーモニタ回路１８の構成である。

図１７（ａ）〜（ｃ）は、パワーモニタ回路１８の動作を示すタイムチャートである。図１７（ａ）は、電源ＶＣＣが投入され、その後シャットダウンしたときのタイムチャートを示す。図１７（ｂ）、（ｃ）は、電源ＶＣＣの投入後、一旦シャットダウンするがその直後に再度復帰する場合のタイムチャートを示す。図１７（ｂ）、（ｃ）のタイムチャートは、ホストプロセッサから設定されるモード設定ＭＯＤＥが異なっている。各モードにおけるモータ駆動回路１００の各部の状態は、図３５（ｃ）に示される。

続いて、パワーシャットダウン時のリトラクト動作について説明する。
図１を参照する。通常動作状態では、ＳＰＭアイソレーションＦＥＴ６０、ＶＣＭアイソレーションＦＥＴ５４はいずれもオンしており、ＳＲＥＴＰＷＲ端子、ＶＲＥＴＰＷＲ端子の電位は、電源電圧ＶＣＣと等しい。この状態ではキャパシタＣ２、Ｃ３に電荷が蓄えられている。

モータ駆動回路１００を利用してハードディスクを駆動する場合、モータ駆動回路１００に対する電源電圧ＶＣＣがシャットダウンした後に、ヘッドをディスク上から待避させる必要がある（リトラクト動作）。したがって、電源電圧ＶＣＣがシャットダウンした後に、モータ駆動回路１００を動作させるために、ＶＣＭアイソレーションＦＥＴ５４、ＳＰＭアイソレーションＦＥＴ６０をオフしてキャパシタＣ２、Ｃ３を電源電圧ＶＣＣから遮断し、キャパシタＣ２、Ｃ３に蓄えられた電荷を利用してＶＣＭ１２０の駆動し、ヘッドを待避させる。

電源電圧ＶＣＣがシャットダウンすると、パワーオンリセット信号ＰＯＲがローレベルとなり、ＳＰＭアイソレーションＦＥＴ６０、ＶＣＭアイソレーションＦＥＴ５４がオフする。このとき、ＳＰＭ１１０のコイルの誘起電流によってキャパシタＣ２、Ｃ３が充電される。キャパシタＣ２、Ｃ３は共通結線されている。

図１８は、リトラクト動作を実行するブロックの回路図である。図１８において、各トランジスタに付されたＯＮ、ＯＦＦの符号は、リトラクトモード時のトランジスタの状態を示す。

ブースタ回路６２は、キャパシタＣ４、Ｃ５、ダイオードＤ１、トランジスタＭ２０、バッファ９５、制御回路９７を含む。ブースタ回路６２は、ＳＲＥＴＰＷＲ端子の電圧を２倍に昇圧する。ブースタ回路６２の構成は一般的であるため説明は省略する。

コイルＬ１と検出抵抗Ｒｓの接続点は、リトラクト抵抗ＲＲＥＴを介してリトラクト検出端子ＲＥＴＳＥＮと接続される。ＲＥＴＳＥＮ端子には、スイッチＳＷ１および電流源９９が直列に接続される。スイッチＳＷ１はリトラクト動作を制御するために設けられており、制御信号ＲＥＴ１に応じてオン、オフが切り換えられる。スイッチＳＷ１がオンすると、電流源９９によって２μＡの電流ＩＲＥＴがＶＣＭ１２０に供給され、ヘッドが待避される。

リトラクトアンプＲＥＴＡＭＰは、ＶＣＭＰ端子の電位とＲＥＴＳＥＮ端子の電位差、つまり抵抗ＲＲＥＴの電圧降下を増幅し、トランジスタＭＰＬのゲートにフィードバックする。

リトラクト動作中、トランジスタＭＮＨおよびＭＰＬを両方ともにオンさせるためには、それぞれのゲート電圧をハイレベルにしなければならず、この動作を保証するためにトランジスタＭ２２、Ｍ２４が設けられる。トランジスタＭ２２はトランジスタＭＮＨのゲートと昇圧端子ＢＳＴの間に設けられ、トランジスタＭ２２のゲートにはリトラクト信号ＲＥＴ３が入力される。同様にトランジスタＭ２４はトランジスタＭＰＬのゲートと昇圧端子ＢＳＴの間に設けられ、そのトランジスタＭ２４のゲートにはリトラクト信号ＲＥＴ２が入力される。トランジスタＭ２２、Ｍ２４によって、電源電圧ＶＣＣのシャットダウン時にアンプＡｐ１、Ａｐ２は両方ともオフしても、トランジスタＭＮＨ、ＭＰＬをオンすることができる。

シャットダウン時のリトラクト動作は、上述したパワーモニタ回路１８が生成するＰＯＲ信号によってトリガがかかる。

以上の構成によって以下のリトラクト動作が実行される。
図１９は、Ｕ、Ｖ、Ｗ相のＢＥＭＦが同期整流される様子を示すタイムチャートである。各相の電圧が交差するタイミングで、各相のトランジスタのオン、オフが切り換えられる。リトラクトカウンタは、Ｕ相のハイサイドトランジスタのゲート信号ＧＵＨをカウントする。

リトラクトモードは第１、第２の２段階で実行される。図２０は、リトラクト動作を示すタイムチャートである。第１リトラクトモード（１ｓｔ ＲＥＴＲＡＣＴ）では、ＶＣＭ１２０の電流は、ＶＣＭＮ端子からＶＣＭＰ端子の向きで流れる。このとき、ＶＣＭＮ端子側ドライバのハイサイドトランジスタＭＮＨがフルオンする。一方、ＶＣＭＰ端子側ドライバのローサイドトランジスタＭＰＬは、ＲＥＴＳＥＮ端子に発生する電圧ＶＲＥＴにもとづいてリニア駆動される。
ＶＲＥＴ＝ＲＲＥＴ×ＩＲＥＴ
つまり、ＶＣＭＮ端子とＶＣＭＰ端子の電位差が、ＶＲＥＴに保たれ、リトラクト動作が実行される。

続いて、第２リトラクトモード（２ｎｄ ＲＥＴＲＡＣＴ）では、ＶＣＭＰ端子側ドライバのローサイドトランジスタＭＰＬが、リニア駆動からスイッチング駆動に切り換えられる。つまり、第２リトラクトモードでは、トランジスタＭ２４がオンしてトランジスタＭＰＬがフルオンする。第２リトラクトモードは、ブレーキモードとも呼ばれる。

以上がリトラクト動作である。

４． ショック検出回路
図１に戻る。ショック検出回路は、モータ駆動回路１００が搭載される機器の振動を検出する。振動の検出は、ハードディスクのヘッドを待避の開始タイミングの生成などに利用できる。

ショック検出回路は、ショックリファレンス回路３０、チャージアンプ３２、第１アンプ３４、ローパスフィルタ３６、第２アンプ３８、ウィンドウコンパレータ４０を含む。図２１は、ショック検出回路の構成を示す回路図である。

ショックリファレンス回路３０は２．２Ｖの基準電圧ＳＣＲＥＦを生成する。基準電圧ＳＣＲＥＦは、並列に設けられた抵抗Ｒ６１、キャパシタＣ６１を介して、ＳＧＩＰ端子に入力される。ＳＩＧＰ端子とＳＧＩＮ端子の間には、振動を電気信号に変換するピエゾ素子１７８が設けられる。チャージアンプ３２は、ピエゾ素子１７８の両端の電位差を増幅する。チャージアンプ３２の出力であるＳＧＯ端子と入力であるＳＧＩＮ端子の間には、並列に設けられた抵抗Ｒ６２、キャパシタＣ６２が設けられる。

第１アンプ３４は非反転増幅器であって、チャージアンプ３２の出力電圧ＳＧＯを、抵抗Ｒ６３、Ｒ６４で定まる増幅率で増幅する。第１アンプ３４の出力電圧Ｓ１ＡＭＰＯは、ローパスフィルタ３６に入力され、高周波成分が除去される。ローパスフィルタ３６のカットオフ周波数ｆｃは、レジスタのデータＬＰＦＳ［１：０］に応じて切り換えられる。ＬＰＦＳ［１：０］が、［００］、［０１］、［１０］、［１１］それぞれのとき、カットオフ周波数ｆｃは５ｋＨｚ、７．５ｋＨｚ、１０ｋＨｚ、１２．５ｋＨｚに設定される。

第２アンプ３８は、第１アンプ３４と同様の構成を有し、ローパスフィルタ３６の出力を抵抗Ｒ６５、Ｒ６６で定まる増幅率で増幅する。抵抗Ｒ６６の抵抗値は、レジスタ値ＳＳＧ［３：０］によって設定される。図２２は、レジスタ値ＳＳＧと第２アンプ３８の増幅率の関係を示すテーブルである。

第２アンプ３８の出力電圧Ｓ２ＡＭＰＯは、ウィンドウコンパレータ４０に入力されてしきい値ＶＴＬ、ＶＴＨと比較される。振動が小さい場合、電圧Ｓ２ＡＭＰ０はＶＴＬ（１．７Ｖ）〜ＶＴＨ（２．７Ｖ）のウィンドウ範囲に収まるが、振動が大きくなると、このウィンドウ範囲から逸脱する。つまり、振動が所定量を超えると、ウィンドウコンパレータ４０の出力が変化する。

第１アンプ３４、第２アンプ３８は、ハイパスフィルタとしても機能する。それぞれのカットオフ周波数ｆｃ１、ｆｃ２は、
ｆｃ１＝１／（２×π×Ｒ６３×Ｃ６３）
ｆｃ２＝１／（２×π×Ｒ６５×Ｃ６４）
で定まる。

また第２アンプ３８の出力電圧Ｓ２ＡＭＰＯは、振動量を示している。電圧Ｓ２ＡＭＰＯはアナログマルチプレクサ５６を介してＡＤＣ４６へと入力され、デジタル値に変換される。

ここでアナログマルチプレクサ５６について説明する。図２３は、ＡＤＣ４６およびアナログマルチプレクサ５６の周辺の回路図である。アナログマルチプレクサ５６は、１６のアナログ入力を備え、それぞれにモータ駆動回路１００の内部信号が入力される。アナログマルチプレクサ５６は、制御信号ＡＭＳ［３：０］にもとづいていずれかを選択して出力する。

図２４は、制御信号ＡＭＳとアナログマルチプレクサ５６の選択チャンネルを示すテーブルである。

図２３のＡＤＣ４６は、アナログマルチプレクサ５６の出力をＡ／Ｄ変換し、シリアルインタフェース２２へと出力する。ＡＤＣ４６の上側基準電圧ＶＲＥＦＨは、３．２Ｖまたは２Ｖで切り換え可能であり、下側基準電圧ＶＲＥＦＬは、１．２Ｖと０Ｖで切り換え可能である。基準電圧ＶＲＥＦＨ、ＶＲＥＦＬは制御信号ＡＭＳ［３：０］によって設定される。

アナログマルチプレクサ５６により選択された内部信号は、トランスファゲート５７を介してＭＵＸＯ端子からモータ駆動回路１００の外部へと出力可能となっている。また、ＡＤＣ４６は、アナログマルチプレクサ５６の出力信号に加えて、外部からＡＤＣＩＮ１端子、ＡＤＣＩＮ２端子に入力されたアナログ電圧を、デジタル値に変換可能となっている。トランスファゲートＴＧ１〜ＴＧ３は、排他的にオンする。具体的には制御信号ＡＤＳ［１：０］が［００］のときトランスファゲートＴＧ１がオン、［０１］のときトランスファゲートＴＧ２がオン、［１０］のときトランスファゲートＴＧ３がオンに設定される。

図２５は、ＡＤＣ４６の動作を示すタイムチャートである。クロックＡＤＣＬＫはマスタークロックＭＣＬＫにもとづいて生成され、その周波数は、マスタークロックの１／２である。ＳＥＮ信号のポジティブエッジがＡ／Ｄ変換のスタートトリガとなる。１６クロックでＡ／Ｄ変換が完了する。

５．インタフェース回路
図１に戻る。インタフェース回路は、シリアルインタフェース２２および内部レジスタ２４を含む。
シリアルインタフェース２２は、いわゆる３線シリアルバスを介して、外部のホストプロセッサからのデータを受ける。シリアルインタフェース２２が受けたデータは、内部レジスタ２４の指定されたアドレスに書き込まれる。レジスタテーブルについては明細書の最後に説明する。

図２６（ａ）、（ｂ）は、シリアルインタフェース２２のライトモードおよびリードモードのときのタイムチャートを示す。シリアルインタフェース２２はイネーブル信号ＳＥＮがハイレベルのときイネーブルとなる。イネーブル信号ＳＥＮはデータ伝送の開始前にハイレベルにセットされ、データ伝送が完了するまでハイレベルを維持する。データ転送が完了するごとにイネーブル信号ＳＥＮはローレベルに戻される。

イネーブル信号ＳＥＮがハイレベルのとき、シリアル入力されるデータＳＤＡがクロックＳＣＫの立ち上がりエッジでラッチされる。データＳＤＡは１６ビットのデータパケットを含み、ライトとリードを選択するＲ／Ｗビットと、それに続く３ビットのアドレスフィールドと、１２ビットのデータビットからなる。Ｒ／Ｗビットがローレベルのとき、ライトモード、ハイレベルのときリードモードとなる。続く３ビットおよび２ビットにより、データ書き込み先、あるいはデータ読み出し先のアドレスが指定される。シリアルデータはイネーブル信号ＳＥＮのネガティブエッジのタイミング（ＵＰＤＡＴＥ）で、内部レジスタ２４を更新する。

内部レジスタ２４のデータ入力、データ出力には、イネーブル信号ＳＥＮがハイレベルを維持する期間に１６個のクロックＳＣＫパルス受信することが必要である。１６パルス以上受信した場合、それ以降のクロックＳＣＫおよびデータＳＤＡは無視される。１６クロック受信する前にイネーブル信号ＳＥＮがローレベルになれば、それまでのデータ伝送が破棄される。

図２６（ｂ）に示すように、データリードに関しては、Ｒ／Ｗビットが選択され、３ビットのアドレスがアサインされる。これが完了すると、クロックＳＣＫの４番目のネガティブエッジで３ステートバッファ（不図示）がイネーブルに設定され、内部レジスタ２４のポートデータがデータＳＤＡに戻される。最後に、クロックＳＣＫの１６番目のネガティブエッジで３ステートバッファがハイインピーダンス状態に設定される。

図２７は、図２６（ａ）、（ｂ）の各種シンボルの説明とその値を示すテーブルである。図２８は、シリアルインタフェース２２のシリアルレジスタアドレスマップを示す図である。図２９は、シリアルインタフェース２２のシリアルレジスタマップを示す図である。

図３０（ａ）〜（ｃ）は、ポート０〜ポート２を定義するテーブルである。図３１（ａ）〜（ｃ）は、ポート３〜ポート５を定義するテーブルである。図３２（ａ）〜（ｃ）は、ポート６〜ポート８を定義するテーブルである。図３３（ａ）〜（ｃ）は、ポート９〜ポート１１を定義するテーブルである。図３４（ａ）〜（ｃ）は、ポート１５〜ポート１７を定義するテーブルである。図３５（ａ）〜（ｃ）は、ポート２０、ポート２１およびパワーセーブモード（ＭＯＤＥ）を定義するテーブルである。

テーブル中の注意書き（ＮＯＴＥ）は以下の通りである。

（ＮＯＴＥ２）
第１リトラクト時間（ＲＴ）およびブレーキ遅延時間（ＢＤＴ）は、内部の１１ビットバイナリカウンタにより設定される。この設定時間は以下の式で計算される。

ＲＴ（ｓ）＝ＢＵ×（１２８×ＲＴ［４］＋６４×ＲＴ［３］＋３２×ＲＴ［２］＋１６×ＲＴ［１］＋８×ＲＴ［０］） …（３）
ＢＤＴ（ｓ）＝ＢＵ×（１０２４×ＢＤＴ［２］＋５１２×ＢＤＴ［１］＋２５６×ＢＤＴ［０］） …（４）
ＢＤＴ［２：０］＝［０００］のとき、以下の式（５）が適用される。
ＢＤＴ（ｓ）＝ＢＵ×２０４８ …（５）
ＢＵ＝６０／ＲＰＭ×（２／Ｎｐ）
Ｎｐはモータの極数、ＲＰＭは回転数である。

（ＮＯＴＥ３）
コミュテーション遅延設定時間は以下の式（６）で計算される。
ＣＤＴ（ｓ）＝ＣＤＴ［１０：０］×１６×Ｔｍｃｋ …（６）
Ｔｍｃｋは、マスタークロックＭＣＬＫの周期である。

（ＮＯＴＥ４）
ＢＥＭＦマスク設定時間は以下の式（７）で計算される。
ＭＳＫ（ｓ）＝ＭＳＫ［１１：０］×１６×Ｔｍｃｋ …（７）

（ＮＯＴＥ５）
ＢＥＭＦ検出用のウィンドウ設定時間は以下の式（８）で計算される。
ＷＤＷＳ（ｓ）＝（（６０／ＲＰＭ）×（２／Ｎｐ）／６／３２）×ＷＤＷＳ［４：０］ …（８）

図３６は、データＦＧＳ［１：０］とＳＰＭドライバのＦＧパルスの関係を示す図である。

５． その他の回路
図１に戻る。プリスケーラ２０はクロックＭＣＫを受け、これを可変の分周比で分周して、モータ駆動回路１００の内部で必要な周波数のクロックを生成する。
サーマルシャットダウン（ＴＳＤ）回路２６は、モータ駆動回路１００の温度を監視し、温度異常を検出してモータ駆動回路１００をシャットダウンさせる。
バンドギャップレギュレータ２８はモータ駆動回路１００内の基準電圧を生成する。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

１００…モータ駆動回路、１１０…ＳＰＭ、１２０…ＶＣＭ、１０…反転ＤＣ／ＤＣコンバータ、１２…第１レギュレータ、１４…第２レギュレータ、１６…降圧ＤＣ／ＤＣコンバータ、１８…パワーモニタ回路、２０…プリスケーラ、２２…シリアルインタフェース、２４…レジスタ、２６…ＴＳＤ回路、２８…バンドギャップレギュレータ、３０…ショックリファレンス回路、３２…チャージアンプ、３４…第１アンプ、３６…ローパスフィルタ、３８…第２アンプ、４０…ウィンドウコンパレータ、４２…ＤＡＣ、４４…ＶＣＭ基準回路、４６…ＡＤＣ、４８…オフセットキャンセル回路、５０…ＢＥＭＦ検出回路、５２…エラーアンプ、５４…ＶＣＭアイソレーションＦＥＴ、５６…アナログマルチプレクサ、５８…ＶＣＭドライバ、５９…ＶＣＭ電流検出回路、６０…ＳＰＭアイソレーションＦＥＴ、６２…ブースタ回路、６４…ＢＥＭＦ検出回路、６６…誘電検出回路、６８…コミュテーション回路、７０…マトリクス回路、７２…ＰＷＭ発生器、７３…トルク制御ロジック部、７４…波形テーブル、７５…ＰＷＭ発生器、７６…ＳＰＭドライバ、７８…電流制限回路、８０…電流検出アンプ、８２…ＤＡＣ、８４…電流制限コンパレータ、８６…ピーク検出器、８８…ＡＤＣ、９０…定電流源、９２…プリドライバ、９４…ＳＰＭＦＥＴドライバ、９６…ＶＣＭＦＥＴドライバ。

本発明は、モータ駆動技術に利用できる。

Claims (4)

1. スピンドルモータを駆動するスピンドルモータドライバと、
   ボイスコイルモータを駆動するボイスコイルモータドライバと、
   外部からの電源電圧を受け、安定した電圧を生成するスイッチングレギュレータと、
   外部からの電源電圧を受け、安定した電圧を生成するリニアレギュレータと、
   本駆動回路が搭載される機器の振動を検出するショック検出回路と、
   前記電源電圧をモニタし、前記電源電圧の遮断時に所定レベルとなるパワーオンリセット信号を生成するパワーモニタ回路と、
   前記ボイスコイルモータに生ずる逆起電力をデジタル信号に変換するアナログ／デジタル変換回路と、
   外部のホストプロセッサから、本駆動回路を制御するためのデータを受けるシリアルインタフェースと、
   前記スピンドルモータの誘起電流により充電されるキャパシタと電源電圧端子の間に設けられ、前記電源電圧の遮断時に前記電源電圧端子と前記キャパシタを遮断する遮断回路と、
   を備えることを特徴とするモータ駆動回路。
2. 前記遮断回路は、前記パワーオンリセット信号が所定レベルであり、かつ前記電源電圧より前記キャパシタの電圧が高いときに、前記電源電圧端子と前記キャパシタを遮断することを特徴とする請求項１に記載のモータ駆動回路。
3. 前記パワーモニタ回路は、
   電源電圧にもとづいた電圧と第１の基準電圧とを比較する第１のコンパレータと、
   前記第１の基準電圧にもとづいて第２の基準電圧を生成する第１電圧生成部と、
   所定の出力電圧を出力するレギュレータと、
   前記レギュレータの出力電圧と、前記第２の基準電圧とを比較する第２のコンパレータと、
   前記電源電圧が前記第１の基準電圧より低い場合または前記レギュレータの出力電圧が前記第２の基準電圧より低い場合に、前記電源電圧を出力し、前記電源電圧が前記第１の基準電圧より高く、かつ前記レギュレータの出力電圧が前記第２の基準電圧より高いとき、接地電位を出力する第１のスイッチと、
   所定の電流を出力する定電流源と、
   前記定電流源に接続され、前記第１のスイッチからの出力に応じてオン、オフする第２のスイッチと、
   前記定電流源と、前記第２のスイッチとの接続点に接続されるキャパシタと、
   を含むことを特徴とする請求項１に記載のモータ駆動回路。
4. 前記第２のスイッチは前記第１のスイッチの出力が前記電源電圧のときオンして、前記接地電位のときオフすることを特徴とする請求項３に記載のパワーモニタ回路。

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