JPWO2009125508A1 - 位相制御装置、位相制御プリント板および制御方法 - Google Patents

Abstract

ＤＬＬ回路（１００）は，基準信号の入力を受け付けると，遅延器各々（１２０）によって当該基準信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力する遅延ライン（１１０）を備える。また，ＤＬＬ回路は，遅延ラインの複数の遅延器すべてによって遅延された遅延信号と基準信号との位相差を，位相調整回路（２００）によって位相を調整された当該遅延信号および／または当該基準信号を用いて比較する位相比較器（１３０）を備える。また，ＤＬＬ回路は，位相比較器によって比較される遅延信号を位相比較器によって比較される基準信号に同期させる値であって，当該位相比較器によって出力された位相差から生成された制御電圧値を，遅延ラインの複数の遅延器各々に入力する遅延器制御回路（１４０，１５０）を備える。

Description

この発明は、位相制御装置、位相制御プリント板および制御方法に関する。

従来より、信号の位相を調整した出力信号を得る手法に関して、様々な手法が知られている。例えば、信号の位相を調整した出力信号を得る手法の一つとして、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）が知られている。ＤＬＬにおいては、例えば、位相に対して遅延量を加える遅延器を用いる。そして、ＤＬＬでは、入力された信号の位相に対して遅延器が遅延量を加え、入力された信号の位相と比較して位相が遅延した遅延信号を出力信号とする。

なお、信号の位相を調整した出力信号を得る手法の一つとして、オフセット制御回路(抵抗分割回路)を設けて、出力信号の位相を調整する手法が開示されている。

特開昭６１−２２５９０５号公報（第２〜３頁、第１図） 特開平７−６７３３３号公報（第３〜４頁、第１図）

ところで、上記した従来の技術は、出力信号の位相を微細に調整することができないという課題があった。

例えば、従来の手法では、遅延器それぞれは、所定の最小値以上所定の最大値以下の遅延量を、入力信号の位相に対して加える。ここで、所定の最小値とは、遅延器自体の伝播遅延時間であり、遅延器間の位相分解能を示す。このため、従来の手法では、入力信号の位相に対して加える遅延量を所定の最小値以下とすることはできず、出力信号の位相を、所定の最小値以下で微細に調整することができなかった。なお、特許文献１や特許文献２には、出力信号の位相を微細に調整する手法は開示されていない。

そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、出力信号の位相を微細に調整することが可能である位相制御装置、位相制御プリント板および制御方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、開示の位相制御装置は、基準信号の位相に対して遅延器各々によって遅延量を加えるＤＬＬ回路を備えた位相制御装置である。また、前記ＤＬＬ回路は、前記基準信号の入力を受け付けると、前記遅延器各々によって当該基準信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力する遅延ラインを備える。また、前記ＤＬＬ回路は、前記遅延ラインの複数の遅延器すべてによって遅延された遅延信号と前記基準信号との位相差を、位相調整回路によって位相を調整された当該遅延信号および／または当該基準信号を用いて比較する位相比較器を備える。また、前記ＤＬＬ回路は、前記位相比較器によって比較される遅延信号を前記位相比較器によって比較される基準信号に同期させる値であって、当該位相比較器によって出力された位相差から生成された制御電圧値を、前記遅延ラインの複数の遅延器各々に入力する遅延器制御回路を備える。

出力信号の位相を微細に制御することが可能である。

図１は、実施例１に係るＬＳＩの構成の一例を説明するための図である。 図２は、実施例１に係るＰＬＬ回路の構成の一例を説明するための図である。 図３は、チャージポンプからの出力電圧と位相差との関係を説明するための図である。 図４は、バイアス制御部からの出力電圧と位相差との関係を説明するための図である。 図５は、抵抗ストリング型ＤＡＣを用いた場合におけるバイアス制御部の構成の一例を説明するための図である。 図６は、実施例１におけるＤＬＬ回路による処理の一例を説明するためのフローチャートである。 図７は、実施例１におけるＰＬＬ回路による処理の一例を説明するためのフローチャートである。 図８は、実施例１に係るＬＳＩの効果を説明するための図である。 図９は、実施例１に係るＬＳＩの効果を説明するための図である。 図１０は、実施例２に係るＬＳＩの構成の一例を説明するための図である。 図１１は、実施例３に係るＬＳＩの構成の一例を説明するための図である。 図１２は、実施例３におけるセレクタ回路を用いた場合における位相調整回路の構成の一例を説明するための図である。 図１３は、実施例３における一周期遅れて同期する二つの信号を説明するための図である。 図１４は、実施例４に係るＬＳＩの構成の一例を説明するための図である。 図１５は、実施例５に係るＬＳＩの構成の一例を説明するための図である。 図１６は、抵抗ラダー型を用いた場合におけるバイアス制御部の構成の一例を説明するための図である。

符号の説明

１００ ＤＬＬ回路
１１０ 電圧制御型遅延ライン
１２０ 遅延器
１３０ 位相比較器
１４０ チャージポンプ（ＤＬＬ）
１５０ キャパシタ
２００ ＰＬＬ回路
２１０ 位相周波数比較器
２２０ チャージポンプ（ＰＬＬ）
２３０ ローパスフィルタ
２４０ オペアンプ
２５０ 電圧制御発振器
２６０ バイアス制御部
３００ 素子
４００ 位相調整回路
４０１ 遅延器
４０２ セレクタ回路
５００ 位相調整回路
６００ 素子

以下に添付図面を参照して、この発明に係る位相制御装置、位相制御プリント板および制御方法の実施例を詳細に説明する。なお、以下では、実施例１に係るＬＳＩの構成の概要、ＬＳＩの構成および処理の流れ、実施例１に係るＬＳＩの効果を順に説明し、その後、その他の実施例について説明する。

［実施例１に係るＬＳＩの構成の概要］
まず最初に、図１を用いて、実施例１に係るＬＳＩ(「位相制御装置」とも称する)の構成の概要について簡単に説明する。なお、以下では、まず、図１を用いて、実施例１に係るＬＳＩの概要を簡単に説明し、その後、実施例１に係るＬＳＩの構成について説明する。なお、図１は、実施例１に係るＬＳＩの構成の一例を説明するための図である。

図１に示すように、実施例１に係るＬＳＩは、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１００と、ＰＬＬ（「Ｐｈａｓｅ Ｖａｒｉａｂｌｅ ＰＬＬ（Ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ」）（位相可変ＰＬＬ）回路２００とを備えるものである。

ここで、ＤＬＬ回路１００とは、入力信号（「基準信号」とも称する）の位相に対して、ＤＬＬ回路１００内に設置されている遅延器１２０各々によって遅延量（遅延時間）を加える。また、図１の「ＯＵＴ１」〜「ＯＵＴｎ」に示すように、ＤＬＬ回路１００は、遅延器１２０各々によって遅延量が加えられた入力信号である遅延信号を、出力するものである。

また、ＰＬＬ回路２００とは、入力信号の位相を調整した調整信号を、ＤＬＬ回路１００に出力するものである。また、ＰＬＬ回路２００は、ＤＬＬ回路１００内部に設置された遅延器１２０によって加えられる遅延量の内所定の最小量（遅延器１２０自体の伝播遅延量）よりも微細に、位相を調整することが可能なものである。

そして、以下で詳述するように、このような実施例１に係るＬＳＩでは、ＤＬＬ回路１００とＰＬＬ回路２００とに、同一の入力信号が入力される。そして、実施例１に係るＬＳＩでは、入力信号そのものではなく調整信号がＤＬＬ回路１００（位相比較器１３０）に伝達されることで、入力信号に加える遅延量が制御される。これにより、実施例１に係るＬＳＩは、従来できなかった出力信号の微細な位相制御を可能にするものである。

［実施例１に係るＬＳＩの構成］
次に、図１と図２とを用いて、実施例１に係るＬＳＩの構成について説明する。以下では、まず、実施例１に係るＬＳＩの構成の内、主にＤＬＬ回路１００の構成の一例について説明し、その後、実施例１に係るＬＳＩが備えるＰＬＬ回路２００の構成の一例について説明する。

［実施例１におけるＤＬＬ回路］
まず、図１に示すように、実施例１に係るＬＳＩは、ＤＬＬ回路１００を有するものである。そして、実施例１に係るＬＳＩは、ＤＬＬ回路１００内に、電圧制御型遅延ライン（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ）１１０と、位相比較器（「ＰＤ」、Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ）１３０とを有する。また、実施例１に係るＬＳＩは、チャージポンプ（ＤＬＬ）（「ＣＰ」、Ｃｈａｒｇｅ ｐｕｍｐ）１４０と、キャパシタ（「Ｃ」、ｃａｐａｃｉｔｏｒ）１５０とを有する。

なお、電圧制御型遅延ライン１１０は、特許請求の範囲に記載の「遅延ライン」に対応する。また、位相比較器１３０は、特許請求の範囲に記載の「位相比較器」に対応する。また、キャパシタ１５０などは、特許請求の範囲に記載の「遅延器制御回路」に対応する。

電圧制御型遅延ライン１１０は、信号の位相に対して遅延量を加える複数の遅延器１２０（Ｔａｐ）を有する。例えば、図１に示す例では、電圧制御型遅延ライン１１０は、直列に連結された複数の遅延器１２０を有する。また、電圧制御型遅延ライン１１０は、位相比較器１３０に接続する。また、電圧制御型遅延ライン１１０が有する遅延器１２０各々は、キャパシタ１５０に接続する。

また、電圧制御型遅延ライン１１０は、入力信号の入力をＤＬＬ回路１００の外部から受け付けると、遅延器１２０各々によって、当該入力信号の位相に対して遅延量を加えるとともに、当該遅延器１２０ごとの遅延信号をＤＬＬ回路１００の外部に出力する。なお、この入力信号とは、例えば、クロック信号が該当する。

具体的には、電圧制御型遅延ライン１１０は、当該電圧制御型遅延ライン１１０が設置されたＤＬＬ回路１００の外部から入力信号の入力を受け付ける。そして、電圧制御型遅延ライン１１０では、直列に連結された複数の遅延器１２０の一端に入力信号が入力され、複数の遅延器１２０各々が、入力信号に対して遅延量を加える。そして、電圧制御型遅延ライン１１０は、当該遅延器１２０ごとの遅延信号を、ＤＬＬ回路１００の外部に出力する。

また、電圧制御型遅延ライン１１０は、複数の遅延器１２０すべてによって遅延された遅延信号を、位相比較器１３０に出力する。具体的には、電圧制御型遅延ライン１１０は、直列に連結された複数の遅延器１２０の一端（入力信号が入力された一端とは異なる一端、最終段の遅延器１２０）から、遅延信号を位相比較器１３０に出力する。

ここで、遅延信号をＤＬＬ回路１００の外部に出力する点について、さらに具体的に説明する。電圧制御型遅延ライン１１０では、直列に連結された複数の遅延器１２０内の一部または全てによって遅延量を加えられた遅延信号が、当該遅延器１２０と遅延器１２０との間から出力される。

具体的な例を用いて説明すると、図１に示す例では、電圧制御型遅延ライン１１０では、遅延器「Ａ」によって遅延量を加えられた遅延信号を、「ＯＵＴ１」として出力する。また、電圧制御型遅延ライン１１０では、遅延器「Ａ」と遅延器「Ｂ」とによって遅延量を加えられた遅延信号を、「ＯＵＴ２」として出力する。また、電圧制御型遅延ライン１１０では、遅延器すべてによって遅延量を加えられた遅延信号を、「ＯＵＴｎ」として出力する。

なお、ここで、遅延器１２０について簡単に付言する。遅延器１２０とは、例えば、インバータ（Ｉｎｖｅｒｔｅｒ）を二つ合わせたものが該当する。また、この遅延器１２０は、キャパシタ１５０によって入力される制御電圧によって、入力信号の位相に加える遅延量が決定されるものである。また、遅延量は、所定の最小量以上所定の最大量以下の遅延量となり、一定の範囲内の量となる。言い換えると、この遅延量は、所定の最小量以下の遅延量とはならないものである。

また、この遅延器１２０によって加えられる遅延量の内所定の最小量とは、遅延器１２０自体の伝搬遅延量となる。言い換えると、遅延器１２０を信号が伝播する際に必ず遅延することになる遅延量となる。この最小時間は、例えば、ＬＳＩで実現した場合には、当該ＬＳＩの微細化が進めば高速に（最小量が小さく）なるものの、位相分解能としては、数十ｐｓｅｃオーダーが限界となる。

位相比較器１３０は、電圧制御型遅延ライン１１０と、チャージポンプ（ＤＬＬ）１４０と、ＰＬＬ回路２００とに接続する。なお、位相比較器１３０は、電圧制御型遅延ライン１１０と、電圧制御型遅延ライン１１０が有する遅延器１２０の内最終段の遅延器１２０を介して接続する。

位相比較器１３０は、二つの信号の位相を比較する。具体的には、位相比較器１３０は、電圧制御型遅延ライン１１０の複数の遅延器１２０すべてによって遅延された遅延信号を、電圧制御型遅延ライン１１０から受け付ける。また、位相比較器１３０は、調整信号を、ＰＬＬ回路２００から受け付ける。そして、位相比較器１３０は、電圧制御型遅延ライン１１０から受け付けた遅延信号の位相と、ＰＬＬ回路２００によって出力された調整信号の位相とを比較する。そして、位相比較器１３０は、比較結果（位相の差）を、チャージポンプ（ＤＬＬ）１４０に伝達する。

具体的な例をあげて説明すると、位相比較器１３０は、二つの信号の位相の差に基づいて、遅延信号の位相が調整信号に比較して進んでいる場合には、位相差をｄｏｗｎ信号パルスとしてチャージポンプ（ＤＬＬ）１４０に伝達する。また、位相比較器１３０は、遅延信号の位相が調整信号に比較して遅れている場合には、位相差をｕｐ信号パルスとしてチャージポンプ（ＤＬＬ）１４０に伝達する。

チャージポンプ（ＤＬＬ）１４０は、位相比較器１３０とキャパシタ１５０とに接続する。また、チャージポンプ（ＤＬＬ）１４０は、位相比較器１３０から比較結果を伝達されると、当該比較結果に相当する電流をキャパシタ１５０に供給する。

具体的には、チャージポンプ（ＤＬＬ）１４０は、位相比較器１３０から位相差を伝達されると、位相比較器１３０から伝達された位相差を電流に変換し、キャパシタ１５０に電流をチャージし、または、キャパシタ１５０に電流をディスチャージする。なお、ここで、チャージポンプ（ＤＬＬ）１４０は、位相比較器１３０から位相差をｕｐ信号パルスとして伝達された場合には、キャパシタ１５０に電流をチャージする。また、チャージポンプ（ＤＬＬ）１４０は、位相比較器１３０から位相差をｄｏｗｎ信号パルスとして伝達された場合には、キャパシタ１５０に電流をディスチャージする。

キャパシタ１５０は、チャージポンプ（ＤＬＬ）１４０と電圧制御型遅延ライン１１０が有する遅延器１２０各々とに接続する。また、キャパシタ１５０は、位相比較器１３０によって出力された位相差から生成されて制御される制御電圧を、電圧制御型遅延ライン１１０の複数の遅延器１２０各々に入力する。

具体的には、キャパシタ１５０は、チャージポンプ（ＤＬＬ）１４０によって電流がチャージやディスチャージされる。ここで、キャパシタ１５０では、チャージポンプ（ＤＬＬ）１４０によってチャージやディスチャージされる電流が当該キャパシタ１５０の容量で積分され、制御電圧となる。キャパシタ１５０は、この制御電圧を、電圧制御型遅延ライン１１０が有する遅延器１２０各々に入力する。

ここで、ＤＬＬ回路１００内では、遅延信号と調整信号との位相差が位相比較器１３０によって常に監視され、当該二つの位相差が解消されるように、処理が行われる。なお、二つの位相差が解消された状態とは、遅延信号が、調整信号に１周期遅れて同期する状態を示す。具体的には、ＤＬＬ回路１００では、位相比較器１３０からチャージポンプ（ＤＬＬ）１４０を介してキャパシタ１５０へと比較結果がフィードバックされる。これにより、キャパシタ１５０の制御電圧は、位相比較器１３０によって比較される遅延信号を調整信号に同期させる値となり、複数の遅延器１２０すべてによって遅延された遅延信号が、調整信号に位相同期した信号となる。

［実施例１におけるＰＬＬ回路］
次に、図２〜５を用いて、実施例１におけるＰＬＬ回路の構成の一例を説明する。なお、図２は、実施例１におけるＰＬＬ回路の構成の一例を説明するための図である。図３は、チャージポンプからの出力電圧と位相差との関係を説明するための図である。図４は、バイアス制御部からの出力電圧と位相差との関係を説明するための図である。図５は、バイアス制御部の構成の一例を説明するための図である。

ＰＬＬ回路２００の構成の一例について説明する。なお、ＰＬＬ回路２００とは、ＤＬＬ回路１００内部に設置された遅延器１２０によって加えられる遅延量の内所定の最小量よりも微細に、位相を調整することが可能なものである。具体的には、ＰＬＬ回路２００は、入力信号の位相を、遅延器１２０によって加えられる遅延量の内所定の最小量よりも微細に調整し、入力信号の位相を微細に調整した調整信号をＤＬＬ回路１００に伝達できればよい。このため、以下に説明するのは、あくまでもＰＬＬ回路２００の構成の一例であり、ＰＬＬ回路２００の構成は以下に記載する一例に限定されるものではない。

以下では、ＰＬＬ回路２００が、入力信号を入力とし、ＰＬＬ回路２００内部の位相周波数比較器２１０によって出力された位相差から生成された電圧値とバイアス制御部２６０によって制御された基準電圧値との差を制御電圧とする。そして、当該基準電圧値によって特定される位相差で当該入力信号を調整した調整信号を電圧制御発振器２５０から出力するＰＬＬ回路２００を例に、説明する。

図１に示すように、ＰＬＬ回路２００は、ＤＬＬ回路１００の位相比較器１３０と接続している。また、ＰＬＬ回路２００は、調整信号を出力する。具体的には、入力信号の位相を調整して調整信号として、当該調整信号を位相比較器１３０に出力するものである。なお、ここでいう「入力信号」とは、ＤＬＬ回路１００の電圧制御型遅延ライン１１０に入力される「入力信号」と同一のものである。

図２に示すように、ＰＬＬ回路２００は、位相周波数比較器（「ＰＦＤ」、Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）２１０と、チャージポンプ（ＰＬＬ）２２０と、ローパスフィルタ（「ＬＰＦ」、Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）２３０とを有する。また、ＰＬＬ回路２００は、オペアンプ(「ｏｐａｍｐ」、ｏｐｅｒａｔｉｏｎａｌ ａｍｐｌｉｆｉｅｒ)２４０と、電圧制御発振器（「ＶＣＯ」、ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）２５０と、バイアス制御部（「Ｂｉａｓ−Ｃｏｎｔｒｏｌ」)２６０とを有する。

位相周波数比較器２１０は、チャージポンプ（ＰＬＬ）２２０と電圧制御発振器２５０とに接続する。また、位相周波数比較器２１０は、二つの信号の位相を比較する。

具体的には、位相周波数比較器２１０は、当該位相周波数比較器２１０が設置されたＰＬＬ回路２００の外部から入力信号の入力を受け付ける。また、位相周波数比較器２１０は、電圧制御発振器２５０から調整信号をフィードバックされて受け付ける。そして、位相周波数比較器２１０は、入力信号の位相と、調整信号との位相とを比較する。そして、位相周波数比較器２１０は、比較結果（位相の差）を、チャージポンプ（ＰＬＬ）２２０に伝達する。

具体的な例をあげて説明すると、位相周波数比較器２１０は、二つの信号の位相の差に基づいて、入力信号の位相が調整信号に比較して進んでいる場合には、ｕｐ信号パルスとしてチャージポンプ（ＰＬＬ）２２０に位相差を伝達する。また、位相周波数比較器２１０は、入力信号の位相が調整信号に比較して遅れている場合には、ｄｏｗｎ信号パルスとしてチャージポンプ（ＰＬＬ）２２０に位相差を伝達する。

チャージポンプ（ＰＬＬ）２２０は、位相周波数比較器２１０とローパスフィルタ２３０とに接続する。なお、以下では、チャージポンプ（ＤＬＬ）１４０とは異なる点についてのみ、説明する。

チャージポンプ（ＰＬＬ）２２０は、位相周波数比較器２１０から比較結果を伝達されると、当該比較結果に応じた電流を、ローパスフィルタ２３０に伝達する。具体的には、チャージポンプ（ＰＬＬ）２２０は、位相周波数比較器２１０から伝達された位相差を電流に変換する。そして、チャージポンプ（ＰＬＬ）２２０は、電流をローパスフィルタ２３０に伝達する。なお、ここで、位相周波数比較器２１０が比較する二つの信号の位相差と、チャージポンプ（ＰＬＬ）２２０から送信される電流の出力電圧との関係において成立する一般特性を、図３に示した。

なお、図３において、位相差が「２π」から「−２π」となっているのは、「２π」位相が進む（または遅れる）と、一周期分ずれたことになるからである。つまり、位相差の絶対値は、「２π」より大きくなることはないからである。また、同様に、チャージポンプ（ＰＬＬ）２２０から伝達される電流の出力電圧も、「Ｖｌ」から「Ｖｈ」の範囲内の値となる。

ローパスフィルタ２３０は、チャージポンプ（ＰＬＬ）２２０とオペアンプ２４０とに接続する。また、ローパスフィルタ２３０は、チャージポンプ（ＰＬＬ）２２０から電流が伝達されると、当該電流から、特定の閾値よりも高い周波数信号を減衰させて遮断する。そして、ローパスフィルタ２３０は、当該電流の内、低域周波数のみを通過させてオペアンプ２４０に伝達する。

オペアンプ２４０は、ローパスフィルタ２３０とバイアス制御部２６０と電圧制御発振器２５０とに接続する。また、オペアンプ２４０は、二つの入力（「＋」と「−」）を有する。ここで、オペアンプ２４０の「＋」入力（非反転入力）は、バイアス制御部２６０と接続し、オペアンプ２４０の「−」入力（反転入力）は、ローパスフィルタ２３０と接続している。なお、この二つの入力には、電圧がかかるものである。また、オペアンプ２４０は一つの出力を有し、当該出力からは電圧が出力され、電圧制御発振器２５０に伝達される。

また、オペアンプ２４０の一つの出力からオペアンプ２４０の「−」入力に向けて、負帰還がかかっている。ここで、オペアンプ２４０においては、負帰還がかかっているので、当該負帰還の効果により、「＋」入力の出力電圧と、「−」入力の出力電圧とが、常に一致する（電圧差が「０」となる）ものである。

ここで、オペアンプ２４０の「−」入力は、ローパスフィルタ２３０と接続しており、図３に示した出力電圧がかかる。ここで、オペアンプ２４０の「−」入力は反転入力のため、オペアンプ２４０の「＋」入力からは、図４に示すように、図３に示した出力電圧が反転した電圧（Ｖｒｅｆ）がかかることになる。

なお、ここで、オペアンプ２４０は、二つの入力にかかる電圧に少しでも差が生じると、当該差が、オペアンプ２４０の出力電圧に反映される。しかし、この出力電圧はすぐに「−」入力にフィードバックされ、二つの入力にかかる電圧の差が無くなるように働くものである。

電圧制御発振器２５０は、オペアンプ２４０と位相周波数比較器２１０とに接続する。また、電圧制御発振器２５０は、電圧で発振周波数を制御する発振器であり、調整信号を発振する。具体的には、電圧制御発振器２５０は、オペアンプ２４０から出力された電圧を用いて信号を発信する。そして、電圧制御発振器２５０は、調整信号を、位相周波数比較器２１０に伝達するとともに、ＤＬＬ回路１００（位相比較器１３０）に伝達する。ここで、オペアンプ２４０から出力された電圧を用いて電圧制御発振器２５０が発振する信号が、調整信号となる。

バイアス制御部２６０は、オペアンプ２４０に接続する。具体的には、バイアス制御部２６０は、オペアンプ２４０の「＋」入力に、電圧をかけるものである。例えば、バイアス制御部２６０は、ＬＳＩを利用する利用者によって指定される制御信号（ＰＣＣ（Ｐｈａｓｅ Ｃｏｎｔｒｏｌｌｅｄ Ｃｏｄｅ））によって特定される電圧値を、基準電圧値とする。

なお、バイアス制御部２６０としては、例えば、ＤＡＣ（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ−Ｃｏｎｖｅｒｔｅｒ）を適用することが可能である。このＤＡＣ方式には、その構成方法により、抵抗ラダー型、抵抗ストリング型、重み抵抗型等様々な構成がある。以下では、図５を用いて、抵抗ストリング型ＤＡＣ（図５に示す例では、３ビット制御)により制御する場合を例に説明する。

ここで、図５に示すバイアス制御部２６０の構造を例に、制御信号によって、バイアス制御部２６０がオペアンプ２４０の「＋」入力にかける電圧（Ｖｒｅｆ）がどのように決定されるかを説明する。例えば、図５に示す例では、バイアス制御部２６０は、３ビットの信号として、制御信号を受信する。そして、例えば、制御信号が、「１０１」である場合には、図５に示す例では、「ＭＳＢ」のスイッチを「ＯＮ」に設定し、「ＢＩＴ」のスイッチを「ＯＦＦ」に設定し、「ＬＳＢ」のスイッチを「ＯＮ」に設定する。このように、バイアス制御部２６０では、オペアンプの「＋」入力にかける電圧を、ｎビットの制御信号で制御される。

なお、バイアス制御部２６０がオペアンプ２４０の「＋」入力にかける電圧が変化すると、オペアンプ２４０が当該電圧差をなくすように働き、結果として、オペアンプ２４０の「−」入力にかかる電圧が、オペアンプ２４０の「＋」入力の電圧へと変化する。つまり、バイアス制御部２６０がオペアンプ２４０の「＋」入力にかける電圧が変化すると、図５に示すように、当該電圧に対応する位相差へと、入力信号の位相差が変化することになる。

すなわち、バイアス制御部２６０の電圧値(縦軸)を変化させると、入力信号と調整信号との位相差(横軸)が変化することになる。このため、電圧値の刻み値の細かさが、位相の分解能となる。例えば、８ビットの制御信号（外部信号）を用いて制御する場合には、２５６分割となる。ここで、得たい位相分解能から、抵抗分割数を決めることにより、位相分解能を簡単に設定することが可能である。

［実施例１に係るＬＳＩによる処理］
次に、図６と図７とを用いて、実施例１に係るＬＳＩによる処理の一例を説明する。なお、以下では、まず、図６を用いて、ＤＬＬ回路１００における処理の一例について説明し、その後、ＰＬＬ回路２００における処理の一例について説明する。なお、図６は、実施例１におけるＤＬＬ回路による処理の一例を説明するためのフローチャートである。図７は、実施例１におけるＰＬＬ回路による処理の一例を説明するためのフローチャートである。

まず、図６を用いて、ＤＬＬ回路１００における処理の一例を説明する。同図に示すように、ＤＬＬ回路１００では、電圧制御型遅延ライン１１０は、入力信号の入力を受け付けると（ステップＳ１０１肯定）、遅延器１２０各々が、当該入力信号の位相に対して遅延量を加える（ステップＳ１０２）。具体的には、遅延器１２０各々は、キャパシタ１５０の電圧に基づいて一意に決まる遅延量を、入力信号に与える。また、遅延器１２０各々は、当該遅延器１２０ごとの遅延信号を、当該ＤＬＬ回路１００外部に出力する。（ステップＳ１０３）。

そして、位相比較器１３０は、二つの信号の位相を比較する（ステップＳ１０４）。具体的には、電圧制御型遅延ライン１１０の複数の遅延器１２０すべてによって遅延された遅延信号の位相と、ＰＬＬ回路２００によって出力された調整信号の位相とを比較する。そして、位相比較器１３０は、比較結果を伝達する（ステップＳ１０５）。例えば、位相比較器１３０は、比較結果として位相差をチャージポンプ（ＤＬＬ）１４０に伝達する。

そして、チャージポンプ（ＤＬＬ）１４０は、当該位相差を電流に変換して、キャパシタ１５０をチャージ／ディスチャージする（ステップＳ１０６）。

次に、図７を用いて、ＰＬＬ回路における処理の一例を説明する。同図に示すように、ＰＬＬ回路２００では、入力信号があると（ステップＳ２０１肯定）、当該入力信号の位相を、遅延器１２０によって加えられる遅延量の内所定の最小量よりも微細に調整し（ステップＳ２０２）、位相を微細に調整した調整信号をＤＬＬ回路１００に伝達する（ステップＳ２０３）。

［実施例１の効果］
上記したように、実施例１によれば、遅延器１２０によって加えられる遅延量の内所定の最小量よりも微細に入力信号の位相を調整した調整信号を出力するＰＬＬ回路２００を備える。そして、実施例１によれば、ＤＬＬ回路１００は、入力信号の入力を受け付けると、遅延器１２０各々によって当該入力信号の位相に対して遅延量を加えるとともに当該遅延器１２０ごとの遅延信号を出力する。そして、実施例１によれば、電圧制御型遅延ライン１１０の複数の遅延器１２０すべてによって遅延された遅延信号と、ＰＬＬ回路２００によって出力された調整信号との位相差を比較する。そして、実施例１によれば、位相比較器１３０によって比較される遅延信号をＰＬＬ回路２００から出力される調整信号に同期させる値であって、当該位相比較器１３０によって出力された位相差から生成された制御電圧値を、遅延ラインの複数の遅延器１２０各々に入力する。これにより、実施例１によれば、出力信号の位相を微細に制御することが可能である。また、これにより、実施例１によれば、伝送マージンの拡大につながり更なる高速化が実現できる。

具体的には、遅延器１２０それぞれは、遅延量を所定の範囲内で制御できるものであるが、最小遅延量が存在していた。このため、従来技術では、数十ｐｓｅｃ単位での位相制御が限界とされていた。なお、この最小遅延量とは、遅延器を用いて入力信号を遅延させる限り、入力信号に与えてしまう最小の遅延量である。このため、遅延器の遅延量を、この最小遅延量以下の遅延量とすることはできない。

ここで、図８に示すような従来のＤＬＬ回路と比較して、開示のＬＳＩは、遅延器１２０によって加えられる遅延量の内所定の最小量よりも微細に入力信号の位相を調整した調整信号を出力するＰＬＬ回路２００を備える。そして、このＰＬＬ回路２００が、入力信号の位相を微細に調整した調整信号を作成し、ＤＬＬ回路１００の位相比較器１３０に提供する。そして、ＤＬＬ回路１００内部の位相比較器１３０が、調整信号と、電圧制御型遅延ライン１１０にて信号を遅延させた入力信号（遅延信号）とを同期する。これにより、開示のＬＳＩによれば、結果として、出力信号の位相を、数ｐｓｅｃ単位で制御することが可能である。なお、図８は、実施例１に係るＬＳＩの効果を説明するための図である。

すなわち、図９に示すように、ＤＬＬ回路１００は、図９の（Ａ）に示す入力信号が入力されると、当該入力信号に対して遅延量を加える。そして、図９の（１）〜（４）に示すように、ＤＬＬ回路１００では、遅延器１２０（図９では、「Ｔａｐ」と記載）それぞれから、遅延量を加えた遅延信号（図９の（Ｂ）〜（Ｅ））を出力する。なお、図９は、実施例１に係るＬＳＩの効果を説明するための図である。

ここで、ＤＬＬ回路１００は、図９の（Ａ）に示す入力信号と、図９の（Ｅ）に示す遅延信号とが、一周期遅れて同期するよう遅延量を制御する。

ここで、開示のＬＳＩによれば、図９の（Ａ）に示す入力信号そのものと、図９の（Ｅ）に示す遅延信号とが同期するように遅延量を制御するのではなく、図９の（Ａ）に示す入力信号の位相を微細に調整し、当該調整信号に入力信号が同期するように制御する。これにより、出力信号の位相を、入力信号を微細に調整した分ずらすことが可能となり、出力信号の位相を微細に制御することが可能である。

つまり、開示のＬＳＩによれば、図９の（Ａ）に示す入力信号の位相を微細に調整し、図９の（Ａ´）に示す調整信号にする。そして、図９の（Ａ´）に示す調整信号に、図９の（Ｅ）に示す遅延信号が同期するように、遅延量を制御する。これにより、入力信号を、図９の（Ａ´）に示す調整信号に調整した分、図９の（１）〜（４）において出力される遅延信号それぞれの位相が、図９の（Ｂ）〜（Ｅ）に示す遅延信号の位相と比較して、微細にずれることになる。これにより、出力信号の位相を微細に制御することが可能である。

また、開示のＬＳＩによれば、バイアス制御部２６０は、ＬＳＩを利用する利用者によって指定される制御信号によって特定される電圧値を、基準電圧値とするので、位相分解能を制御信号で制御可能とすることで、利用者側での設計自由度を向上させることが可能である。

さて、これまで、実施例１では、最終段の遅延器１２０から出力される遅延信号に位相比較器１３０によって与えられる負荷について考慮しなかったが、本発明はこれに限定されるものではない。具体的には、位相比較器１３０によって最終段の遅延器１２０から出力される遅延信号に与えられる負荷を考慮してもよい。

すなわち、位相比較器１３０は、最終段の遅延器１２０から出力される遅延信号に対して、所定の負荷を与える。また、位相比較器１３０から与えられる負荷は、最終段の遅延器１２０以外の遅延器１２０から出力される遅延信号に対しては、与えられない。このため、最終段の遅延器１２０から出力される遅延信号と、最終段の一つ前の遅延器１２０から出力される遅延信号との位相差が、その他の連続している二つの遅延器１２０各々から出力される遅延信号各々間の位相差と、同一とならない。

実施例１では、この位相差の違いについて特に考慮しなかったが、本発明はこれに限定されるものではなく、この位相差を等しくしてもよい。

具体的には、図１０に示すように、電圧制御型遅延ライン１１０は、遅延器１２０各々から出力される遅延信号各々に対して、位相比較器１３０によって遅延信号に与えられる所定の負荷と同様の負荷を与える素子３００各々を有する。具体的には、電圧制御型遅延ライン１１０は、遅延器１２０の内、位相比較器１３０によって比較される遅延信号を位相比較器１３０に供給する遅延器１２０以外の遅延器１２０各々から出力される遅延信号各々に対して、負荷を与える。なお、図１０は、実施例２に係るＬＳＩの構成の一例を説明するための図である。

これにより、実施例２に係るＬＳＩによれば、出力信号それぞれの位相差を均一にすることが可能である。例えば、遅延器１２０と遅延器１２０との間に、位相比較器１３０内部に設けられている素子３００と同一の素子３００を挿入する。これにより、各遅延器１２０から出力される出力信号各々に対して与えられる負荷を同一とすることができ、出力信号間の位相差を均一にすることが可能である。

さて、実施例１や２では、入力信号の位相を調整した調整信号を用いて位相比較器１３０が位相を比較する手法について説明したが、本発明はこれに限定されるものではなく、位相を調整した遅延信号を用いて位相比較器１３０が位相を比較してもよい。そこで、以下では、位相を調整した遅延信号を用いて位相比較器１３０が位相を比較する手法について説明する。なお、以下では、上記した実施例と共通する説明に関しては、説明を省略する。

［実施例３に係るＬＳＩの構成の概要］
図１１を用いて、実施例３に係るＬＳＩの構成の概要について簡単に説明する。なお、以下では、まず、図１１を用いて、実施例３に係るＬＳＩの概要を簡単に説明し、その後、実施例３に係るＬＳＩの構成について説明する。なお、図１１は、実施例３に係るＬＳＩの構成の一例を説明するための図である。

図１１に示すように、実施例３に係るＬＳＩは、ＤＬＬ回路１００を備え、また、ＤＬＬ回路１００内に、位相調整回路４００を備える。位相調整回路４００は、ＤＬＬ回路１００に設置された遅延器１２０各々の内最終段の遅延器１２０と位相比較器１３０と接続される。

ここで、実施例３に係るＬＳＩでは、入力信号がＤＬＬ回路１００に入力されると、電圧制御型遅延ライン１１０が、遅延器１２０すべてによって遅延された遅延信号を位相調整回路４００に送る。そして、位相調整回路４００は、受け付けた遅延信号の位相を調整した調整遅延信号を位相比較器１３０に伝達する。

そして、実施例３に係るＬＳＩでは、ＤＬＬ回路１００は、電圧制御型遅延ライン１１０の複数の遅延器１２０すべてによって遅延された遅延信号そのものではなく、調整遅延信号を用いて遅延量を制御する。すなわち、ＤＬＬ回路１００では、調整遅延信号と入力信号とが一周期遅れて同期する状態になるように、遅延器１２０各々が加える遅延量を制御する。これにより、実施例３に係るＬＳＩは、出力信号の微細な位相制御を可能にする。

［実施例３に係るＬＳＩの構成］
次に、図１１と図１２とを用いて、実施例３に係るＬＳＩの構成について説明する。以下では、まず、実施例３に係るＬＳＩの構成の内、実施例３におけるＤＬＬ回路１００の構成の一例について説明し、その後、実施例３におけるＤＬＬ回路１００内に設けられた位相調整回路４００の一例について説明する。

［実施例３におけるＤＬＬ回路］
実施例３におけるＤＬＬ回路１００について説明する。図１１に示すように、実施例３に係るＬＳＩは、ＤＬＬ回路１００内に、電圧制御型遅延ライン１１０と、位相比較器１３０と、チャージポンプ（ＤＬＬ）１４０と、キャパシタ１５０とを備え、また、位相調整回路４００を備える。ここで、電圧制御型遅延ライン１１０と、チャージポンプ（ＤＬＬ）１４０と、キャパシタ１５０とについての説明は、実施例１におけるＤＬＬ回路１００の説明にて記載した内容と同様であり、説明を省略する。

電圧制御型遅延ライン１１０は、位相調整回路４００と接続され、具体的には、電圧制御型遅延ライン１１０が有する複数の遅延器１２０の内最終段の遅延器１２０を介して位相調整回路４００と接続される。図１１に示す例では、電圧制御型遅延ライン１１０は、遅延器「Ｎ」を介して位相調整回路４００と接続される。また、電圧制御型遅延ライン１１０は、入力信号を受け付け、電圧制御型遅延ライン１１０の複数の遅延器１２０すべてによって遅延された遅延信号を位相調整回路４００に送る。図１１に示す例では、電圧制御型遅延ライン１１０では、遅延器「Ｎ」が、遅延信号を位相調整回路４００に送り、さらに、図１１の「ＯＵＴｎ」に示すように、ＤＬＬ回路１００外に遅延信号を送る。

位相比較器１３０は、位相調整回路４００と接続され、二つの信号の位相を比較する。具体的には、位相比較器１３０は、位相調整回路４００から調整遅延信号を受け付け、また、図１１の「ＲＥＦ」に示すように、入力信号を受け付ける。そして、位相比較器１３０は、位相調整回路４００から受け付けた調整遅延信号の位相と、入力信号の位相とを比較し、比較結果（位相の差）をチャージポンプ（ＤＬＬ）１４０に伝達する。なお、位相比較器１３０が受け付ける入力信号は、電圧制御型遅延ライン１１０が受け付ける入力信号と同一である。

［実施例３における位相調整回路］
位相調整回路４００について説明する。図１１に示すように、位相調整回路４００は、電圧制御型遅延ライン１１０と位相比較器１３０と接続される。また、位相調整回路４００は、電圧制御型遅延ライン１１０の複数の遅延器１２０すべてによって遅延された遅延信号を受け付け、受け付けた遅延信号の位相を調整し、調整遅延信号を位相比較器１３０に伝達する。

ここで、位相調整回路４００は、制御信号（例えば、ＰＣＣ）にて位相を切り替えられればよく、例えば、以下に説明するセレクタ回路などが該当する。以下では、図１２を用いて、セレクタ回路を用いた場合における位相調整回路４００の構成の一例について説明する。図１２は、実施例３におけるセレクタ回路用いた場合における位相調整回路の構成の一例を説明するための図である。なお、位相調整回路４００として、実施例１や２にて説明したＰＬＬ回路２００を用いてもよい。

図１２に示すように、位相調整回路４００は、複数の遅延器４０１とセレクタ回路４０２とを備える。ここで、遅延器４０１各々は、直列に連結されており、また、遅延器４０１各々が、セレクタ回路４０２と接続される。なお、遅延器４０１は、遅延器１２０と同様の性能を備える。位相調整回路４００では、電圧制御型遅延ライン１１０から遅延信号を受け付けると、遅延器４０１各々が、直列に連結された複数の遅延器４０１の内最前段にある遅延器４０１から順番に、遅延信号の位相に対して遅延量を加えるとともに、当該遅延器４０１ごとの遅延信号をセレクタ回路４０２に送る。

図１２に示す例では、位相調整回路４００では、遅延器「１」が、電圧制御型遅延ライン１１０から受け付けた遅延信号に対して遅延量を加え、遅延器「２」とセレクタ回路４０２とに送る。その後、遅延器「２」は、遅延器「１」から受け付けた遅延信号に対して遅延量を加え、遅延器「３」とセレクタ回路４０２とに送る。

セレクタ回路４０２は、遅延器４０１各々と接続され、また、ＤＬＬ回路１００内にある位相比較器１３０と接続される。セレクタ回路４０２は、遅延器４０１各々から遅延信号を受け付け、また、ＤＬＬ回路１００の外部から制御信号を受け付ける。ここで、セレクタ回路４０２は、遅延器４０１各々から受け付けた遅延信号各々の内制御信号にて指定される遅延信号を、調整遅延信号として位相比較器１３０に送る。

なお、その後、ＤＬＬ回路１００では、セレクタ回路４０２により出力された調整遅延信号と、セレクタ回路４０２が受け付けた遅延信号との位相差分、電圧制御型遅延ライン１１０にて加えられる遅延量が変化する。ここで、当該差分は、遅延器１２０各々に均等に分配され、個々の遅延器１２０が加える遅延量は、当該差分を遅延器１２０の数で除算した分変化することになる。

実施例１や２におけるＤＬＬ回路１００では、図１３の「ＩＮ」に示す入力信号の位相を調整し、図１３の「ＯＵＴｎ」に示す最終段にある遅延器１３０から出力される遅延信号と調整信号とが一周期遅れて同期するように制御していた。なお、図１３は、実施例３における一周期遅れて同期する二つの信号を説明するための図である。また、図１３に示す「Ｔａｐ Ｄｅｌａｙ」とは、遅延器１３０によって与えられる遅延量を示す。

これに対して、実施例３によれば、位相調整回路４００は、図１３の「ＯＵＴｎ」に示す最終段にある遅延器１３０から出力される遅延信号を調整して調整遅延信号「ＯＵＴ」を出力する。そして、ＤＬＬ回路１００が、図１３の「ＩＮ」に示す入力信号と図１３の「ＯＵＴ」に示す調整遅延信号とが１周期遅れて同期する状態になるように制御する。なお、図１３に示す「位相調整回路 Ｄｅｌａｙ」とは、位相調整回路４００によって与えられる遅延量を示す。

［実施例３の効果］
上記したように、実施例３によれば、位相調整回路４００は、複数の遅延器１２０すべてによって遅延された遅延信号の位相を調整して出力し、位相比較器１３０が、位相調整回路４００によって出力された調整遅延信号と入力信号との位相差を比較する。この結果、実施例３によれば、出力信号の位相を微細に制御することが可能である。

さて、実施例１〜３では、入力信号か遅延信号かのいずれか一方の位相を調整する手法について説明したが、本発明はこれに限定されるものではなく、入力信号と遅延信号との両方の位相を調整してもよい。そこで、実施例４では、図１４を用いて、入力信号と遅延信号との両方の位相を調整する手法について説明する。なお、図１４は、実施例４に係るＬＳＩの構成の一例を説明するための図である。

図１４に示すように、実施例４に係るＬＳＩは、ＤＬＬ回路１００内に、電圧制御型遅延ライン１１０と、位相比較器１３０と、チャージポンプ（ＤＬＬ）１４０と、キャパシタ１５０とを備え、また、位相調整回路４００と、位相調整回路５００とを備える。ここで、電圧制御型遅延ライン１１０と、チャージポンプ（ＤＬＬ）１４０と、キャパシタ１５０とについての説明は、実施例１におけるＤＬＬ回路１００の説明にて記載した内容と同様であり、説明を省略する。また、位相調整回路４００は、実施例３にて説明した位相調整回路４００に対応する。

位相調整回路５００は、位相調整回路４００と同様の性能を有し、位相比較器１３０と接続される。また、位相調整回路５００は、実施例１におけるＰＬＬ回路２００と同様に、入力信号を受け付け、調整信号を位相比較器１３０に送る。

ここで、同一の制御信号を受け付けた場合に、位相調整回路４００と位相調整回路５００とが加える遅延量が同一とならないように、位相調整回路４００と位相調整回路５００とのいずれか一方は、予め利用者によって遅延量に関する設定が行われる。すなわち、図１４に示す例では、位相調整回路４００と位相調整回路５００とは、同一の制御信号（図１４に示す「ＰＣＣ」）を受け付ける。位相調整回路４００と位相調整回路５００とが、同一の制御信号を受け付けた場合に同一の遅延量を加えることになると、位相比較器１３０にて比較される二つの信号に位相差が発生せず、遅延器１２０各々が加える遅延量を制御できないからである。

このため、例えば、位相調整回路４００と位相調整回路５００とのいずれか一方は、他方の位相調整回路と比較して、同一の制御信号を受け付けた際に加える遅延量（位相制御量とも称する）が２倍となる（分解能を２倍に悪化させる）設定を利用者によって行われる。

なお、位相調整回路４００と位相調整回路５００とのいずれか一方にのみ利用者が設定する手法に限定されるものではなく、例えば、位相調整回路４００と位相調整回路５００とにそれぞれ異なる設定を行ってもよい。

また、位相調整回路に設定を行わなければならないのは、同一の制御信号を位相調整回路４００と位相調整回路５００とが用いるからである。このため、位相調整回路４００や位相調整回路５００に設定を行う代わりに、位相調整回路４００と位相調整回路５００とが、それぞれ別個の制御信号を受信するようにしてもよい。

［実施例４の効果］
実施例４によれば、位相調整回路４００が調整遅延信号を出力し、また、位相調整回路５００が調整信号を出力し、位相比較器１３０が、位相調整回路４００や位相調整回路５００によって出力された調整遅延信号と調整信号との位相差を比較する。この結果、実施例４によれば、出力信号の位相を微細に制御することが可能であり、さらに、位相調整回路にて発生する誤差変動を解消することが可能である。

位相調整回路にて発生する誤差変動を解消することが可能である点についてさらに説明する。位相調整回路（実施例１や２では、ＰＬＬ回路）には、外部環境の影響により発生する誤差要因がある。なお、誤差変動とは、当該誤差要因によって発生する誤差である。例えば、位相調整回路としてＰＬＬ回路を用いた場合には、定常位相誤差が発生する。なお、定常位相誤差とは、ＰＬＬ回路の入出力位相差が外部環境の影響により変化することにより発生する誤差要因である。外部環境とは、例えば、温度や湿度が該当する。

この結果、入力信号か遅延信号かのいずれか一方の位相を調整する手法では、位相比較器１３０にて比較される信号の内一方に誤差変動が含まれることになり、位相比較器１３０が、比較結果（位相差）として、誤差変動を含む値を出すことになる。その後、ＤＬＬ回路１００では、誤差変動を含む比較結果を用いて、遅延器１２０各々が加える遅延量を制御する。

これに対して、実施例４によれば、位相調整回路４００や位相調整回路５００は、位相比較器１３０にて比較される信号の両方の位相を調整することになり、位相比較器１３０が、同一の誤差変動を含む二つの信号について比較する。誤差変動は、外部環境の影響により発生するものであり、位相比較器１３０にて比較される信号各々に含まれる誤差変動が同じ値となるからである。この結果、実施例４によれば、位相比較器１３０は、誤差変動を含まない比較結果を出すことが可能である。言い換えると、実施例４によれば、誤差変動による影響を解消した上で、出力信号の位相を微細に制御することが可能である。

さて、これまで、実施例３や４では、最終段の遅延器１２０から出力される遅延信号に、位相調整回路４００によって負荷が与えられていた。そこで、実施例５では、すべての遅延器１２０に対して、位相調整回路４００によって最終段の遅延器１２０から出力される遅延信号に与えられる負荷を等しく与える場合について説明する。

すなわち、位相調整回路４００は、最終段の遅延器１２０から出力される遅延信号に対して、所定の負荷を与える。位相調整回路４００から与えられる負荷は、最終段の遅延器１２０以外の遅延器１２０から出力される遅延信号に対しては、与えられない。このため、最終段の遅延器１２０から出力される遅延信号と、最終段の一つ前の遅延器１２０から出力される遅延信号との位相差が、その他の連続している二つの遅延器１２０各々から出力される遅延信号各々間の位相差と同一にならない。すなわち、以下では、遅延器１２０各々から出力される遅延信号各々間の位相差を同一にする場合について説明する。

具体的には、図１５に示すように、電圧制御型遅延ライン１１０は、素子６００をさらに備える。ここで、素子６００は、遅延器１２０各々から出力される遅延信号各々に対して、位相調整回路４００よって遅延信号に与えられる所定の負荷と同様の負荷を与える。具体的には、素子６００は、遅延器１２０の内、位相調整回路４００によって位相を調整される遅延信号を位相比較器１３０に供給する遅延器１２０以外の遅延器１２０各々から出力される遅延信号各々に対して、負荷を与える。なお、図１５は、実施例５に係るＬＳＩの構成の一例を説明するための図である。

これにより、実施例５に係るＬＳＩによれば、各遅延器１２０から出力される出力信号各々に対して与えられる負荷を同一とすることができ、出力信号間の位相差を均一にすることが可能である。

さて、これまで本発明の実施例について説明したが、本発明は上述した実施例に限定されるものではなく、その他の実施例にて実施してもよい。そこで、以下では、その他の実施例について説明する。

[ＰＬＬ回路における位相差比較手法]
例えば、ＰＬＬ回路において、ＰＬＬ回路での位相比較手法（位相周波数比較器による二つの信号の位相差を比較する手法）として、鋸波を用いる手法について特に言及しなかったが、鋸波を用いてもよい。具体的には、位相比較器として、出力電圧と位相差との関係が鋸波状となる位相比較器を用いてもよい。

実施例１においては、図５に示すように、出力電圧と位相差との関係が、±２πの位相傾斜となる出力比較器１３０を用いて説明した。また、実施例１における位相比較器１３０では、出力電圧と位相差との関係が、＋２π以上の領域や、−＋２π以下の領域においては、一定の出力電圧を示す。

しかし、本発明は、出力電圧と位相差との関係が、±２πの位相傾斜となる出力比較器１３０を用いる手法に限定されるものではない。例えば、実施例３に係るＬＳＩでは、出力電圧と位相差との関係が、±πの位相傾斜となり、出力電圧と位相差との関係が、鋸波の形状となる位相比較器を用いてもよい。これにより、実施例３に係るＬＳＩでは、バイアス制御部における電圧感度を、１／２とすることが可能である。

［位相調整回路］
また、例えば、実施例１では、入力信号の位相を調整する回路としてＰＬＬ回路２００を用いる手法について説明したが、本発明はこれに限定されるものではなく、実施例３にて説明した位相調整回路４００や位相調整回路５００を用いてもよい。例えば、ＰＬＬ回路２００の代わりにセレクタ回路４０２を用いた位相調整回路４００としてもよい。

また、位相調整回路４００や位相調整回路５００としては、例えば、ＰＬＬ回路２００を用いてもよく、また、セレクタ回路４０２を用いてもよいが、ＰＬＬ回路２００を用いることにより、高周波成分のジッタをキャンセルすることが可能である。なお、ジッタとは、信号の時間的なズレや揺らぎを示す。

すなわち、ＰＬＬ回路２００では、ローパスフィルタ２３０が、特定の閾値よりも高い周波数信号を減衰させて遮断する。この結果、ＰＬＬ回路２００への入力信号に高周波数成分のジッタが含まれている場合であっても、ＰＬＬ回路２００から出力される段階では、当該ジッタを軽減することが可能である。

また、ＰＬＬ回路２００は、遅延器１２０によって加えられる遅延量の内所定の最小量よりも微細に位相を調整することができ、セレクタ回路４０２を用いた場合よりも微細に出力信号の位相を調整することが可能である。

［バイアス制御部］
また、例えば、実施例１では、図５を用いて、抵抗ストリング型ＤＡＣについて説明した。ここで、図１６を用いて、さらに、抵抗ラダー型を用いた例について説明する。なお、図１６は、抵抗ラダー型を用いた場合におけるバイアス制御部２６０を説明するための図である。

図１６に示す例では、バイアス制御部２６０は、「２Ｒ」の抵抗各々に対応づけられるスイッチを備え、当該スイッチが「ＯＮ」である場合には、「２Ｒ」の抵抗が基準電圧Ｖｒｅｆと接続され、当該スイッチが「ＯＦＦ」である場合には、「２Ｒ」の抵抗がグラウンドと接続される。また、図１６に示す例は、バイアス制御部２６０は、スイッチの「ＯＮ」「ＯＦＦ」を決定する制御信号として、Ｎビットの信号を受信する。そして、図１６に示す例では、バイアス制御部２６０は、１ビット目の信号が「１」である場合には、「ＭＳＢ」のスイッチを「ＯＮ」に設定し、また、３ビット目の信号が「０」である場合には、「ＢＩＴ３」のスイッチを「ＯＦＦ」に設定する。この結果、バイアス制御部２６０では、Ｎビットの制御信号を用いて、オペアンプの「＋」入力にかける電圧を制御する。

［実施例の組み合わせについて］
実施例１では、ＰＬＬ回路２００が入力信号に与える遅延量を決定する際に、外部から与えられる制御信号を用いる手法について説明したが、本発明はこれに限定されるものではない。例えば、ＰＬＬ回路２００が入力信号に与える遅延量は、固定であってもよい。

［システム構成］
また、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報（図１、２、５、６、７、１１、１２、１４、１５）については、特記する場合を除いて任意に変更することができる。

上述した課題を解決し、目的を達成するため、開示の位相制御装置は、基準信号の位相に対して遅延器各々によって遅延量を加えるＤＬＬ回路を備えた位相制御装置である。また、前記ＤＬＬ回路は、前記基準信号の入力を受け付けると、前記遅延器各々によって当該基準信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力する遅延ラインを備える。また、前記ＤＬＬ回路は、前記遅延ラインの複数の遅延器すべてによって遅延された遅延信号と前記基準信号との位相差を、前記遅延器自体の伝播遅延量よりも微細に位相を調整する位相調整回路によって位相を調整された当該遅延信号および／または当該基準信号を用いて比較する位相比較器を備える。また、前記ＤＬＬ回路は、前記位相比較器によって比較される遅延信号を前記位相比較器によって比較される基準信号に同期させる値であって、当該位相比較器によって出力された位相差から生成された制御電圧値を、前記遅延ラインの複数の遅延器各々に入力する遅延器制御回路を備える。

Claims (19)

1. 基準信号の位相に対して遅延器各々によって遅延量を加えるＤＬＬ回路を備えた位相制御装置であって、
   前記ＤＬＬ回路は、
   前記基準信号の入力を受け付けると、前記遅延器各々によって当該基準信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力する遅延ラインと、
   前記遅延ラインの複数の遅延器すべてによって遅延された遅延信号と前記基準信号との位相差を、位相調整回路によって位相を調整された当該遅延信号および／または当該基準信号を用いて比較する位相比較器と、
   前記位相比較器によって比較される遅延信号を前記位相比較器によって比較される基準信号に同期させる値であって、当該位相比較器によって出力された位相差から生成された制御電圧値を、前記遅延ラインの複数の遅延器各々に入力する遅延器制御回路と、
   を備えたことを特徴とする位相制御装置。
2. 前記位相調整回路は、基準信号の位相を調整した調整信号を出力し、
   前記位相比較器は、前記遅延ラインの複数の遅延器すべてによって遅延された遅延信号と、前記位相調整回路によって出力された調整信号との位相差を比較し、
   前記遅延器制御回路は、前記位相比較器によって比較される遅延信号を前記位相調整回路によって出力される前記調整信号に同期させる制御電圧値を、前記遅延ラインの複数の遅延器各々に入力することを特徴とする請求項１に記載の位相制御装置。
3. 前記位相調整回路は、前記遅延ラインの複数の遅延器すべてによって遅延された遅延信号の位相を調整した調整遅延信号を出力し、
   前記位相比較器は、前記位相調整回路によって出力された調整遅延信号と、前記基準信号との位相差を比較し、
   前記位相比較器によって比較される調整遅延信号を前記基準信号に同期させる制御電圧値を、前記遅延ラインの複数の遅延器各々に入力する遅延器制御回路と、
   を備えたことを特徴とする請求項１に記載の位相制御装置。
4. 前記位相調整回路は、前記遅延ラインの複数の遅延器すべてによって遅延された遅延信号の位相を調整した調整遅延信号を出力し、かつ、前記基準信号の位相を調整した調整信号を出力し、
   前記位相比較器は、前記位相調整回路によって出力された調整遅延信号と前記調整信号との位相差を比較し、
   前記遅延器制御回路は、前記位相比較器によって比較される調整遅延信号を前記位相調整回路によって出力される前記調整信号に同期させる制御電圧値を、前記遅延ラインの複数の遅延器各々に入力することを特徴とする請求項１に記載の位相制御装置。
5. 前記位相比較器は、最終段の遅延器から出力される遅延信号に対して、所定の負荷を与えるものであって、
   前記遅延ラインは、前記遅延器の内、前記位相比較器によって比較される遅延信号を当該位相比較器に供給する遅延器以外の遅延器各々から出力される遅延信号各々に対して、当該位相比較器によって前記遅延信号に与えられる所定の負荷と同様の負荷を与える素子各々を有することを特徴とする請求項２に記載の位相制御装置。
6. 前記位相調整回路は、最終段の遅延器から出力される遅延信号に対して、所定の負荷を与えるものであって、
   前記遅延ラインは、前記遅延器の内、前記位相調整回路によって位相が調整される遅延信号を当該位相調整回路に供給する遅延器以外の遅延器各々から出力される遅延信号各々に対して、当該位相調整回路によって前記遅延信号に与えられる所定の負荷と同様の負荷を与える素子各々を有することを特徴とする請求項３に記載の位相制御装置。
7. 前記位相調整回路は、最終段の遅延器から出力される遅延信号に対して、所定の負荷を与えるものであって、
   前記遅延ラインは、前記遅延器の内、前記位相調整回路によって位相が調整される遅延信号を当該位相調整回路に供給する遅延器以外の遅延器各々から出力される遅延信号各々に対して、当該位相調整回路によって前記遅延信号に与えられる所定の負荷と同様の負荷を与える素子各々を有することを特徴とする請求項４に記載の位相制御装置。
8. 前記位相調整回路は、ＰＬＬ回路であって、前記基準信号を入力とし、当該位相調整回路内部の位相比較器によって出力された位相差から生成された電圧値とバイアス制御部によって制御された基準電圧値とを制御電圧とすることで、当該基準電圧値によって特定される位相差で当該基準信号を調整した調整信号を電圧制御発振器から出力することを特徴とする請求項１〜７のいずれか１つに記載の位相制御装置。
9. 前記バイアス制御部は、前記位相制御装置を利用する利用者によって指定される制御信号によって特定される電圧値を、前記基準電圧値とすることを特徴とする請求項８に記載の位相制御装置。
10. 前記位相比較器は、出力電圧と位相差との関係が鋸波状となることを特徴とする請求項９に記載の位相制御装置。
11. 基準信号の位相に対して遅延器各々によって遅延量を加えるＤＬＬ回路を備えた位相制御装置が搭載されたプリント板であって、
    前記ＤＬＬ回路は、
    前記基準信号の入力を受け付けると、前記遅延器各々によって当該基準信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力する遅延ラインと、
    前記遅延ラインの複数の遅延器すべてによって遅延された遅延信号と前記基準信号との位相差を、位相調整回路によって位相を調整された当該遅延信号および／または当該基準信号を用いて比較する位相比較器と、
    前記位相比較器によって比較される遅延信号を前記位相比較器によって比較される基準信号に同期させる値であって、当該位相比較器によって出力された位相差から生成された制御電圧値を、前記遅延ラインの複数の遅延器各々に入力する遅延器制御回路と、
    を備えたことを特徴とする位相制御装置が搭載されたプリント板。
12. 基準信号の位相に対して遅延器各々によって遅延量を加えるＤＬＬ回路を用いる制御方法であって、
    前記ＤＬＬ回路は、
    前記基準信号の入力を受け付けると、前記遅延器各々によって当該基準信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力する遅延工程と、
    前記遅延工程の複数の遅延器すべてによって遅延された遅延信号と前記基準信号との位相差を、位相調整工程によって位相を調整された当該遅延信号および／または当該基準信号を用いて比較する位相比較工程と、
    前記位相比較工程によって比較される遅延信号を前記位相比較器によって比較される基準信号に同期させる値であって、当該位相比較工程によって出力された位相差から生成された制御電圧値を、前記遅延工程の複数の遅延器各々に入力する遅延器制御工程と、
    を含んだことを特徴とする制御方法。
13. 基準信号の位相に対して遅延器各々によって遅延量を加えるＤＬＬ回路を備えた位相制御装置であって、
    前記遅延器によって加えられる遅延量の内所定の最小量よりも微細に基準信号の位相を調整した調整信号を出力するＰＬＬ回路を備え、
    前記ＤＬＬ回路は、
    基準信号の入力を受け付けると、前記遅延器各々によって当該基準信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力する遅延ラインと、
    前記遅延ラインの複数の遅延器すべてによって遅延された遅延信号と、前記ＰＬＬ回路によって出力された調整信号との位相差を比較する位相比較器と、
    前記位相比較器によって比較される遅延信号を前記ＰＬＬ回路から出力される前記調整信号に同期させる値であって、当該位相比較器によって出力された位相差から生成された制御電圧値を、前記遅延ラインの複数の遅延器各々に入力する遅延器制御回路と、
    を備えたことを特徴とする位相制御装置。
14. 前記ＰＬＬ回路は、基準信号を入力とし、当該ＰＬＬ回路内部の位相比較器によって出力された位相差から生成された電圧値とバイアス制御部によって制御された基準電圧値とを制御電圧とすることで、当該基準電圧値によって特定される位相差で当該基準信号を調整した調整信号を電圧制御発振器から出力することを特徴とする請求項１３に記載の位相制御装置。
15. 前記バイアス制御部は、前記位相制御装置を利用する利用者によって指定される制御信号によって特定される電圧値を、前記基準電圧値とすることを特徴とする請求項１４に記載の位相制御装置。
16. 前記位相比較器は、最終段の遅延器から出力される遅延信号に対して、所定の負荷を与えるものであって、
    前記遅延ラインは、遅延器の内、前記位相比較器によって比較される遅延信号を当該位相比較器に供給する遅延器以外の遅延器各々から出力される遅延信号各々に対して、前記位相比較器によって前記遅延信号に与えられる所定の負荷と同様の負荷を与える素子各々を有することを特徴とする請求項１３〜１５のいずれか１つに記載の位相制御装置。
17. 前記位相比較器は、出力電圧と位相差との関係が鋸波状となることを特徴とする請求項１６に記載の位相制御装置。
18. 基準信号の位相に対して遅延器各々によって遅延量を加えるＤＬＬ回路を備えた位相制御装置が搭載されたプリント板であって、
    前記遅延器によって加えられる遅延量の内所定の最小量よりも微細に基準信号の位相を調整した調整信号を出力するＰＬＬ回路を備え、
    前記ＤＬＬ回路は、
    基準信号の入力を受け付けると、前記遅延器各々によって当該基準信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力する遅延ラインと、
    前記遅延ラインの複数の遅延器すべてによって遅延された遅延信号と、前記ＰＬＬ回路によって出力された調整信号との位相差を比較する位相比較器と、
    前記位相比較器によって比較される遅延信号を前記ＰＬＬ回路から出力される前記調整信号に同期させる値であって、当該位相比較器によって出力された位相差から生成された制御電圧値を、前記遅延ラインの複数の遅延器各々に入力する遅延器制御回路と、
    を備えたことを特徴とする位相制御装置が搭載されたプリント板。
19. 基準信号の位相に対して遅延器各々によって遅延量を加えるＤＬＬ回路を用いる制御方法であって、
    前記遅延器によって加えられる遅延量の内所定の最小量よりも微細に基準信号の位相を調整した調整信号を出力する調整工程を含み、
    前記ＤＬＬ回路は、
    基準信号の入力を受け付けると、前記遅延器各々によって当該基準信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力する遅延工程と、
    前記遅延工程の複数の遅延器すべてによって遅延された遅延信号と、前記調整工程によって出力された調整信号との位相差を比較する位相比較工程と、
    前記位相比較工程によって比較される遅延信号を前記調整工程から出力される前記調整信号に同期させる値であって、当該位相比較工程によって出力された位相差から生成された制御電圧値を、前記遅延工程の複数の遅延器各々に入力する遅延器制御工程と、
    を含んだことを特徴とする制御方法。

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