JPWO2009101904A1 - 半導体装置及びその製造方法 - Google Patents

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連也 川野
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Abstract

狭ピッチでの接続が可能で、高歩留まりで信頼性に優れた半導体装置及びその製造方法を提供する。複数の外部端子を有する半導体チップ上に絶縁層が形成されるとともに、絶縁層上に複数の配線が形成され、絶縁層に形成された複数のビアを通じて対応する外部端子と配線が電気的に接続された半導体装置であって、ビア内においてビア底面およびビア側壁の全面を覆うように形成されるとともに、配線と一体的に形成されるビア導電部を備え、前記配線は、ビア上においてビア上部径よりも小さく構成される。（図１）

Description

［関連出願の記載］
本発明は、日本国特許出願：特願２００８−０３３３０５号（２００８年２月１４日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、半導体チップを配線基板に埋め込んだ半導体装置及びその製造方法に関し、特に、狭ピッチでの接続に適した半導体装置及びその製造方法に関する。
近年、個片化されたＬＳＩチップ等の半導体チップを配線基板に埋め込んだ「チップ内蔵基板」と呼ばれる半導体装置や、半導体チップ上に直接（バンプを介さずに直接）絶縁樹脂層および配線層を形成した半導体装置が注目されている。チップ内蔵基板は、例えば、半導体チップを絶縁層に埋め込んだ後、絶縁層にビアを形成し、絶縁層上に、ビアを通じて半導体チップの外部端子と電気的に接続される配線をめっき等により形成する。ビア形成後に配線を形成する方法では、配線の形成時に用いられるレジストマスクのずれ等の問題を解決するため、配線１０６の先端部にはビア１０５ａ全体を覆うようにビア上部の径より大きなランド１０６ａを形成するのが一般的である（図１２参照）。
一方、近年、半導体チップは益々高性能化してきており、半導体チップの外部端子数は増加する傾向にあり、外部端子のピッチは益々狭くなってきている。チップ内蔵基板についても、このような狭ピッチの半導体チップの内蔵や搭載が求められている。しかし、ビア１０５ａの間隔はランド１０６ａの直径に十分な絶縁性が確保できるランド間距離を加えたものよりも大きくする必要があるため、ランドサイズが大きい場合には外部端子１０４のピッチが狭い半導体チップを内蔵等することが難しいという問題がある（図１３参照）。このようなランドに伴う問題を解決する方法として、図１４に示すようなランドレスの配線２０６のみによってビア底の外部端子２０４と接続する接続構造がある。この構造においては、配線２０６にランドがないため、ビア２０５ａの径のみに制限された狭いピッチでの接続が可能である。
また、ランド不要な別の構造として、特許文献１では、金属粉末を充填してなるバイアホール導体３０４と、バイアホール導体３０４と接続する金属箔からなる導体配線層３０３が形成されてなり、導体配線層３０３がバイアホール導体３０４のホール径よりも狭い線幅をもってバイアホール導体３０４中に埋設する多層配線基板３０１が開示されている（図１５参照）。
特開平１１−１０３１６５号公報（図１）
なお、上記特許文献１の全開示内容はその引用をもって本書に繰込み記載する。以下の分析は、本発明によって与えられたものである。
しかしながら、上記従来技術においては、以下のような課題がある。
図１４に示すようなランドレスの配線２０６のみの接続構造では、配線２０６と半導体チップ２０１の外部端子２０４との接続面積が小さくなるため、接続不良が発生する確率が大きくなり、歩留まりが低下するという問題がある。また、接続面積が小さいため、配線２０６と半導体チップ２０１の外部端子２０４との位置ずれに対する許容度も小さくなるという問題もある。また、初期において配線２０６と半導体チップ２０１の外部端子２０４とが接続している場合であっても、その後の半導体チップ２０１の駆動に伴う温度の変動や熱サイクル試験等により発生する応力等により配線２０６と半導体チップ２０１の外部端子２０４との界面において剥がれ（断線）が生じる可能性が高くなり、十分な接続信頼性が得られないことになる。このような界面における剥がれは、半導体装置（例えば、ＬＳＩパッケージ）を他の装置（例えば、マザーボード）の一部として接続した場合、発生する応力が大きくなるため、顕著になる。
さらに、図１４のようにビア底でのみ配線２０６と半導体チップ２０１の外部端子２０４とが接続する構造の場合、半導体チップ２０１の外部端子２０４の一部が露出し、ビア底部の半導体素子を有するＬＳＩ層２０３が十分に保護されないという問題がある。半導体チップ２０１内のＬＳＩ層２０３は銅原子等の金属不純物やナトリウムイオン等のイオン性不純物に対する耐性が小さいため、半導体チップ２０１の外部端子２０４が露出している場合にはこれらの異物がＬＳＩ層２０３の内部に侵入することが容易になり、ＬＳＩ層２０３がダメージを受けることになる。これは、最終製品において半導体チップ２０１の外部端子２０４が露出している場合はもちろんのこと、最終製品においては露出していないが途中の工程で露出している場合においても、不純物が触れることにより最終製品の信頼性が問題となる。
さらに、チップ内蔵基板においては、クリーン度が高くない安価なプリント配線基板を用いて製造される場合が多いため、この場合はさらに不純物の浸入の確率が高くなり、図１４のように半導体チップ２０１の外部端子２０４が露出している構成ではＬＳＩ層２０３の内部に不純物が浸入する問題がさらに大きくなる。このようなＬＳＩ層２０３に影響を与える可能性のある不純物として、例えば、配線シード層エッチングのためのエッチング液や、絶縁樹脂層の表面を粗化するデスミア液等の薬液が挙げられる。なお、図１４の構成において配線幅等がやや太く半導体チップ２０１の外部端子２０４が完全には露出していない場合であっても、図１２のようにビア全体がランド１０６ａで覆われている場合と比べ、絶縁層２０５と配線２０６の界面を通ってＬＳＩ層２０３に影響を与える不純物が浸入する確率が高くなり、歩留まり低下等の問題が生じる。
一方、特許文献１の構成（図１５参照）では、金属粉体を充填してなるバイアホール導体３０４上に後から導体配線層３０３を形成する工程であるため、バイアホール導体３０４と導体配線層３０３の接続強度が不十分であり、バイアホール導体３０４と導体配線層３０３の界面で剥がれ等の不良が発生し易いという問題がある。特に、温度サイクル試験等での熱応力や、外部との接続により応力が発生する場合においては、バイアホール導体３０４と導体配線層３０３の界面の接着力不足が問題となる。また、この構造においては、バイアホール導体３０４において金属粉体を使用しているためにバイアホール導体３０４自体、及びバイアホール導体３０４と導体配線層３０３との界面の低抵抗化が困難であり、高抵抗化のために高周波数駆動の半導体チップを埋め込んだ場合に駆動不良となるという問題がある。さらに、金属粉体を含むバイアホール導体３０４をプレス等の強い力で上から押さえて絶縁層３０２を形成するため、半導体チップがｌｏｗ−ｋ材料等の脆弱な材料を使用している場合には、埋め込み工程やその後の信頼性試験等で発生する応力等により不良が発生する確率が高くなるという問題がある。
本発明の主な課題は、狭ピッチでの接続が可能で、高歩留まりで信頼性に優れた半導体装置及びその製造方法を提供することである。
本発明の第１の視点においては、複数の外部端子を有する半導体チップ上に絶縁層が形成されるとともに、前記絶縁層上に複数の配線が形成され、前記絶縁層に形成された複数のビアを通じて対応する前記外部端子と前記配線が電気的に接続された半導体装置であって、前記ビア内においてビア底面およびビア側壁の全面を覆うように形成されるとともに、前記配線と一体的に形成されるビア導電部を備え、前記配線は、前記ビア上においてビア上部径よりも小さく構成されていることを特徴とする。
本発明の第２の視点においては、半導体装置の製造方法において、複数の外部端子を有する半導体チップ上に絶縁層を形成する工程と、前記絶縁層に、前記外部端子に通ずる複数のビアを形成する工程と、前記絶縁層上に、配線用の開口部を有するとともに、前記ビア上の前記配線用の開口部の幅がビア上部径より小さくなるように構成されたレジスト層を形成する工程と、前記レジスト層をマスクとして、前記絶縁層上にビア底面およびビア側壁を覆うビアと、配線とを一体的に形成する工程と、を含むことを特徴とする。
本発明によれば、半導体チップとの接続ピッチを狭くすることができ、狭ピッチの外部端子を有する半導体チップを用いることができると共に、高歩留まりで信頼性に優れた半導体装置が得られるという効果がある。また、このような構造とすることで、ビア等に掛かる応力がさらに緩和され信頼性に優れた半導体装置が得られる。
本発明の実施例１に係る半導体装置の構成を模式的に示した断面図、及び配線の上面図である。 本発明の実施例１に係る半導体装置の配線パターンの一例を模式的に示した平面図である。 本発明の実施例１に係る半導体装置の配線パターンの変形例を模式的に示した平面図である。 本発明の実施例１に係る半導体装置の変形例の構成を模式的に示した断面図、及び配線の上面図である。 本発明の実施例１に係る半導体装置の変形例の構成を模式的に示した断面図である。 本発明の実施例１に係る半導体装置の製造方法を示した第１の工程断面図である。 本発明の実施例１に係る半導体装置の製造方法を示した第２の工程断面図である。 本発明の実施例２に係る半導体装置の配線とビアの関係を示す上面図である。 本発明の実施例３に係る半導体装置の配線とビアの関係を示す上面図である。 本発明の実施例４に係る半導体装置の配線とビアの関係を示す上面図である。 本発明の実施例５に係る半導体装置の配線とビアの関係を示す上面図である。 従来例１に係る半導体装置の構成を模式的に示した断面図、及び配線の上面図である。 従来例１に係る半導体装置における配線、ランド、及びビアの配置を模式的に示した上面図である。 従来例２に係る半導体装置の構成を模式的に示した断面図、及び配線の上面図である。 従来例３に係る多層配線基板半導体装置の構成を模式的に示した断面図である。
符号の説明
１、１０１、２０１ 半導体チップ
２、１０２、２０２ 半導体層
３、１０３、２０３ ＬＳＩ層
４、１０４、２０４ 外部端子
５、１０５、２０５ 絶縁層
５ａ、１０５ａ、２０５ａ ビア
６、１０６、２０６ 配線
６ａ ビア導電部
６ｂ 凸部
８ 支持板
９ レジスト層
１０６ａ ランド
３０１ 多層配線基板
３０２ 絶縁層
３０３ 導体配線層
３０４ バイアホール導体
本発明の実施形態に係る半導体装置では、複数の外部端子（図１の４）を有する半導体チップ（図１の１）上に絶縁層（図１の５）が形成されるとともに、前記絶縁層（図１の５）上に複数の配線（図１の６）が形成され、前記絶縁層（図１の５）に形成された複数のビア（図１の５ａ）を通じて対応する前記外部端子（図１の４）と前記配線（図１の６）が電気的に接続された半導体装置であって、前記ビア（図１の５ａ）内においてビア底面およびビア側壁の全面を覆うように形成されるとともに、前記配線（図１の６）と一体的に形成されるビア導電部（図１の６ａ）を備え、前記配線（図１の６）は、前記ビア上においてビア上部径よりも小さく構成される。
さらに、以下の形態も可能である。
前記絶縁層上の前記ビアの周縁部にランドを有さないことが好ましい。
前記ビア導電部は、前記ビア内に完全に埋め込まれていることが好ましい。
前記配線は、前記ビア上の形状が円形または楕円形であり、その直径または長径がビア上部径よりも小さいことが好ましい。
前記円形の直径または前記楕円形の長径が、前記ビア上部径の１／３以上２／３以下であることが好ましい。
前記配線の前記ビア上の先端部は、前記ビアの中央まで延在していないことが好ましい。
前記ビア導電部上において前記配線の前記ビア上の先端部と分離して前記ビア導電部と一体となった１又は複数の凸部を有することが好ましい。
前記ビアの平面形状は、楕円状又は長円状もしくは複数の円が繋がった形状になっていることが好ましい。
本発明の実施形態に係る半導体装置の製造方法では、複数の外部端子（図６（Ｂ）の４）を有する半導体チップ（図６（Ｂ）の１）上に絶縁層（図６（Ｂ）の５）を形成する工程と、前記絶縁層（図６（Ｃ）の５）に、前記外部端子（図６（Ｃ）の４）に通ずる複数のビア（図６（Ｃ）の５ａ）を形成する工程と、前記絶縁層（図７（Ａ）の６）上に、配線用の開口部を有するとともに、前記ビア（図７（Ａ）の５ａ）上の前記配線用の開口部の幅がビア上部径より小さくなるように構成されたレジスト層（図７（Ａ）の９）を形成する工程と、前記レジスト層（図７（Ｂ）の９）をマスクとして、前記絶縁層（図７（Ｂ）の５）上にビア底面およびビア側壁を覆うビア導電部（図７（Ｂ）の６ａ）と、配線（図７（Ｂ）の６）とを一体的に形成する工程と、を含む。
さらに、以下の形態も可能である。
前記レジスト層を形成する工程において、フィルム状のレジストを用いて前記レジスト層を形成することが好ましい。
前記レジスト層の前記ビア上の前記配線用の開口部は、円形または楕円形であり、かつ、その直径または長径がビア上部径よりも小さくなるように形成されることが好ましい。
前記レジスト層を形成する工程において、前記レジスト層の前記ビア上の前記配線用の開口部は、前記円形の直径または前記楕円形の長径が、前記ビア上部径の１／３以上２／３以下となるように形成されることが好ましい。
前記レジスト層を形成する工程において、前記レジスト層の前記ビア上の前記配線用の開口部は、前記ビアの中央まで延在しないように形成されることが好ましい。
前記レジスト層を形成する工程において、前記レジスト層の前記ビア上の前記配線用の開口部は、前記レジスト層の前記絶縁層上の前記配線用の開口部と繋がる開口部と分離するように形成されることが好ましい。
前記レジスト層を形成する工程において、前記レジスト層の前記ビア上の前記配線用の開口部は、複数の領域となるように形成されることが好ましい。
前記ビアを形成する工程において、前記ビアの平面形状が楕円状、又は長円状、若しくは複数の円が繋がった形状に形成されることが好ましい。
本発明の実施例１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置の構成を模式的に示した断面図、及び配線の上面図である。図２は、本発明の実施例１に係る半導体装置の配線パターンの一例を模式的に示した平面図である。なお、半導体チップ１上にはビア５ａが相当の数あるが、図１では１個のみ示している。
実施例１に係る半導体装置は、外部端子４を有する半導体チップ１上に絶縁層５が形成され、絶縁層５上に配線６が形成されている。半導体装置は、絶縁層５に複数個のビア５ａが形成され、ビア５ａ内に半導体チップ１の外部端子４と配線６を電気的に接続する導電性材料よりなるビア導電部６ａが充填されており、ビア導電部６ａがビア底面全面およびビア側壁のほぼ全面を覆うように形成されている。半導体装置は、配線６の幅がビア上部径よりも小さく、かつ、ビア導電部６ａと一体的に形成されている。
ここで、ビア上部径とはビア５ａの上部の直径をいい、レーザや露光・現像等形成した場合はビア底部より大きいのが一般的であるがこれに限定されるわけではない。一体的に形成とは、めっき等により一工程で形成されることにより、配線６とビア導電部６ａの間に界面がないことをいう。
半導体チップ１は、半導体層２上にＬＳＩ等の半導体素子（ＬＳＩ層３）が形成され、ＬＳＩ層３上の所定の位置に外部端子４が形成されている。半導体チップ１は、半導体ウエハ上でＬＳＩ層３が一括で形成されたものをダイシング等により個片化したものである。なお、外部端子４もダイシング等をする前に形成するのが一般的であるが、ダイシング後に形成することもできる。外部端子４は、チップ表面近傍に作り込まれたＬＳＩ層３と外部を電気的に接続するための端子であり、半導体パッド等とも呼ばれる。外部端子４は、電源、グランド、信号等のいずれかに接続されている。外部端子４は、例えば、Ａｌを主成分とする材料、Ｃｕを主成分とする材料等を用いることができるが、これらに限定されるものではない。
絶縁層５には、例えば、非感光性樹脂、感光性樹脂のいずれでも使用することができ、セラミックス材料の使用も可能である。絶縁層５に使用するシート状の樹脂材料の多くは非感光性樹脂であり、非感光性樹脂はプリント配線板等で使用されるシート状絶縁材料として汎用的に使用されているため生産量も多くコストダウンが図れる。また、非感光性樹脂、感光性樹脂はシリカフィラー等の無機フィラーや有機フィラーを含んでいてもよい。
ビア５ａは、絶縁層５が非感光性樹脂の場合はレーザ光照射により形成することができる。また、ビア５ａは、ドリルにより形成することも可能である。特に、絶縁層５が非感光性樹脂の場合は、ビア５ａの形成にレーザが用いられることが一般的である。ビア形成に使用するレーザとしては、Ｎｄ-ＹＡＧレーザ、ＣＯ２レーザの他、エキシマレーザ等も使用することができる。半導体チップ１上に形成するビア５ａは、プリント配線板で使用されるビアと比較して小さいため、数十ミクロン以下のビアが形成できるＮｄ-ＹＡＧレーザ（三次高調波）やエキシマレーザが特に望ましい。絶縁層５が感光性樹脂の場合は、露光・現像工程によりビア５ａを形成することができる。露光・現像工程による場合も微細なビア５ａを形成することができる。
配線６（ビア導電層６ａを含む）には、銅めっき等のめっき材料を挙げることができる。配線６は、単層であっても、複数層であってもよい。また、最上層に配線の少なくとも一部を覆うように樹脂層が形成されていてもよい。
実施例１に係る半導体装置によれば、ビア５ａ内の導電性材料がビア底面およびビア側壁の全面を覆うように形成されているため、従来例２（図１４参照）のように細い配線の場合とは異なり、ビア底で半導体チップ１の外部端子４等が露出する構造となっていないため、その後の工程において半導体チップ１の外部端子４等に薬液等が触れることがないため、信頼性に優れた半導体装置が得られる。また、ビア５ａの底面、側壁面のほぼ全面がめっき等の導電性材料で覆われているため、外部から湿気等の浸入を防ぐことができ、信頼性の優れた半導体装置が得られる。
また、実施例１に係る半導体装置では、ビア上の配線６がビア５ａ上部の径よりも小さくなっており、従来例１（図１３参照）のようにランド構造がないためビアピッチを決めるのはビアの径である。従って、ビア径と最低ビア間隔の限界までビアピッチを小さくすることができ、狭ピッチのビアの接続が可能となる（図２参照）。このことは、半導体装置において外部端子４のピッチの小さい半導体チップ１を内蔵することができることを意味する。つまり、端子数の多い半導体チップにおいては一般的にピッチ間隔が小さくなるから、このことは従来において内蔵等が困難であった多ピン型の半導体チップでも問題なく内蔵できることを意味する。
また、実施例１に係る半導体装置は、ビア５ａに対して配線６が細く、なおかつビア導電部６ａが充填またはそれに近い構造となっているため、図３のように配線６がビア５ａの位置に対してずれて形成された場合でも、問題なく半導体チップ１の外部端子４と電気的に接続するとともに、隣り合うビア５ａとの間で短絡を生じることがないという利点がある。
また、実施例１に係る半導体装置では、配線６とビア導電部６ａが一体的に形成されているため、配線６とビア導電部６ａの間には、界面が存在せず、接続強度は強く、この部分での接続強度が問題となることはない。なお、はじめにビア導電部６ａを形成し、その後、配線６を作成する場合（比較例）には、ビア導電部６ａと配線６の間に界面が形成されるため、剥がれ等が生じる等信頼性が低くなる。
また、実施例１に係る半導体装置では、ビア側壁とビア底面の全面がビア導電部６ａで覆われているため、配線６上の応力等がビア底部に届きにくく、この点からも半導体チップ１の外部端子４の界面での剥がれが生じにくいという効果がある。
なお、実施例１に係る半導体装置は、図１のようにビア５ａ内にビア導電部６ａで完全に充填されていてもよいが、ビア底面全面およびビア側壁のほぼ全面が覆われていれば、図４のようにビア導電部６ａがビア５ａ内に完全に充填されていなくてもいい。
また、図１では単層配線構造のみを示しているが、図５のように配線６上にさらに複数の配線６、絶縁層５があってもよく、これらの配線６間がビア接続されていてもよい。この場合、ビア全面が導電性材料で全面が充填されていれば、ビアを重ねたスタックドビアを形成することができるため、狭ピッチで信頼性の高いスタックドビアを有する半導体装置が得られる。
次に、本発明の実施例１に係る半導体装置の製造方法について図面を用いて説明する。図６、図７は、本発明の実施例１に係る半導体装置の製造方法を示した工程断面図である。
まず、外部端子４（実際は多数個存在するが図では１個のみ示してある）を有する半導体チップ１を、例えば、支持板８に搭載する（ステップＡ１；図６（Ａ）参照）。
次に、半導体チップ１を含む支持板８上に樹脂等の絶縁層５を形成することにより、絶縁層５中に半導体チップ１を埋め込む（ステップＡ２；図６（Ｂ）参照）。
ここで、半導体チップ１上に非感光性樹脂からなる絶縁層５を形成する場合、必ずしも半導体チップ１の活性面（ＬＳＩ層３）を上にしてその上に絶縁層５を形成するのみでなく、予め準備しておいた絶縁層５に半導体チップ１の活性面を下向きにして搭載する方法も含まれる。この場合、支持板８は必要とされない。
次に、絶縁層５に、レーザ等によって、半導体チップ１の外部端子４に通ずるビア５ａを形成する（ステップＡ３；図６（Ｃ）参照）。
次に、絶縁層５上に配線形成およびビア内導電性材料形成のためのレジスト層９を形成する（ステップＡ４；図６（Ｄ）参照）。ここで、レジスト層９はめっきレジストである。また、レジスト層９の形成時にビア５ａの内部がレジストにより埋められないことが重要である。空洞となったビア５ａの内部にビア底面およびビア側壁とを覆うように導電層を形成するためである。また、図７（Ｂ）のめっき工程においてシード層（図示せず）が必要である場合は、レジスト層９の形成前にシード層を形成する。シード層はスパッタ等で形成してもいいし、無電解めっき等で形成してもよい。
また、レジスト層９には、フィルム状のレジストを用いることもできる。なお、レジストには、ワニス状のレジストとフィルム状のレジストがある。フィルム状のレジストとは、あらかじめフィルム形状に加工されたレジストであり、ラミネータ等で絶縁層５上に貼り付けられる。フィルム状のレジストには、例えば、ドライフィルムレジストと呼ばれるものがある。フィルム状のレジストにおいては、フィルム状のレジストのラミネート条件等を適切に制御することにより、ビア５ａ内にレジストが充填されないようにすることができ、ビア５ａ内が空洞のままめっき工程にすすむことになり、めっき工程において空洞部がめっきで充填される。一方、ワニス状のレジストを使用すると絶縁層上にワニスを形成したときにワニスが垂れビア内部を埋めてしまうため、原則として実施例１に係る半導体装置の製造方法には使用できない。但し、ワニス状のレジストを用いた場合でも、レジストの粘度を高くする等ビアに気泡が残り、ビアが埋まらない条件下でレジスト層を形成するような場合には、実施例１に係る半導体装置の製造方法において用いることができる。
次に、レジスト層９のパターニングを行う（ステップＡ５；図７（Ａ）参照）。この際、配線（図７（Ｂ）の６）の形状、ビア５ａの位置に合わせてレジスト層９の開口部の形成を行うが、ビア５ａ上の配線（図７（Ｂ）の６）に係る開口部の幅がビア上部径より小さくなるように行う。レジスト層９形成時にビア５ａ内が埋まらないようにすることによりレジスト層９の開口部を形成したときにビア５ａ内に空間が形成される。
ここで、開口部とは、レジスト層９の空いている部分をいい、レジスト層９を露光、現像することにより形成することができる。開口部は、配線形状のままのほか、配線部の先端が円形や楕円形になっている場合が挙げられる。
次に、めっき工程等により配線６とビア導電部６ａを一体的に形成する（ステップＡ６；図７（Ｂ）参照）。ここで、一体的に形成とは、めっき等により一工程で配線６とビア導電部６ａの導電層が形成されることをいい、これにより工程数の削減が図られる。また、一体的に形成することにより配線６とビア導電部６ａの間に界面が存在しないため、界面での剥離等が生じることがなく信頼性に優れる半導体装置が得られる。また、この際、ビア底面およびビア側壁がビア導電部６ａで覆われる。
その後、レジスト層（図７（Ｂ）の９）を除去する（ステップＡ７；図７（Ｃ）参照）。なお、図６（Ｄ）のレジスト層９の形成工程の前にシード層（図示せず）を形成している場合には、レジスト層（図７（Ｂ）の９）の剥離後にシード層の除去を行う。その後、支持板８を除去することで、図１と同様な半導体装置ができる。
次に、本発明の実施例１に係る半導体装置の具体例を用いて説明する。なお、本発明は以下の具体例に限定されるものではなく、本発明の技術的思想の範囲内で種々の変形、変更が可能である。
（具体例１）
支持板（図６（Ａ）の８）としてＦＲ４基板を用い、支持板（図６（Ａ）の８）上に外部端子（図６（Ａ）の４）を有する半導体チップ（図６（Ａ）の１）を搭載して固定した。半導体チップ１の外部端子４の数は約８００であった。半導体チップ（図６（Ｂ）の１）を搭載した支持板（図６（Ｂ）の８）上にＢステージの非感光性樹脂フィルムよりなる絶縁層（図６（Ｂ）の５）を貼り合わせ、熱硬化させた。絶縁層（図６（Ａ）の５）に埋もれた半導体チップ（図６（Ｃ）の１）の外部端子（図６（Ｃ）の４）の位置にビア（図６（Ｃ）の５ａ）が形成されるようＵＶ-ＹＡＧレーザを用いて６０μｍピッチでビア（図６（Ｃ）の５ａ）を開口した。デスミア処理後、ビア（図６（Ｃ）の５ａ）のサイズを計測すると上部５０μｍ、下部３０μｍであった。スパッタでＣｕシード層（図示せず）を形成した後、ドライフィルムよりなるレジスト層（図６（Ｄ）の９）をラミネータで貼り付けた。予め作製しておいた６０μｍピッチで幅２０μｍの配線パターン（先端部も２０μｍのまま）が形成されたマスク（図示せず）を用いて露光し、その後、現像し、銅めっきよりなる配線（図７（Ｂ）の６）及びビア導電層（図７（Ｂ）の６ａ）を形成し、その後、レジスト層（図７（Ｂ）の９）の除去を行った。作製した半導体装置を観察すると配線６の先端部がビア５ａのほぼ中央まで伸びており、半導体チップ１の外部端子４はビア導電部６ａの下に隠れて見えなかった。断面サンプルを作製して観察すると、ビア５ａ全体がビア導電部６ａで充填されているのが確認できた。また、電気試験より隣り合う配線間では短絡が起きていないことを確認した。
（具体例２）
具体例１と同様に、半導体チップ（図６（Ａ）の１）を支持板（図６（Ａ）の８）に搭載し、絶縁層（図６（Ｂ）の５）を形成し、ビア（図６（Ｃ）の５ａ）を形成し、ドライフィルムよりなるレジスト層（図６（Ｄ）の９）を貼り付けた。具体例１と同じマスク（図示せず）を用いて、今回は意図的に約１５μｍマスクをずらして露光し、現像し、配線（図７（Ｂ）の６）及びビア導電層（図７（Ｂ）の６ａ）を形成し、その後、レジスト層（図７（Ｂ）の９）の除去を行い、図３のようにずれた配線６を形成した。作製した半導体装置１を観察すると配線６がビア５ａの中央からかなりずれていたが、隣り合う配線６間での短絡はなかった。また断面サンプルを作製して観察するとビア５ａ全体がビア導電部６ａで充填されているのが確認できた。
（比較例１）
具体例１と同様に半導体チップを支持板に搭載し、絶縁層を形成し、ビアを形成し、ドライフィルムよりなるレジスト層を貼り付けた。露光マスクとして図１２のように配線（図１２の１０６）の先端に５０μｍのランド（図１２の１０６ａ）を形成するようにしたマスク（図示せず）を用いて露光し、現像し、配線（図１２の１０６）及びランド（図１２の１０６ａ）を形成し、その後、レジスト層の除去を行い、図１２のようにランド（図１２の１０６ａ）を有する配線（図１２の１０６）を形成した。作製した半導体装置を観察すると場所によりランド（図１２の１０６ａ）と隣の配線（図１２の１０６ａ）が短絡しているのが観察できた。
（比較例２）
めっきレジストとしてワニスのレジストを使用する以外は、具体例１と同様に半導体装置を作製した。作製した半導体装置を観察すると配線はビアのほぼ中央を通っていたが、半導体チップの外部端子が露出しているのが確認できた。
実施例１に係る半導体装置の製造方法によれば、ビアの上部径よりも開口部が小さいめっきレジスト層を形成しているため、ビアサイズで制限される最小限のピッチで接続することができ、図２のように狭ピッチなビア５ａに対する配線６の接続が可能となる。なお、従来の半導体装置の製造方法では、図１３のようにビア１０５ａの領域よりも広くなるようにめっきレジスト層に開口部を形成することになるため、この開口部がビアのピッチを制限し、狭ピッチなビアに対する配線の接続は困難である。
また、実施例１に係る半導体装置の製造方法では、ビア５ａ内全体にビア導電部６ａが充填されているため、レジスト層９の開口部の位置ずれが生じた場合でも、図３のように配線６とビア導電部６ａの接続が確保されるという利点がある。
また、実施例１に係る半導体装置の製造方法では、配線６とビア導電部６ａをめっき工程等により一体的に形成するので、配線とビア導電部を別に形成する方法と比較して、工程の簡略化ができると共に、配線とビア導電部の間に界面がなく、配線とビア導電部の間で剥離等が発生することがなく、配線とビア導電部との接続強度が強く、接続信頼性に優れた半導体装置が製造できる。
また、実施例１に係る半導体装置の製造方法では、ビア５ａの底面と側壁面の全体がビア導電部６ａで覆われる構造となるため、ビア底の半導体チップ１が露出せず、半導体チップ１の表面に薬液等が触れることがなく、信頼性に優れるという利点がある。
また、実施例１に係る半導体装置の製造方法では、図５のように絶縁層５と配線６を複数層形成する場合においてビア内にビア導電部６ａが完全に充填されている場合には狭ピッチで高信頼性のスタックドビアの形成が可能である。また、図４のようにビア内にビア導電部６ａが完全に充填されない場合においても、ビア底および側壁面の全面が覆われるため、半導体チップ１の外部端子４が露出することなく、また界面を通しての液の染み込みも抑えられる。
本発明の実施例２に係る半導体装置について図面を用いて説明する。図８は、本発明の実施例２に係る半導体装置の配線とビアの位置関係を模式的に示した平面図である。
実施例２に係る半導体装置は、ビア導電部６ａ上の配線６の先端形状が円形（図８（Ａ）参照）または楕円形（図８（Ｂ）参照）であり、その直径または長径がビア上部径よりも小さく構成したものである。また、配線６の先端形状の円形の直径または楕円形の長径が、ビア上部径の１/３以上２/３以下である。その他の構成は、実施例１（図１参照）と同様である。
実施例２に係る半導体装置の製造方法では、実施例１のステップＡ５（図７（Ａ）参照）において、レジスト層（図７（Ａ）の９に相当）の開口部のビア（図７（Ａ）の５ａに相当）上の形状を円形または楕円形にし、かつ、その直径または長径がビア上部径よりも小さくする。また、レジスト層（図７（Ａ）の９に相当）の開口部の円形の直径または楕円形の長径が、ビア上部径の１/３以上２/３以下とする。その他の工程は、実施例１（図６、図７参照）と同様である。
ここで、配線６の先端形状が円形または楕円形とは、配線６の先端部のビア導電部６ａ上の形状が円形または楕円形であることを意味する。
実施例２に係る半導体装置によれば、実施例１と同様な効果を奏するとともに、ビア上部径よりも配線６が小さいため、狭ピッチでの接続が可能となり、また、高歩留まりで接続面積が大きいため、信頼性に優れた半導体装置が得られる。さらに、先端部が矩形形状の配線よりも対称性がよくなり応力が均一に分散され信頼性がよくなる。
実施例２に係る半導体装置の製造方法によれば、実施例１と同様な効果を奏するとともに、レジスト層（図７（Ａ）の９に相当）の開口部の円形または楕円形の直径または長径をビア上部径よりも小さくすることにより、図２のようにビアサイズに制限されるところまで狭ピッチでの接続が可能になり、また、図３のように露光ずれが生じた場合でも隣接する配線やビアとの短絡が押さえられる。また、開口部を小さくすることによりビア内部が埋まらないという利点がある。また、レジスト層（図７（Ａ）の９に相当）の開口部の形状が円形または楕円形であることにより、開口部からビア側壁までの距離が短くなり、ビア側壁へのめっきの付周りがよくなる。さらに、開口部が楕円形の場合には開口部の面積を広くしつつ隣接する配線との接続を小さくすることができる。
本発明の実施例３に係る半導体装置について図面を用いて説明する。図９は、本発明の実施例３に係る半導体装置の配線とビアの位置関係を模式的に示した平面図である。
実施例３に係る半導体装置は、配線６がビア５ａの中央まで延在しないように構成したものである。その他の構成は、実施例１（図１参照）と同様である。
また、実施例３に係る半導体装置の製造方法では、実施例１のステップＡ５（図７（Ａ）参照）において、レジスト層（図７（Ａ）の９に相当）の開口部のビア（図７（Ａ）の５ａに相当）上の形状をビア５ａの中央まで延在しないようにしたものである。その他の工程は、実施例１（図６、図７参照）と同様である。
実施例３に係る半導体装置によれば、実施例１と同様な効果を奏するとともに、狭ピッチでの接続が可能となる。また、実施例３に係る半導体装置の製造方法によれば、実施例１と同様な効果を奏するとともに、ビア５ａがレジスト層（図７（Ａ）の９に相当）で埋まることを抑えられる。
本発明の実施例４に係る半導体装置について図面を用いて説明する。図１０は、本発明の実施例４に係る半導体装置の配線とビアの位置関係を模式的に示した平面図である。
実施例４に係る半導体装置では、ビア導電部６ａ上において配線６の先端部と分離してビア導電部６ａと一体となった１又は複数の凸部６ｂを形成したものである。配線６は、一部の凸部６ｂと繋がっていてもよい（図１０（Ｂ）参照）。その他の構成は、実施例１（図１参照）と同様である。
また、実施例４に係る半導体装置の製造方法では、実施例１のステップＡ５（図７（Ａ）参照）において、レジスト層（図７（Ａ）の９に相当）の開口部のビア（図７（Ａ）の５ａに相当）上の形状を、凸部６ｂ用のパターンを配線６用のパターンと分離した形状にしたものである。その他の工程は、実施例１（図６、図７参照）と同様である。
実施例４に係る半導体装置によれば、ビア等に掛かる応力が緩和され信頼性に優れた半導体装置が得られる。また、実施例４に係る半導体装置の製造方法によれば、レジスト層（図７（Ａ）の９に相当）の開口部のビア（図７（Ａ）の５ａに相当）上の形状を、凸部６ｂ用のパターンを配線６用のパターンと分離した形状にすることによって、レジスト層（図７（Ａ）の９に相当）が支え合うように働き、ビア５ａの内部にレジストが入ることが抑えられる。
本発明の実施例５に係る半導体装置について図面を用いて説明する。図１１は、本発明の実施例５に係る半導体装置の配線とビアの位置関係を模式的に示した平面図である。
実施例５に係る半導体装置では、ビア５ａの平面形状が楕円状（図１１（Ａ）参照）、又は、長円状、若しくは、複数の円が繋がった形状（図１１（Ｂ）参照）に構成したものである。また、ビア導電部６ａ上の配線６の先端形状を円形または楕円形にし、かつ、円形の直径または楕円形の長径と同等又はそれ以下にする。なお、配線６の先端形状の一部は、ビア導電部６ａの幅（短手方向の幅）の範囲内にある限り、ビア導電部６ａの領域をはみ出してもよい。さらに、実施例４（図１０参照）のようにビア導電部６ａ上において配線６の先端部と分離して複数の凸部（図４の６ｂ）を形成してもよい。その他の構成は、実施例１（図１参照）と同様である。
また、実施例５に係る半導体装置の製造方法では、実施例１のステップＡ３（図６（Ｃ）参照）において、ビア５ａの平面形状を楕円状（図１１（Ａ）参照）、又は、複数の円が繋がった形状（図１１（Ｂ）参照）に形成したものである。また、実施例１のステップＡ５（図７（Ａ）参照）において、レジスト層（図７（Ａ）の９に相当）の開口部のビア（図７（Ａ）の５ａに相当）上の形状を円形または楕円形にし、かつ、円形の直径または楕円形の短径と同等又はそれ以下にする。その他の工程は、実施例１（図６、図７参照）と同様である。
実施例５に係る半導体装置によれば、配線方向への位置ずれに対する許容度が大きく、歩留まりに優れた半導体装置が得られる。また、配線６の先端部と分離して複数の凸部（図１０の６ｂ）を形成することによって、応力が適度に分散され信頼性に優れた半導体装置が得られる。ここで、配線６の先端部とは、配線のビア５ａ上に存在する部分をいう。この部分が小さいことによりビアサイズに制限されるところまで狭ピッチでの接続が可能になる。さらに、実施例５に係る半導体装置の製造方法によれば、ビア５ａが楕円、長円または複数の円からなっている場合には、配線方向のずれに対する許容度が大きくなるという利点がある。
本発明の活用例として、携帯電話、電気機器等に使用される多ピンの半導体チップを基板に内蔵した半導体装置が挙げられる。
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

Claims (16)

  1. 複数の外部端子を有する半導体チップ上に絶縁層が形成されるとともに、前記絶縁層上に複数の配線が形成され、前記絶縁層に形成された複数のビアを通じて対応する前記外部端子と前記配線が電気的に接続された半導体装置であって、
    前記ビア内においてビア底面およびビア側壁の全面を覆うように形成されるとともに、前記配線と一体的に形成されるビア導電部を備え、
    前記配線は、前記ビア上においてビア上部径よりも小さく構成されていることを特徴とする半導体装置。
  2. 前記絶縁層上の前記ビアの周縁部にランドを有さないことを特徴とする請求項１記載の半導体装置。
  3. 前記ビア導電部は、前記ビア内に完全に埋め込まれていることを特徴とする請求項１又は２記載の半導体装置。
  4. 前記配線は、前記ビア上の形状が円形または楕円形であり、その直径または長径がビア上部径よりも小さいことを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
  5. 前記円形の直径または前記楕円形の長径が、前記ビア上部径の１／３以上２／３以下であることを特徴とする請求項４記載の半導体装置。
  6. 前記配線の前記ビア上の先端部は、前記ビアの中央まで延在していないことを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
  7. 前記ビア導電部上において前記配線の前記ビア上の先端部と分離して前記ビア導電部と一体となった１又は複数の凸部を有することを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
  8. 前記ビアの平面形状は、楕円状又は長円状もしくは複数の円が繋がった形状になっていることを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
  9. 複数の外部端子を有する半導体チップ上に絶縁層を形成する工程と、
    前記絶縁層に、前記外部端子に通ずる複数のビアを形成する工程と、
    前記絶縁層上に、配線用の開口部を有するとともに、前記ビア上の前記配線用の開口部の幅がビア上部径より小さくなるように構成されたレジスト層を形成する工程と、
    前記レジスト層をマスクとして、前記絶縁層上にビア底面およびビア側壁を覆うビア導電部と、配線とを一体的に形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  10. 前記レジスト層を形成する工程において、フィルム状のレジストを用いて前記レジスト層を形成することを特徴とする請求項９記載の半導体装置の製造方法。
  11. 前記レジスト層の前記ビア上の前記配線用の開口部は、円形または楕円形であり、かつ、その直径または長径がビア上部径よりも小さくなるように形成されることを特徴とする請求項９又は１０記載の半導体装置の製造方法。
  12. 前記レジスト層を形成する工程において、前記レジスト層の前記ビア上の前記配線用の開口部は、前記円形の直径または前記楕円形の長径が、前記ビア上部径の１／３以上２／３以下となるように形成されることを特徴とする請求項１１記載の半導体装置の製造方法。
  13. 前記レジスト層を形成する工程において、前記レジスト層の前記ビア上の前記配線用の開口部は、前記ビアの中央まで延在しないように形成されることを特徴とする請求項９乃至１２のいずれか一に記載の半導体装置の製造方法。
  14. 前記レジスト層を形成する工程において、前記レジスト層の前記ビア上の前記配線用の開口部は、前記レジスト層の前記絶縁層上の前記配線用の開口部と繋がる開口部と分離するように形成されることを特徴とする請求項９乃至１３のいずれか一に記載の半導体装置の製造方法。
  15. 前記レジスト層を形成する工程において、前記レジスト層の前記ビア上の前記配線用の開口部は、複数の領域となるように形成されることを特徴とする請求項９乃至１４のいずれか一に記載の半導体装置の製造方法。
  16. 前記ビアを形成する工程において、前記ビアの平面形状が楕円状、又は長円状、若しくは複数の円が繋がった形状に形成されることを特徴とする請求項９乃至１５のいずれか一に記載の半導体装置の製造方法。
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