JPWO2008149584A1 - 電子部品装置およびその製造方法 - Google Patents

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Abstract

たとえばSnを主成分とする低融点金属を接合材として用いて、たとえばCuを主成分とする高融点金属からなる導体膜同士を接合するに当たって、接合のために要する時間の短縮化を図る。接合されるべき第1および第2の導体膜(13および14)を構成する高融点金属と同種のたとえばCu主成分とする高融点金属からなる高融点金属層(17)を厚み方向に挟むように、たとえばSnを主成分とする低融点金属からなる低融点金属層(16および18)を配置した状態で、加熱接合工程を実施する。高融点金属と低融点金属との金属間化合物を生成すべく、低融点金属層(16および18)の各々中に高融点金属を拡散させるべき距離を短くすることができるので、拡散に要する時間を短縮することができ、そのため、接合に要する時間を短縮することができる。

Description

この発明は、電子部品装置およびその製造方法に関するもので、特に、低融点金属を用いて高融点金属からなる導体膜同士を接合した構造を有する電子部品装置およびその製造方法に関するものである。
この発明にとって興味ある電子部品装置の製造方法として、図7に示した工程を備えるものがある。図7には、電子部品装置に備える第1の部材1と第2の部材2とを互いに接合する工程が示されていて、このような工程はたとえば特開2002−110726号公報(特許文献1)に記載されている。図7に示した第1の部材1は、特許文献1に記載の実施態様では、たとえば半導体チップであり、第2の部材2は、たとえば半導体チップを搭載するための基板である。
第1の部材1と第2の部材2とを互いに接合する前の段階では、図7(1)に示すように、第1の部材1上には第1の導体膜3が形成され、他方、第2の部材2上には、第2の導体膜4が形成されている。第1および第2の導体膜3および4は、たとえばCuのような高融点金属から構成される。第1の導体膜3上には、たとえばAuからなる酸化防止膜5が形成される。酸化防止膜5は、第1の導体膜3が上述したようにCuから構成される場合、Cuの酸化を防止するためのものである。他方、第2の導体膜4上には、上述の高融点金属より融点の低い低融点金属からなる低融点金属層6が形成される。低融点金属層6は接合材として機能するもので、たとえばSnから構成される。
第1の導体膜3と第2の導体膜4とを互いに接合した状態とするため、図7(1)に示すように、低融点金属層6を挟んで第1の導体膜3と第2の導体膜4とが互いに対向する状態に配置しながら、導体膜3および4を構成する高融点金属の融点と低融点金属層6を構成する低融点金属の融点との間の温度で加熱される。その結果、まず、酸化防止膜5を構成するAuが低融点金属層6中に溶解し、図7(2)に示した状態となる。
さらに加熱を続けると、第1および第2の導体膜3および4を構成する高融点金属が低融点金属層6へと拡散して、高融点金属と低融点金属との金属間化合物が生成し、図7(3)に示すように、第1および第2の導体膜3および4の各々と低融点金属層6との間に金属間化合物層7が形成される。そして、最終的に、図7(4)に示すように、低融点金属層6が消失し、金属間化合物層7を介して第1の導体膜3と第2の導体膜4とが互いに接合された接合部8が形成される。
低融点金属層6は、第1の導体膜3と第2の導体膜4との間隔のばらつきを吸収するという機能も有しており、そのため、低融点金属層6には所定以上の厚みを有していることが要求される。しかしながら、低融点金属層6の厚みを厚くすればするほど、低融点金属層6中に高融点金属を拡散させるのにより長い時間を要するため、生産性を低下させるという問題を招く。
他方、この問題を解決するため、低融点金属層6を薄く形成した場合、第1の導体膜3と第2の導体膜4との間隔のばらつきを吸収する能力が低減され、良好に接合されない部分が発生しやすくなるという別の問題を招く。
また、金属間化合物層7において形成される金属間化合物は、一般に、純金属に比べて硬くて脆いことが知られている。たとえばCuとSnとが化合して生成される金属間化合物としては、CuSnやCuSnなどがあるが、SnへのCuの拡散量が十分でないと、これらの中でも特に脆いCuSnが生成しやすく、第1の部材1と第2の部材2との間にたとえば熱膨張差に起因した応力が発生した場合、その歪みを吸収できず、CuSnが生成した部分でクラックが発生し、導通不良を招くことがある。
他方、第1の導体膜3と第2の導体膜4との接合に要する時間を短縮するため、特開2007−19360号公報(特許文献2)では、図8に示すような方法が提案されている。図8は図7(1)に対応する図である。図8において、図7に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
図8を参照して、第1の部材1上には、第1の導体膜3およびその上に第1の低融点金属層6aが形成される。他方、第2の部材2上には、第2の導体膜4およびその上に第2の低融点金属層6bが形成される。そして、たとえば第1の低融点金属層6a上に、高融点金属からなる金属粉末9が付与される。
第1の部材1と第2の部材2とを互いに接合するに当たって、金属粉末9を挟んで第1および第2の低融点金属層6aおよび6bを位置させ、これら低融点金属層6aおよび6bを挟んで第1の導体膜3と第2の導体膜4とを互いに対向させた状態としながら加熱すると、低融点金属層6aおよび6bの各々へは、第1および第2の導体膜3および4の各々からだけでなく、金属粉末9からも高融点金属の拡散が生じることによって、金属間化合物が生成されるので、低融点金属層6aおよび6bの全域に高融点金属を拡散させるのに要する時間を短縮することができる。
しかしながら、図8に示した方法では、金属粉末9の付与量にばらつきが生じた場合、第1および第2の低融点金属層6aおよび6b相互間の界面部分からの金属間化合物の成長を均一に進めることが困難になる。また、高融点金属としてCuが用いられ、低融点金属としてSnが用いられる場合、金属粉末9の付与量がCuSnの形成に十分でない場合、脆いCuSnが生成しやすくなり、前述した特許文献1に記載のものと同じ理由により、クラックが発生しやすく、導通不良を招くことがある。
特開2002−110726号公報 特開2007−19360号公報
そこで、この発明の目的は、上述した問題を解決し得る、電子部品装置の製造方法を提供しようとすることである。
この発明の他の目的は、上述の製造方法によって有利に製造することができる電子部品装置を提供しようとすることである。
この発明は、第1の高融点金属からなる第1の導体膜を形成した第1の部材と第2の高融点金属からなる第2の導体膜を形成した第2の部材とをそれぞれ用意する工程と、上記第1および第2の高融点金属より融点の低い低融点金属からなる低融点金属層を上記第1および第2の導体膜の少なくとも一方上に形成する、低融点金属層形成工程と、上記低融点金属層を挟んで第1の導体膜と第2の導体膜とを互いに対向させた状態としながら、第1および第2の高融点金属の融点と低融点金属の融点との間の温度で加熱して、第1および第2の高融点金属と低融点金属との金属間化合物を生成させることによって、第1の導体膜と第2の導体膜とが互いに接合された接合部を形成する、加熱接合工程とを備える、電子部品装置の製造方法にまず向けられるものであって、上述した技術的課題を解決するため、次のような構成を備えることを特徴としている。
まず、この発明に係る電子部品装置の製造方法は、上記低融点金属層に接するように、第1および第2の高融点金属のいずれかと同種の高融点金属からなる高融点金属層を形成する、高融点金属層形成工程をさらに備える。また、前述した低融点金属層形成工程では、前述した加熱接合工程において、高融点金属層を低融点金属層によって厚み方向に挟む状態となるように、低融点金属層が形成される。
前述した高融点金属層形成工程において形成される高融点金属層は、金属間化合物の生成のために消費される量より多い量を与え得る厚みを有していて、加熱接合工程は、接合部において高融点金属層の一部を残しながら金属間化合物を生成するように実施される。
上述した第1の高融点金属と第2の高融点金属とは互いに同種のものであることが好ましい。この場合、高融点金属がCuを主成分とするものであり、低融点金属がSnを主成分とするものであり、生成される金属間化合物がCuSnであるとき、この発明が特に有利に適用される。
上述の好ましい実施態様において、低融点金属層形成工程および高融点金属層形成工程を実施することによって、Cuを主成分とする第1の導体膜上に、Snを主成分とする低融点金属層が形成された状態が得られ、他方、Cuを主成分とする第2の導体膜上に、Snを主成分とする低融点金属層、その上にCuを主成分とする高融点金属層、およびその上にSnを主成分とする低融点金属層が順次形成された状態が得られるようにされることがより好ましい。
第1の部材は、電子回路形成部分およびこの電子回路形成部分を取り囲む第1の封止枠がその一方主面上に形成された主基板であり、第2の部材は、上記第1の封止枠に接合されるべき第2の封止枠がその一方主面上に形成された蓋基板であり、第1の封止枠が前述の第1の導体膜によって与えられ、第2の封止枠が前述の第2の導体膜によって与えられるとき、この発明に係る電子部品装置の製造方法は、上述の第1の封止枠と第2の封止枠とを互いに接合するために有利に適用される。
上述の場合、主基板の一方主面上であって、第1の封止枠に取り囲まれた位置に、第1の接続用電極が形成され、蓋基板の一方主面上であって、第2の封止枠に取り囲まれた位置に、第2の接続用電極が形成され、前述した加熱接合工程と同時に、第1の接続用電極と第2の接続用電極とを互いに電気的に接続する工程が実施されることが好ましい。
この発明に係る電子部品装置の製造方法において、複数の第1および第2の部材をそれぞれ与える第1および第2の集合基板が用意され、低融点金属層形成工程、高融点金属層形成工程および加熱接合工程が、第1および第2の集合基板の状態で実施されてもよい。この場合、加熱接合工程の後、複数の第1および第2の部材を取り出すために第1および第2の集合基板を分割する工程がさらに実施される。
この発明は、以上の製造方法によって有利に製造されることができる次のような構成を備える電子部品装置にも向けられる。
この発明に係る電子部品装置は、第1の高融点金属からなる第1の導体膜を形成した第1の部材と、第2の高融点金属からなる第2の導体膜を形成した第2の部材と、第1の導体膜と第2の導体膜とを互いに接合する接合部とを備えている。そして、接合部は、第1の高融点金属と第1および第2の高融点金属より融点の低い低融点金属との金属間化合物を含む第1の金属間化合物層と、第2の高融点金属と上記低融点金属との金属間化合物を含む第2の金属間化合物層と、第1および第2の金属間化合物層間に位置しかつ第1および第2の高融点金属のいずれか一方からなる高融点金属層とを備えることを特徴としている。
この発明に係る電子部品装置の製造方法によれば、第1の導体膜と第2の導体膜との間隔のばらつきを十分に吸収し得る厚みを低融点金属層に与えながらも、加熱接合工程において、高融点金属層を低融点金属層によって厚み方向に挟む状態、すなわち、接合材としての低融点金属層の厚み方向中間部に高融点金属層を位置させた状態となっているので、低融点金属層中に高融点金属を拡散させるべき距離を短くすることができ、応じて、拡散に要する時間を短縮することができ、その結果、加熱接合工程の能率化を図ることができる。
また、高融点金属層は、金属間化合物の生成のために消費される量より多い量を与え得る厚みを有しているので、低融点金属層中に高融点金属を十分に供給することができる。したがって、第1および第2の高融点金属がともにCuを主成分とするものであり、低融点金属がSnを主成分とするものである場合、金属間化合物としてのCuSnの生成に十分なCuを供給することができるため、金属間化合物の中でも特に脆いCuSnが生成されることを防止することができる。したがって、第1の部材と第2の部材との間にたとえば熱膨張差に起因した応力が発生した場合であっても、その歪みのためにクラックが発生し、その結果、導通不良等を招くことを抑制することができる。
また、特に、CuのSnへの拡散には長時間要するため、前述したような短時間化の効果は、高融点金属がCuを主成分とし、低融点金属がSnを主成分とするものであるとき顕著である。
高融点金属がCuを主成分とし、低融点金属がSnを主成分とする場合、Cuを主成分とする第1の導体膜上に、Snを主成分とする低融点金属層が形成された状態が得られ、他方、Cuを主成分とする第2の導体膜上に、Snを主成分とする低融点金属層、その上にCuを主成分とする高融点金属層、およびその上にSnを主成分とする低融点金属層が順次形成された状態とされると、第1の導体膜側および第2の導体膜側の各々において、酸化されやすいCuを主成分とする高融点金属層および第2の導体膜が、いずれも、酸化防止の機能をも有するSnを主成分とする低融点金属層で覆われた状態となる。したがって、たとえば酸化防止膜を特に設けることなく、Cuを主成分とする高融点金属層および第2の導体膜の酸化を有利に防止することができる。
第1の部材が、前述の第1の導体膜によって与えられる第1の封止枠を形成した主基板であり、第2の部材が、前述の第2の導体膜によって与えられる第2の封止枠を形成した蓋基板であるとき、主基板と蓋基板との間に封止された空間を形成した状態で、第1の封止枠と第2の封止枠とを互いに接合するため、この発明を有利に適用することができる。
上述の実施態様において、さらに、第1の封止枠に取り囲まれた位置に第1の接続用電極が形成され、第2の封止枠に取り囲まれた位置に第2の接続用電極が形成され、第1の封止枠と第2の封止枠とを互いに接合すると同時に、第1の接続用電極と第2の接続用電極とを互いに電気的に接続するようにすれば、電気的接続と封止とを同時に行なうことができ、電子部品装置の生産性を向上させることができる。
また、第1および第2の部材を、それぞれ、第1および第2の集合基板によって用意し、これら第1および第2の集合基板の状態で、低融点金属層形成工程、高融点金属層形成工程および加熱接合工程を実施するようにすれば、複数の電子部品装置の製造を一括して行なうことができるので、電子部品装置の生産性の向上を期待することができる。一般的に、集合基板は面積が広く、集合基板の反り等により、封止枠間距離の面内ばらつきが大きくなりやすいため、集合基板状態での一括封止は封止の不十分な箇所を発生させやすいが、この発明に係る電子部品装置の製造方法によれば、接合時間を短く保ったまま、封止枠間距離を大きくできるため、面内ばらつきがあったとしても、それを吸収して集合基板全面にわたり十分な封止を行なうことができる。
この発明に係る電子部品装置によれば、第1および第2の金属間化合物間に高融点金属層が存在している。高融点金属は金属間化合物より柔らかいため、第1の部材と第2の部材との間に熱膨張差に起因する応力が発生しても、高融点金属層がその応力を緩和するように働き、接合部が破壊に至ることを効果的に抑制することができる。
この発明の第1の実施形態による電子部品装置の製造方法に備える工程を順次示す断面図である。 この発明の第2の実施形態を説明するための図1(1)に相当する断面図である。 この発明の第3の実施形態を説明するための図1(1)に相当する断面図である。 この発明が適用され得る電子部品装置の第1の例を示すもので、(a)は電子部品装置31の断面図であり、(b)は(a)に示した蓋基板33の下方主面34を示す図であり、(c)は(a)に示した主基板32の上方主面35を示す図である。 この発明が適用され得る電子部品装置の第2の例を示す断面図である。 この発明が適用され得る電子部品装置の第3の例を示す断面図である。 この発明にとって興味ある電子部品装置の製造方法についての第1の従来例に備える工程を順次示す断面図である。 この発明にとって興味ある電子部品装置の製造方法についての第2の従来例を説明するための図7(1)に相当する断面図である。
符号の説明
11 第1の部材
12 第2の部材
13 第1の導体膜
14 第2の導体膜
16,18 低融点金属層
17 高融点金属層
19〜24 金属間化合物層
25,44,57,69 接合部
31,51,61 電子部品装置
32 主基板
33 蓋基板
36 電子回路形成部分
37 第1の封止枠
38 第1の接続用電極
39 第2の封止枠
40 第2の接続用電極
45,46 集合基板
図1は、この発明の第1の実施形態による電子部品装置の製造方法に備える工程を順次示す断面図である。図1には、特定の電子部品装置に備える第1の部材11と第2の部材12とを互いに接合する工程が示されている。これら第1および第2の部材11および12は、たとえば、シリコン、ガラスまたはセラミックなどから構成される。
図1(1)には、第1の部材11と第2の部材12とを互いに接合する前の状態が示されている。第1の部材11上には第1の導体膜13が形成され、他方、第2の部材12上には、第2の導体膜14が形成されている。第1および第2の導体膜13および14は、それぞれ、第1および第2の高融点金属から構成される。これら第1および第2の高融点金属は、工程の簡略化のためには、互いに同種のものであることが好ましく、たとえばCuを主成分としている。
一例として、Cuを主成分とする第1の導体膜13は4μm程度の厚みをもって形成されるが、第1の部材11に接する下地膜として、図示しないが、0.05μm程度の厚みをもってTiからなる膜が形成されていてもよい。また、一例として、Cuを主成分とする第2の導体膜14は4μm程度の厚みをもって形成されるが、第2の部材12に接する下地層として、図示しないが、0.05μm程度の厚みをもってTiからなる膜が形成されていてもよい。
第1の導体膜13上には、たとえばAuからなる酸化防止膜15が0.1μm程度の厚みをもって形成される。酸化防止膜15は、Cuを主成分とする第1の導体膜13の酸化を防止するためのものである。
他方、第2の導体膜14上には、上述のCuのような高融点金属より融点の低い低融点金属からなる第1の低融点金属層16が形成され、その上には上記高融点金属からなる高融点金属層17が形成され、さらにその上には上記低融点金属からなる第2の低融点金属層18が形成される。低融点金属層16および18は接合材として機能するもので、たとえばSnを主成分としている。高融点金属層17は、導体膜13および14と同様、たとえばCuを主成分としている。
一例として、Snを主成分とする第1の低融点金属層16の厚みは3μm程度とされ、Cuを主成分とする高融点金属層17の厚みは6μm程度とされ、Snを主成分とする第2の低融点金属層18の厚みは3μm程度とされる。なお、高融点金属層17の厚みは、後述する加熱接合工程において、金属間化合物の生成のために消費される量より多い量を与え得るように選ばれる。
上述した導体膜13および14、酸化防止膜15、低融点金属層16および18ならびに高融点金属層17の形成には、蒸着、スパッタリングまたはめっきなどの成膜方法が適用される。これらの成膜方法は、前述の特許文献1に記載の金属粉末を付与する方法に比べて、付与量すなわち膜厚の制御が容易であり、膜厚のばらつきが生じにくい。
次に、第1の部材11と第2の部材12とを、図1(1)に示すように互いに対向させた状態で互いに近接させて位置合わせした後、加圧される。この加圧において、たとえば5〜10MPaの圧力が付与される。加圧により、第1の部材11側の酸化防止膜15と第2の部材12側の第2の低融点金属層18とが互いに接触するが、通常、厚み方向のばらつきが存在するため、これらは一部でしか接触しないことが多い。
上述の加圧状態を維持したまま、高融点金属としてのCuの融点と低融点金属としてのSnの融点との間の温度で加熱する加熱接合工程が実施される。この加熱接合工程において、好ましくは、窒素雰囲気または真空などの不活性雰囲気が適用され、昇温速度はたとえば10℃/分とされる。Snの融点は232℃であるので、これ以上の温度になったとき、低融点金属層16および18を構成するSnが溶融する。このとき、前述したように加圧されているので、低融点金属層16および18は容易に変形しつつ、厚み方向のばらつきを吸収し、酸化防止膜15はその全面にわたって第2の低融点金属層18と接触する。
たとえば260℃に到達した時点で昇温を停止し、その温度が保持される。この加熱保持により、酸化防止膜15を構成するAuは第2の低融点金属層18を構成する溶融したSn中に溶解して消失し、図1(2)に示すように、第1の部材11側の第1の導体膜13が第2の部材12側の第2の低融点金属層18と接触する。
さらに加熱を続けると、高融点金属としてのCuが低融点金属としての溶融したSn中に拡散し、CuとSnとの金属間化合物を生成するといった現象が、第1の導体膜13と第2の低融点金属層18との間、第2の低融点金属層18と高融点金属層17との間、高融点金属層17と第1の低融点金属層16との間、ならびに第1の低融点金属層16と第2の導体膜14との間で生じる。そのため、図1(3)に示すように、金属間化合物層19、20、21および22が、上述した第1の導体膜13と第2の低融点金属層18との間、第2の低融点金属層18と高融点金属層17との間、高融点金属層17と第1の低融点金属層16との間、ならびに第1の低融点金属層16と第2の導体膜14との間にそれぞれ形成される。
上述した加熱がさらに継続し、溶融したSn中へのCuの拡散がさらに進行すると、図1(4)に示すように、第1および第2の低融点金属層16および18が消失し、その結果、金属間化合物層19および20が一体となって第1の金属間化合物層23が形成され、また、金属間化合物層21および22が一体となって第2の金属間化合物層24が形成される。
このようにして、第1の導体膜13と第2の導体膜14とが互いに接合された接合部25が形成される。この接合部25において、高融点金属層17はその一部が残ったままの状態とされる。そのため、高融点金属層17は、それが形成された当初では、第1および第2の金属間化合物層23および24を構成する金属間化合物の生成のために消費される量より多い量を与え得る厚みとされる。
以上のような製造方法によれば、第1の導体膜13と第2の導体膜14との間隔のばらつきを十分に吸収し得る厚みを低融点金属層16および18に与えながらも、加熱接合工程において、高融点金属層17を第1および第2の低融点金属層16および18によって厚み方向に挟む状態となっているので、低融点金属層16および18の各々中に高融点金属を拡散させるべき距離を短くすることができ、応じて、拡散に要する時間を短縮することができる。
加熱接合工程を終えると、たとえば10℃/分の降温速度にて冷却される。
なお、溶融したSn中へ十分なCuが拡散しない場合には、金属間化合物として、CuSnが生成しやすい。CuSnは硬くて脆いため、接合材としては不適当である。より具体的には、280℃の温度条件下で接合部に剪断応力を印加した場合の破断応力を測定すると、CuSnが生成された場合には、62.1MPaの破断応力しか得られなかったが、CuSnが生成された場合には、230.9MPaの破断応力が得られることを実験により確認している。そのため、加熱接合工程において、溶融したSn中にCuを十分に拡散させて、金属間化合物として、CuSnを生成させる必要がある。
上述のように、溶融したSn中にCuを十分に拡散させて、CuSnを生成させるには、Cuを主成分とする高融点金属層17等の厚みが十分であり、不足なく、CuをSn中に供給できることが重要である。
Cuを主成分とする導体膜13および14、Snを主成分とする低融点金属層16および18ならびにCuを主成分とする高融点金属層17の各々について、成膜後に不均質や欠陥が見られず、かつできるだけ短時間で成膜できるように設定した成膜速度で成膜した厚みについて言えば、Snを主成分とする低融点金属層16および18の合計厚みに対する、Cuを主成分とする導体膜13および14ならびに高融点金属層17の合計厚みの比(以下、「Cu厚み/Sn厚みの比」と言う。)が、「4/3」以上であり、また、第1の導体膜13、第2の導体膜14および高融点金属層17の厚みが、それぞれ、下式の関係を満足するとき、CuSnを生成させるのに十分なCuをSn中に供給することができ、かつ接合後に、第1の導体膜13、第2の導体膜14および高融点金属層17をすべて残存させることができる。
(第1の導体膜13の厚み)>4/3×1/2×(第2の低融点金属層18の厚み)
(第2の導体膜14の厚み)>4/3×1/2×(第1の低融点金属層16の厚み)
(高融点金属層17の厚み)>4/3×1/2×(第1の低融点金属層16の厚み+第2の低融点金属層18の厚み)
前述したように、第1の導体膜13の厚みが4μm、第2の導体膜14の厚みが4μm、第1の低融点金属層16の厚みが3μm、高融点金属層17の厚みが6μm、ならびに第2の低融点金属層18の厚みが3μmであるとき、Cuを主成分とする導体膜13および14ならびに高融点金属層17の合計厚みが14μmであり、Snを主成分とする低融点金属層16および18の合計厚みが6μmであり、Cu厚み/Sn厚みの比が「4/3」以上の「7/3」であるので、CuSnを生成させるのに十分なCuをSn中に供給することができ、また、第1の導体膜13の厚みは、4/3×1/2×(第2の低融点金属層18の厚み)、すなわち2μmを超え、第2の導体膜14の厚みは、4/3×1/2×(第1の低融点金属層16の厚み)、すなわち2μmを超え、さらに高融点金属層17の厚みは、4/3×1/2×(第1の低融点金属層16の厚み+第2の低融点金属層18の厚み)、すなわち4μmを超えるので、接合後に、第1の導体膜13、第2の導体膜14および高融点金属層17をすべて残存させることができる。
しかも、各々厚み3μmの低融点金属層16および18へ拡散されるCuを供給するのに必要な層の厚みは、上述したCu厚み/Sn厚みの比に従えば、4μmということになるが、低融点金属層16および18の各々の両側には、Cuを主成分とする層(導体膜13および14ならびに高融点金属層17)が存在しているので、低融点金属層16および18の各々の各側において、2μmの厚みのCuを主成分とする層が存在すれば十分であるということになる。したがって、6μmの厚みの高融点金属層17においては、その両面から2μmの深さまで金属間化合物が生成されることになるので、Cuを主成分とする高融点金属層17は2μmの厚みで残されることになる。
また、上述のように、溶融したSn中にCuを十分に拡散させて、CuSnを生成させるには、加熱接合工程において付与される加熱保持温度および加熱保持時間もまた重要である。加熱保持温度および加熱保持時間が不足すると、CuSnしか生成されないことがある。この場合、加熱保持温度をより高くしたり、加熱保持時間をより長くしたりすることにより、CuSnの生成を促進することができる。たとえば、260℃で加熱保持する場合、15分の加熱保持により、厚み2μm程度のCuSn層が形成されることが確認されている。
なお、加熱接合工程において適用される温度は、電子部品装置に許容される範囲でより高くすることが望ましい。加熱温度をより高温にするほど、CuSnの成長速度が高くなり、接合に要する時間のさらなる短縮を図ることができる。
図2は、この発明の第2の実施形態による電子部品装置の製造方法を説明するためのもので、図1(1)に相当する断面図である。図2において、図1に示す要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
図2に示した実施形態では、第1の部材11は、第1の導体膜13上に第2の低融点金属層18が形成された状態で用意され、第2の部材12は、高融点金属層17上に低融点金属層が形成されず、酸化防止膜15が形成された状態で用意されることを特徴としている。
この第2の実施形態において、第1の部材11と第2の部材12とを互いに近接させ、加熱接合工程を実施し、酸化防止膜15を構成するAuが第2の低融点金属層18中に溶解したとき、図1(2)に示したのと実質的に同様の断面構造となる。したがって、その後の工程については、第1の実施形態の場合と同様である。
図3は、この発明の第3の実施形態による電子部品装置の製造方法を説明するためのもので、図1(1)に相当する断面図である。図3において、図1に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
第3の実施形態は、簡単に言えば、第1の実施形態と比較して、第2の低融点金属層18が厚み方向に2分割されて、第1の部材11側と第2の部材12側との双方に形成されていることを特徴としている。すなわち、Cuを主成分とする第1の導体膜13上に、Snを主成分とする第2の低融点金属層18が形成され、他方、Cuを主成分とする第2の導体膜14上に、Snを主成分とする第1の低融点金属層16が形成され、その上にCuを主成分とする高融点金属層17が形成され、さらにその上にSnを主成分とする第2の低融点金属層18が形成されている。
この第3の実施形態によれば、Cuを主成分とする第1の導体膜13がSnを主成分とする第2の低融点金属層18によって覆われるので、酸化防止膜を形成する必要がなく、高価なAuの使用を避けることができる。
以上、この発明を、図示した実施形態に関連して説明したが、この発明の範囲内において、その他種々の変形例が可能である。
たとえば、上記実施形態では、高融点金属として、Cuを用いたが、その他、Au、Ag、Niなどを用いてもよい。また、第1の導体膜13を構成する第1の高融点金属と第2の導体膜14を構成する第2の高融点金属とを互いに異ならせてもよい。また、これらの高融点金属は、純金属の状態で用いられても、微量の添加物を混合した状態で用いられてもよい。
他方、上記実施形態では、低融点金属としては、Snを用いたが、その他、In、多元系のSn基はんだ、Pb基はんだなどを用いてもよい。
また、図示した実施形態では、高融点金属層17を挟む2層の低融点金属層16および18を用いたが、たとえば、低融点金属層/高融点金属層/低融点金属層/高融点金属層/低融点金属層/高融点金属層…というように、3層以上の低融点金属層が用いられてもよい。
この発明に係る製造方法は、高融点金属からなる導体膜同士を低融点金属を用いて接合した構造を有する電子部品装置の製造方法に適用されるものであるが、このような電子部品装置として、たとえば、フィルタ、発振子、MEMS(Micro Electro Mechanical Systems)部品などがある。MEMS部品としては、たとえばジャイロ、加速度センサなどがある。以下、この発明が適用され得る電子部品装置の具体的構造について説明する。
図4には、このような電子部品装置の第1の例が示されている。図4に示した電子部品装置31は、(a)に示すような断面構造を有するものであって、主基板32と、主基板32に対して所定の間隔を隔てて対向する蓋基板33とを備えている。蓋基板33の下方主面34側の構成が(b)に示され、主基板32の上方主面35側の構成が(c)に示されている。
主基板32の上方主面35上には、電子回路形成部分36(省略的に図示)および電子回路形成部分36を取り囲む第1の封止枠37が形成されている。また、主基板32の上方主面35上であって、第1の封止枠37に取り囲まれた位置には、電子回路形成部分36から引き出されたいくつかの第1の接続用電極38が形成されている。
他方、蓋基板33の下方主面34上には、第1の封止枠37に接合されるべき第2の封止枠39が形成されている。また、蓋基板33の下方主面34上であって、第2の封止枠39に取り囲まれた位置には、第1の接続用電極38に対応するいくつかの第2の接続用電極40が形成されている。蓋基板33の上方主面41上には、いくつかの端子電極42が形成され、これら端子電極42は、蓋基板33を厚み方向に貫通するように設けられたスルーホール導体43を介して第2の接続用電極40と電気的に接続されている。
このような電子部品装置31を製造するにあたって、図1等を参照して説明した製造方法が適用される。電子部品装置31と図1に示した要素との対応関係を説明すると、主基板32が第1の部材11に対応し、蓋基板33が第2の部材12に対応している。また、第1の封止枠37は第1の導体膜13に対応し、第2の封止枠39は第2の導体膜14に対応している。そして、第1の封止枠37と第2の封止枠39とを互いに接合するため、図1に示すような方法が適用される。図4(a)において、接合部44は省略的に図示されている。
好ましくは、第1の封止枠37と第2の封止枠39とを互いに接合する加熱接合工程と同時に、第1の接続用電極38と第2の接続用電極40とを互いに電気的に接続する工程が実施される。この場合、第1の接続用電極38および第2の接続用電極40においても、第1の封止枠37および第2の封止枠39の場合と同様の断面構造が適用されてもよい。
また、主基板32および蓋基板33は、それぞれ、図4(c)および(b)において想像線で示すように、集合基板45および46の状態で用意され、この集合基板45および46の状態で、前述した低融点金属層形成工程、高融点金属層形成工程および加熱接合工程が実施され、加熱接合工程の後、複数の主基板32および蓋基板33を取り出すために集合基板45および46を分割するようにしてもよい。
図4に示した電子部品装置31において、接合部44に形成される金属間化合物層が、前述したように、CuSnからなるとき、このCuSnは緻密な構造であるため、封止枠37および39によって囲まれた電子回路形成部分36等については、高い信頼性をもって気密封止される。
また、CuSnの融点は676℃と高いため、電子部品装置31を表面実装するためにリフロー(ピーク温度:260℃程度)を適用しても、接合部44において再溶融することがなく、電気的導通性および気密封止性に関して高い信頼性を維持することができる。
図5および図6には、それぞれ、この発明が適用され得る電子部品装置の第2および第3の例が断面図で示されている。
図5に示した電子部品装置51は、セラミックパッケージ52中に電子部品チップ53を収容し、電子部品チップ53を封止するため、セラミックパッケージ52に蓋54が接合された構造を有している。電子部品チップ53は、セラミックパッケージ52に対して、フリップチップ実装されている。
このような電子部品装置51を製造するため、図1等を参照して説明した製造方法が適用される。電子部品装置51と図1に示した要素との対応関係を説明すると、セラミックパッケージ52が第1の部材11に対応し、蓋54が第2の部材12に対応している。また、セラミックパッケージ52の開口の周縁部に、第1の導体膜13に対応する第1の導体膜55が形成され、蓋54の下面上に、第2の導体膜14に対応する第2の導体膜56が形成され、第1の導体膜55と第2の導体膜56とを互いに接合するため、図1に示すような方法が適用される。図5において、接合部57は省略的に図示されている。
図6に示した電子部品装置61は、基板62上に電子部品チップ63を実装し、電子部品チップ63のシールドおよび封止のため、シールドケース64を基板62に接合した構造を有している。電子部品チップ63は、基板62に対して、接合材65を介して機械的に固定され、かつワイヤボンディング66により電気的に接続されている。
このような電子部品装置61を製造するため、図1等を参照して説明した製造方法が適用される。電子部品装置61と図1に示した要素との対応関係を説明すると、基板62が第1の部材11に対応し、シールドケース64が第2の部材12に対応している。また、基板62の上面上に、第1の導体膜13に対応する第1の導体膜67が形成され、シールとケース64の開口の周縁部に、第2の導体膜14に対応する第2の導体膜68が形成され、第1の導体膜67と第2の導体膜68とを互いに接合するため、図1に示すような方法が適用される。図5において、接合部69は省略的に図示されている。

Claims (8)

  1. 第1の高融点金属からなる第1の導体膜を形成した第1の部材と第2の高融点金属からなる第2の導体膜を形成した第2の部材とをそれぞれ用意する工程と、
    前記第1および第2の高融点金属より融点の低い低融点金属からなる低融点金属層を前記第1および第2の導体膜の少なくとも一方上に形成する、低融点金属層形成工程と、
    前記低融点金属層を挟んで前記第1の導体膜と前記第2の導体膜とを互いに対向させた状態としながら、前記第1および第2の高融点金属の融点と前記低融点金属の融点との間の温度で加熱して、前記第1および第2の高融点金属と前記低融点金属との金属間化合物を生成させることによって、前記第1の導体膜と前記第2の導体膜とが互いに接合された接合部を形成する、加熱接合工程と
    を備える、電子部品装置の製造方法であって、
    前記低融点金属層に接するように、前記第1および第2の高融点金属のいずれかと同種の高融点金属からなる高融点金属層を形成する、高融点金属層形成工程をさらに備え、
    前記低融点金属層形成工程は、前記加熱接合工程において、前記高融点金属層を前記低融点金属層によって厚み方向に挟む状態となるように、前記低融点金属層を形成する工程を含み、
    前記高融点金属層形成工程において形成される前記高融点金属層は、前記金属間化合物の生成のために消費される量より多い量を与え得る厚みを有していて、
    前記加熱接合工程は、前記接合部において前記高融点金属層の一部を残しながら前記金属間化合物を生成するように実施される、
    電子部品装置の製造方法。
  2. 前記第1の高融点金属と前記第2の高融点金属とは互いに同種のものである、請求項1に記載の電子部品装置の製造方法。
  3. 前記高融点金属はCuを主成分とするものであり、前記低融点金属はSnを主成分とするものであり、前記金属間化合物はCuSnである、請求項2に記載の電子部品装置の製造方法。
  4. 前記低融点金属層形成工程および前記高融点金属層形成工程を実施することによって、Cuを主成分とする前記第1の導体膜上に、Snを主成分とする前記低融点金属層が形成された状態が得られ、他方、Cuを主成分とする前記第2の導体膜上に、Snを主成分とする前記低融点金属層、その上にCuを主成分とする前記高融点金属層、およびその上にSnを主成分とする前記低融点金属層が順次形成された状態が得られる、請求項3に記載の電子部品装置の製造方法。
  5. 前記第1の部材は、電子回路形成部分および前記電子回路形成部分を取り囲む第1の封止枠がその一方主面上に形成された主基板であり、前記第2の部材は、前記第1の封止枠に接合されるべき第2の封止枠がその一方主面上に形成された蓋基板であり、
    前記第1の封止枠は前記第1の導体膜によって与えられ、前記第2の封止枠は前記第2の導体膜によって与えられ、
    前記第1の封止枠と前記第2の封止枠とを互いに接合するために適用される、
    請求項1に記載の電子部品装置の製造方法。
  6. 前記主基板の前記一方主面上であって、前記第1の封止枠に取り囲まれた位置に、第1の接続用電極が形成され、前記蓋基板の前記一方主面上であって、前記第2の封止枠に取り囲まれた位置に、第2の接続用電極が形成され、前記加熱接合工程と同時に、前記第1の接続用電極と前記第2の接続用電極とを互いに電気的に接続する工程が実施される、請求項5に記載の電子部品装置の製造方法。
  7. 前記第1および第2の部材をそれぞれ用意する工程は、複数の前記第1および第2の部材をそれぞれ与える第1および第2の集合基板を用意する工程を含み、前記低融点金属層形成工程、前記高融点金属層形成工程および前記加熱接合工程は、前記第1および第2の集合基板の状態で実施され、前記加熱接合工程の後、複数の前記第1および第2の部材を取り出すために前記第1および第2の集合基板を分割する工程をさらに備える、請求項1ないし6のいずれかに記載の電子部品装置の製造方法。
  8. 第1の高融点金属からなる第1の導体膜を形成した第1の部材と、
    第2の高融点金属からなる第2の導体膜を形成した第2の部材と、
    前記第1の導体膜と前記第2の導体膜とを互いに接合する接合部と
    を備え、
    前記接合部は、前記第1の高融点金属と前記第1および第2の高融点金属より融点の低い低融点金属との金属間化合物を含む第1の金属間化合物層と、前記第2の高融点金属と前記低融点金属との金属間化合物を含む第2の金属間化合物層と、前記第1および第2の金属間化合物層間に位置しかつ前記第1および第2の高融点金属のいずれか一方からなる高融点金属層とを備える、
    電子部品装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013229474A (ja) * 2012-04-26 2013-11-07 Toshiba Corp 電子機器及びその製造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5376356B2 (ja) * 2008-08-19 2013-12-25 国立大学法人大阪大学 電子素子の実装方法および該実装方法によって実装された電子部品
TWI461252B (zh) 2010-12-24 2014-11-21 Murata Manufacturing Co A bonding method, a bonding structure, an electronic device, an electronic device manufacturing method, and an electronic component
JP2012174332A (ja) * 2011-02-17 2012-09-10 Fujitsu Ltd 導電性接合材料、導体の接合方法、及び半導体装置の製造方法
JP5588419B2 (ja) * 2011-10-26 2014-09-10 株式会社東芝 パッケージ
EP2597067A1 (fr) * 2011-11-23 2013-05-29 Micro Crystal AG Procédé de fabrication d'un dispositif d'encapsulage
JP5927567B2 (ja) * 2012-05-21 2016-06-01 パナソニックIpマネジメント株式会社 半導体素子の接合構造体と製造方法
JP2014060341A (ja) * 2012-09-19 2014-04-03 Toshiba Corp 半導体装置および半導体装置の製造方法
US9024205B2 (en) * 2012-12-03 2015-05-05 Invensas Corporation Advanced device assembly structures and methods
JP2014207388A (ja) * 2013-04-15 2014-10-30 株式会社東芝 半導体パッケージ
JP6251514B2 (ja) 2013-08-21 2017-12-20 株式会社フルヤ金属 摩擦攪拌接合用ツール
JP5796627B2 (ja) * 2013-12-27 2015-10-21 株式会社ソシオネクスト 半導体装置とその製造方法
WO2016039057A1 (ja) * 2014-09-10 2016-03-17 株式会社村田製作所 金属間化合物の生成方法
DE102014221618A1 (de) * 2014-10-24 2016-04-28 Robert Bosch Gmbh Verfahren zum Verbinden zweier Substrate, entsprechende Anordnung zweier Substrate und entsprechendes Substrat
US20160339538A1 (en) * 2015-05-18 2016-11-24 Toyota Motor Engineering & Manufacturing North America, Inc. High temperature bonding processes incorporating traces
CN105906222B (zh) * 2016-07-05 2018-08-31 洛阳兰迪玻璃机器股份有限公司 一种钢化真空玻璃
US10425084B2 (en) * 2017-10-03 2019-09-24 Murata Manufacturing Co., Ltd. Oven controlled MEMS oscillator and system and method for calibrating the same
CN110350061A (zh) * 2019-07-10 2019-10-18 佛山市国星半导体技术有限公司 一种免用封装胶的led芯片、封装器件及封装方法
CN113013044A (zh) * 2021-02-20 2021-06-22 山东云海国创云计算装备产业创新中心有限公司 一种芯片封装方法和芯片封装结构
CN114436207B (zh) * 2022-04-01 2022-07-29 杭州海康微影传感科技有限公司 一种mems传感器及其制造方法、晶圆模组

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4510179A (en) * 1981-08-18 1985-04-09 Matsushita Electric Industrial Co., Ltd. Electrode on heat-resisting and isolating substrate and the manufacturing process for it
US5744752A (en) * 1995-06-05 1998-04-28 International Business Machines Corporation Hermetic thin film metallized sealband for SCM and MCM-D modules
JP3735526B2 (ja) 2000-10-04 2006-01-18 日本電気株式会社 半導体装置及びその製造方法
JP4321547B2 (ja) * 2001-08-31 2009-08-26 株式会社デンソーウェーブ 電子機器のcpu
JP4766831B2 (ja) * 2002-11-26 2011-09-07 株式会社村田製作所 電子部品の製造方法
CN100472780C (zh) * 2004-02-13 2009-03-25 株式会社村田制作所 电子零部件及其制造方法
JP4513513B2 (ja) * 2004-11-09 2010-07-28 株式会社村田製作所 電子部品の製造方法
JP4262672B2 (ja) * 2004-12-24 2009-05-13 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP4344707B2 (ja) * 2005-02-24 2009-10-14 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP4791742B2 (ja) * 2005-03-25 2011-10-12 吉川工業株式会社 電子部品のはんだ接合方法
JP2007019360A (ja) * 2005-07-11 2007-01-25 Fuji Electric Holdings Co Ltd 電子部品の実装方法
JP2007123395A (ja) 2005-10-26 2007-05-17 Renesas Technology Corp 半導体装置および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013229474A (ja) * 2012-04-26 2013-11-07 Toshiba Corp 電子機器及びその製造方法

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