JP2013229474A - 電子機器及びその製造方法 - Google Patents
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Abstract
【解決手段】実施形態に係る電子機器は、第1導電部材と、銅(Cu)、銀(Ag)、パラジウム(Pd)及び白金(Pt)からなる群より選択された少なくとも1つの金属と、スズ(Sn)、亜鉛(Zn)及びインジウム(In)からなる群より選択された少なくとも1つの金属との金属間化合物を含み、前記第1導電部材上に設けられた第1接合層と、前記第1接合層上に設けられ、銅(Cu)、銀(Ag)、パラジウム(Pd)及び白金(Pt)からなる群より選択された少なくとも1つの金属を含む第1接合支持層と、前記第1接合支持層上に設けられた第2導電部材と、前記第2導電部材上に設けられた電子部品と、を備える。
【選択図】図1
Description
近年、電子機器の小型化に伴い、搭載される半導体チップのような電子部品の発熱温度が上昇する傾向にある。電子部品から発熱する温度が高い電子機器においては、電子部品と実装基板やパッケージ部材との接合に、熱伝導性に優れたAu−Sn系はんだが用いられている。
しかし、Au−Sn系はんだは実装温度(液相線温度)が300℃前後と高いため、実装基板やパッケージ部材の材質や形状が制限される。
(第1の実施形態)
先ず、第1の実施形態について説明する。
図1は、第1の実施形態に係る電子機器を例示する断面図である。
図1に示すように、電子機器1には、基板11、配線層12a、配線層12b、接合層13、接合支持層14、電極層15及び電子部品16が設けられている。基板11は、絶縁物、例えば、窒化シリコンを含んでいる。配線層12aは、基板11の上面上に配置されている。配線層12bは、基板11の下面上に配置されている。配線層12a及び12bは、導電部材、例えば、銅(Cu)を含んでいる。基板11に配線層12a及び配線層12bが配置されたものを実装基板17という。
接合支持層14は、接合層13上に配置されている。接合支持層14は、導電部材であり、例えば、銅(Cu)を含んでいる。電極層15は、接合支持層14上に配置されている。電極層15は、導電部材であり、例えば、Niを含んでいる。接合層13は、電極層15に含まれるNiを含んでいない。
電子部品16は、電極層15上に配置されている。電子部品16は、例えば、電力用半導体素子を含む半導体装置である。
図2(a)及び(b)は、第1の実施形態に係る電子機器の製造方法を例示する工程断面図である。
先ず、図2(a)に示すように、実装基板17を準備する。実装基板17は、基板11の上面上及び下面上に、配線層12a及び12bが形成されたものである。基板11は、例えば、窒化シリコンを含む。配線層12a及び12bは、導電部材であり、例えば、銅(Cu)を含んでいる。次に、実装基板11における配線層12a上に、溶融層18を形成する。溶融層18は、例えば、スズ(Sn)を含んでいる。溶融層18の厚さを、例えば、0.1〜100マイクロメートル(μm)、好ましくは、1〜30マイクロメートル、例えば、10マイクロメートル(μm)とする。
図3に示すように、例えば、300℃における熱処理において、溶融層18に含まれるスズ(Sn)の状態は液相である。スズ原子は、接合支持層14の界面より接合支持層14の内部に拡散する。また、接合支持層14に含まれる銅も溶融層18の内部に拡散する。
図3の点P2に示すように、銅の濃度が、40%以上になると、溶融層18の状態は、固相の状態となる。これにより、金属間化合物を含む接合層13が形成される。金属間化合物の組成は、例えば、Cu6Sn5である。Cu6Sn5の融点は、670℃以上の温度である。
図3の点P3に示すように、さらに、熱処理を続け、銅の濃度が、60%以上になると、金属間化合物の組成は、例えば、Cu3Snとなる。Cu3Snの融点は、700℃以上の温度である。
本実施形態に係る電子機器において、接合層13に含まれる金属間化合物、例えば、Cu3Snの融点は、700℃以上の温度であり、実装工程における温度及び使用時の温度よりも高い。よって、実装工程及び使用時の発熱による劣化を抑制することができる。
表1に示すように、Cu-Sn金属間化合物とNi-Sn金属間化合物について、成長のための活性化エネルギーを比較すると、Cu-Sn金属間化合物は、29.54(kJ/mol)であるのに対して、Ni-Sn金属間化合物は、45.40(kJ/mol)である。したがって、Ni-Sn金属間化合物が成長するためには、Cu-Sn金属間化合物が成長する場合と比較してより高い活性化エネルギーを必要とする。したがって、Ni-Sn金属間化合物の成長速度は、Cu-Sn金属間化合物の成長速度よりも小さくなる。よって、接合層13にNiを含まないことで、接合にかかる時間を短縮することができる。
Ni−Sn金属間化合物の成長速度が、Cu−Sn金属間化合物の成長速度よりも小さいことは、従来技術である半田接合において、Niが拡散バリアとして機能し、半導体チップ裏面に形成される成分として選択される理由でもある。
また、電極層15は、Niを含むとしたが、これに限らない。電極層15は、例えば、拡散バリアとして用いられるような金属、例えば、ニッケル(Ni)、クロム(Cr)、モリブデン(Mo)、タンタル(Ta)及びタングステン(W)からなる群より選択された少なくとも1つの金属を含んでいてもよい。また、例えば、電極層15は、接合支持層14に含まれる金属との間で形成される金属間化合物の成長のための活性化エネルギーが、接合層13に含まれる金属間化合物、すなわち、接合支持層14に含まれる金属と、溶融層18に含まれる金属との間で形成される金属間化合物の成長のための活性化エネルギーよりも高い金属を含んでいてもよい。
製造方法において、接合層13を形成する熱処理を、不活性雰囲気中で行ったが、これに限らない。接合部分等の酸化を抑制する還元雰囲気中で行ってもよい。また、電子機器16の電極層14の表面と、溶融層18の表面を、例えば、Auで被覆してもよい。これにより、不活性雰囲気を用いなくとも、溶融層18の表面の酸化が抑制され、より簡便な設備を用いて、接合することができる。
また、印加する圧力は、電子部品16が破損しない範囲であれば、特に限定されない。また、加圧しなくてもよい。
さらに、電子部品16は、電力用半導体素子を含む半導体装置に限らず、窒化ガリウム(GaN)を含む化合物半導体装置、炭化シリコン(SiC)を含む半導体装置、シリコンを含む半導体装置でもよい。
図4は、銀(Ag)とスズ(Sn)の状態図であり、横軸は濃度、縦軸は温度を示す。
本変形例においては、溶融層18として、スズ(Sn)を含むようにし、接合支持層14として銀(Ag)を含むようにし、接合層13として、スズ(Sn)と銀(Ag)との金属間化合物層を含むようにしている。
図4の点P5に示すように、銀(Ag)の濃度が、75%以上になると、溶融層18の状態は、固相の状態となる。これにより、銀(Ag)とスズ(Sn)との金属間化合物を含む接合層13が形成される。金属間化合物の組成は、例えば、Ag3Snである。Ag3Snの融点は、480℃以上の温度である。
溶融層18として、スズ(Sn)を含むようにし、接合支持層14として白金(Pt)を含むようにし、接合層13として、スズ(Sn)と白金(Pt)との金属間化合物層を含むようにしてもよい。
さらに、配線層12a及び12bは、銅(Cu)を含むものとしたが、これに限らない。銅(Cu)、銀(Ag)、パラジウム(Pd)及び白金(Pt)からなる群より選択された少なくとも1つの金属を含むようにして、溶融層18と反応させてもよい。
次に、第2の実施形態について説明する。
図6(a)〜(c)は、第2の実施形態に係る電子機器の製造方法を例示する工程断面図である。
本実施形態は、第1の実施形態に係る電子機器の別の製造方法の実施形態である。
本実施形態においては、複数の溶融層18a〜18cの間に、接合支持層14a及び14bを挿入している。これにより、実装基板17(配線層12a)と溶融層18aとの界面、接合支持層14と溶融層18cとの界面だけでなく、インターフェース層19における各溶融層18a〜18cと各接合支持層14a及び14bとの界面においても相互拡散が進行する。よって、溶融層18a〜18cを短時間で反応させることができる。
また、厚い接合層13を短時間で形成することができる。接合層13は厚い方が、電子機器2の使用時の熱応力に対して有利となる。本実施形態における上記以外の構成及び効果は、前述の第1の実施形態と同様である。
また、インターフェース層における溶融層18を3層、接合支持層14を2層としたが、これに限らない。溶融層18を4層以上としてもよいし、接合支持層14を3層以上としてもよい。
次に、第3の実施形態について説明する。
図7(a)及び(b)は、第3の実施形態に係る電子機器を例示する断面図である。
本実施形態は、前述の第2の実施形態において、インターフェース層における接合支持層をすべて反応させずに、部分的に残留させる実施形態である。
電子機器3は、前述の第2の実施形態の図6(c)に示す熱処理において、インターフェース層における接合支持層をすべて反応させずに、部分的に残留させる。これにより、図7(a)に示すように、電子機器3が製造される。
本実施形態によれば、残留した接合支持層14a及び14bは、金属間化合物以外の金属、例えば、純金属を含んでいる。よって、靱性を有し、もろさを低減することができる。また、接合に要する時間を短縮することができる。本実施形態における上記以外の構成及び効果は、前述の第1の実施形態と同様である。
次に、第4の実施形態について説明する。
図8は、第4の実施形態に係る電子機器を例示する断面図である。
本実施形態は、接合層13の側面上に側壁が設けられた実施形態である。
先ず、前述の第1の実施形態と同様に、図2(a)に示す工程を実施する。これらの工程については、説明を省略する。
本実施形態の電子機器4においては、接合層13の側面上に側壁21が形成されている。よって、側壁21が放熱の経路となり、放熱性を向上させることができる。また、接合層13を側面から支持している。よって、熱応力を緩和することができる。
次に、第5の実施形態について説明する。
図9は、第5の実施形態に係る電子機器を例示する断面図である。
本実施形態においては、実装基板の代わりに、パッケージ材を電子部品に接合する実施形態である。
パッケージ材22は、導電部材であり、例えば、銅(Cu)を含んでいる。
接合層13は、パッケージ材22上に配置されている。接合層13は、例えば、銅(Cu)とスズ(Sn)の金属間化合物を含んでいる。金属間化合物の組成は、例えば、Cu3Snである。接合層13の厚さは、例えば、5マイクロメートル(μm)である。本実施形態における上記以外の構成は、前述の第1の実施形態と同様である。
図10は、第5の実施形態に係る電子機器の製造方法を例示する工程断面図である。
図10に示すように、パッケージ材22を準備する。パッケージ材22は、金属、例えば、銅(Cu)を含んでいる。
次に、電子部品16の下面上に電極層15を形成する。電極層15は、導電部材であり、例えば、ニッケル(Ni)を含んでいる。電極層15の下面上に接合支持層14を形成する。電子部品16は、例えば、窒化ガリウムを含む化合物半導体装置である。接合支持層14は、例えば、銅(Cu)を含む。接合支持層14の厚さを、例えば、0.1〜100マイクロメートル(μm)、好ましくは、1〜30マイクロメートル、例えば、10マイクロメートル(μm)とする。
本実施形態によれば、電子部品を実装基板だけでなく、金属を含むパッケージ材22にも接合することができ、熱抵抗を低減させることができる。
また、パッケージ材22の表面は、金属、例えば、金(Au)で覆われていてもよい。
次に、第5の実施形態の変形例について説明する。
図11(a)及び(b)は、第5の実施形態の変形例に係る電子機器を例示する断面図である。
図11(a)に示すように、電子機器5aにおいて、パッケージ材22と、電子部品16における接合支持層14とは、接合層13aによって接合されている。
Claims (11)
- 第1導電部材と、
銅(Cu)、銀(Ag)、パラジウム(Pd)及び白金(Pt)からなる群より選択された少なくとも1つの金属と、スズ(Sn)、亜鉛(Zn)及びインジウム(In)からなる群より選択された少なくとも1つの金属との金属間化合物を含み、前記第1導電部材上に設けられた第1接合層と、
前記第1接合層上に設けられ、銅(Cu)、銀(Ag)、パラジウム(Pd)及び白金(Pt)からなる群より選択された少なくとも1つの金属を含む第1接合支持層と、
前記第1接合支持層上に設けられた第2導電部材と、
前記第2導電部材上に設けられた電子部品と、
を備えた電子機器。 - 前記第2導電部材は、ニッケル(Ni)、クロム(Cr)、モリブデン(Mo)、タンタル(Ta)及びタングステン(W)からなる群より選択された少なくとも1つの金属を含む請求項1記載の電子機器。
- 前記第1接合層上に設けられ、銅(Cu)、銀(Ag)、パラジウム(Pd)及び白金(Pt)からなる群より選択された少なくとも1つの金属を含む第2接合支持層と、
前記第2接合支持層上に設けられ、銅(Cu)、銀(Ag)、パラジウム(Pd)及び白金(Pt)からなる群より選択された少なくとも1つの金属と、スズ(Sn)、亜鉛(Zn)及びインジウム(In)からなる群より選択された少なくとも1つの金属との金属間化合物を含む第2接合層と、
をさらに備え、
前記第2接合層上に前記第1接合支持層が配置された請求項1または2に記載の電子機器。 - 前記第1導電部材は、基板上に設けられた配線層である請求項1〜3のいずれか1つに記載の電子機器。
- 前記第1導電部材は、パッケージ材である請求項1〜3のいずれか1つに記載の電子機器。
- 前記第1接合層の側面上に設けられ、スズ(Sn)、亜鉛(Zn)及びインジウム(In)からなる群より選択された少なくとも1つの金属を含み、前記第1接合層に含まれる銅(Cu)、銀(Ag)、パラジウム(Pd)及び白金(Pt)からなる群より選択された少なくとも1つの金属の濃度が、前記第1接合層における濃度よりも低い側壁をさらに備えた請求項1〜5のいずれか1つに記載の電子機器。
- 銅(Cu)、銀(Ag)、パラジウム(Pd)及び白金(Pt)からなる群より選択された少なくとも1つの金属を含み、電子部品上に第2導電部材を介して設けられた第1接合支持層と、第1導電部材との間に、スズ(Sn)、亜鉛(Zn)及びインジウム(In)からなる群より選択された少なくとも1つの金属を含む第1溶融層を形成する工程と、
前記第1接合支持層と前記第1導電部材とで前記第1溶融層を挟み、前記第1溶融層に含まれる金属の融点よりも高い温度で熱処理することにより、前記融点よりも高い融点を有し、前記第1接合支持層に含まれる金属と、前記第1溶融層に含まれる金属との金属間化合物を形成する工程と、
を備えた電子機器の製造方法。 - 前記金属間化合物を形成する工程は、前記第1接合支持層と前記第1導電部材とで前記第1溶融層を挟むように加圧する請求項7記載の電子機器の製造方法。
- 前記第1溶融層を形成する工程は、前記第1溶融層と前記第1接合支持層との間に、銅(Cu)、銀(Ag)、パラジウム(Pd)及び白金(Pt)からなる群より選択された少なくとも1つの金属を含む第2接合支持層を挟み、前記第2接合支持層と、前記第1接合支持層との間に、スズ(Sn)、亜鉛(Zn)及びインジウム(In)からなる群より選択された少なくとも1つの金属を含む第2溶融層を挟むようにする請求項7または8に記載の電子機器の製造方法。
- 前記第1導電部材は、基板上に設けられた配線層である請求項7〜9のいずれか1つに記載の電子機器の製造方法。
- 前記第1導電部材は、パッケージ材である請求項7〜9のいずれか1つに記載の電子機器の製造方法。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9013034B2 (en) | 2013-04-15 | 2015-04-21 | Kabushiki Kaisha Toshiba | Semiconductor package |
US9041190B2 (en) | 2013-04-15 | 2015-05-26 | Kabushiki Kaisha Toshiba | Semiconductor package |
DE102014214766A1 (de) * | 2014-07-28 | 2015-06-25 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Leistungsmoduls sowie Leistungsmodul |
WO2022059286A1 (ja) | 2020-09-18 | 2022-03-24 | 株式会社半導体熱研究所 | 半導体デバイスの接合部材 |
CN114683631A (zh) * | 2020-12-28 | 2022-07-01 | 财团法人工业技术研究院 | 层叠体及层叠体的制造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006108604A (ja) * | 2004-09-08 | 2006-04-20 | Denso Corp | 半導体装置およびその製造方法 |
JPWO2008149584A1 (ja) * | 2007-06-04 | 2010-08-19 | 株式会社村田製作所 | 電子部品装置およびその製造方法 |
-
2012
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006108604A (ja) * | 2004-09-08 | 2006-04-20 | Denso Corp | 半導体装置およびその製造方法 |
JPWO2008149584A1 (ja) * | 2007-06-04 | 2010-08-19 | 株式会社村田製作所 | 電子部品装置およびその製造方法 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9013034B2 (en) | 2013-04-15 | 2015-04-21 | Kabushiki Kaisha Toshiba | Semiconductor package |
US9041190B2 (en) | 2013-04-15 | 2015-05-26 | Kabushiki Kaisha Toshiba | Semiconductor package |
DE102014214766A1 (de) * | 2014-07-28 | 2015-06-25 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Leistungsmoduls sowie Leistungsmodul |
WO2022059286A1 (ja) | 2020-09-18 | 2022-03-24 | 株式会社半導体熱研究所 | 半導体デバイスの接合部材 |
KR20230066578A (ko) | 2020-09-18 | 2023-05-16 | 슈퍼유에프오291 테크 | 반도체 디바이스의 접합 부재 |
US12119322B2 (en) | 2020-09-18 | 2024-10-15 | Superufo291 Tec | Bonding member for semiconductor device |
CN114683631A (zh) * | 2020-12-28 | 2022-07-01 | 财团法人工业技术研究院 | 层叠体及层叠体的制造方法 |
CN114683631B (zh) * | 2020-12-28 | 2024-01-09 | 财团法人工业技术研究院 | 层叠体及层叠体的制造方法 |
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