JPWO2007017939A1 - 半導体装置の製造方法 - Google Patents

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Abstract

多層配線構造を有し、低誘電率膜を含む絶縁層と配線を有する半導体装置の製造方法を提供する。ドライエッチングにより低誘電率膜からなる絶縁層を開口すると共に、第１配線の表面を露出する開口部を形成し、絶縁層の開口部および配線の表面を、洗浄液を使用して洗浄する。次いで、炭酸および有機酸からなる群のうちいずれかと、水とを含むリンス液を使用してリンスする。次いで、中性またはアルカリ性の水素ガス溶解水を基板表面に供給して洗浄する。乾燥後、開口部に導電材料を充填してビアおよび第２配線を形成する。

Description

本発明は、多層配線構造を有する半導体装置の製造方法に関する。
半導体装置の高集積化および高性能化が進められる中、配線を伝送する信号速度の向上が望まれている。信号が遅延する原因として、いわゆるＲＣ遅延がある。ＲＣ遅延は、配線抵抗Ｒと配線間容量Ｃとの積（ＲＣ積）に比例して信号遅延が生じるものである。そこで、配線抵抗Ｒを低減するために配線材料がＡｌから比抵抗の低いＣｕへと変更されてきた。Ｃｕを用いた配線構造を形成する手法として、層間絶縁膜にドライエッチングによりビアホールおよび配線溝を形成し、そのビアホールおよび配線溝にめっき法によりＣｕ材料を充填する、いわゆるダマシン法が採用されている。
ここで、ドライエッチングは、シリコン酸化膜等の層間絶縁膜を化学的あるいは物理的に除去するが、その際に発生した反応生成物が配線溝の表面やビアホールの内壁に付着する。また、ドライエッチングの際に除去された層間絶縁膜や反応生成物は、ドライエッチング装置の内壁に付着・堆積する。このような堆積物は、プラズマに曝されると硬化し脆くなり、ドライエッチング処理中にプラズマ等の影響により脱離して粒子状となり、ウェハの表面に付着する場合がある。このような反応生成物や粒子状の異物は、十分に除去して表面を清浄化しないと、配線抵抗Ｒが増加を招いてしまう。
このため、反応生成物をウェット洗浄を用いて除去することが行われている。ウェット洗浄は、洗浄剤や酸、アルカリ等の薬液で処理する化学的な方法と、超音波を印加したり、純水を窒素ガスによりミスト状にして加速して噴射するような物理的に除去する、いわゆる二流体洗浄法等の物理的な方法を組み合わせて処理している。また、オゾンや水素を溶解した機能水を使用して反応生成物等を除去する手法が提案されている（特許文献１または２参照。）。
特開２００４−２７３９６１号公報 特開２００４−０９６０５５号公報
ところで、半導体装置の高集積化のため、ますますビアや配線のサイズが縮小化されている。このため、レジストの残渣やドライエッチングによる反応生成物がビアホールや配線溝に残留していると、配線抵抗の増加や、ひいては配線の断線が発生し易くなっている。このため、ウェット洗浄における清浄化のレベル向上が望まれている。
また、ＣＲ遅延低減のため、層間絶縁膜には従来のシリコン酸化膜よりも比誘電率が低い低誘電率（Ｌｏｗ−ｋ）材料の採用が提案されている。Ｌｏｗ−ｋ材料は従来のシリコン酸化膜よりも機械的強度が低いため、ウェット洗浄において上述した二流体洗浄法を用いると、ビアホールや配線溝の損傷が生じ易くなる。清浄化が望まれる中、二流体洗浄法のような衝撃力の大きな物理的洗浄法の採用が困難になってきている。
そこで、本発明は上記の問題を解決した新規かつ有用な半導体装置の製造方法を提供することを概括課題とする。本発明の具体的な目的は、高速動作および高信頼性を有する半導体装置の製造方法を提供することである。
本発明の一観点によれば、低誘電率膜を含む絶縁層と配線からなる配線構造を有する半導体装置の製造方法であって、ドライエッチングにより前記絶縁層を開口し、前記配線の表面を露出する開口部を形成するエッチング工程と、前記絶縁層の開口部および配線の表面を洗浄する洗浄工程と、前記開口部に導電材料を充填する工程とを含み、前記洗浄工程は、洗浄液を使用して洗浄する第１の洗浄処理と、炭酸および有機酸からなる群のうちいずれかと、水とを含むリンス液を使用してリンスする処理と、中性またはアルカリ性の水素ガス溶解水を供給して洗浄する第２の洗浄処理と、を含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、リンス処理において炭酸および有機酸からなる群のうちいずれかと、水とを含むリンス液を供給することで配線の表面に酸化被膜を形成して不動態化して配線材料の溶出を抑止する。次いで、第２の洗浄処理において、中性またはアルカリ性の水素ガス溶解水を供給して、開口部表面に付着したドライエッチングの残渣やドライエッチング装置の内壁の堆積物が再付着した異物を除去すると共に、配線表面の酸化被膜を還元して金属の状態に戻る。したがって、低誘電率膜が露出した開口部表面にダメージを与えることを抑止して清浄化できる。よって、製造歩留まりが向上し、さらに長期的な使用による配線の断線や短絡を抑止できるので、高信頼性の半導体装置を形成でき、また半導体装置の高速動作化を図れる。なお、低誘電率膜は、本願の明細書および請求の範囲において、シリコン酸化膜（比誘電率３．９〜４．２）よりも比誘電率の低い絶縁膜をいう。
本発明の実施の形態に係る半導体装置の製造工程図（その１）である。 本発明の実施の形態に係る半導体装置の製造工程図（その２）である。 本発明の実施の形態に係る半導体装置の製造工程図（その３）である。 本発明の実施の形態に係る半導体装置の製造工程図（その４）である。 本発明の実施の形態に係る半導体装置の製造工程図（その５）である。 本発明の実施の形態に係る半導体装置の製造工程図（その６）である。 本発明の実施の形態に係る半導体装置の製造工程図（その７）である。 本発明の実施の形態に係る半導体装置の製造工程図（その８）である。 実施の形態に係る半導体装置の製造方法の洗浄工程を示すフロー図である。 低誘電率膜の弾性率と比誘電率との関係を示す図である。 図９に示す洗浄工程の変形例を示すフロー図である。 実施例および比較例の洗浄条件および評価結果を示す図（その１）である。 実施例および比較例の洗浄条件および評価結果を示す図（その２）である。 実施例および比較例の洗浄条件および評価結果を示す図（その３）である。 実施例および比較例の洗浄条件および評価結果を示す図（その４）である。
符号の説明
３０ 第１配線
３１ Ｃｕ拡散防止層
３２ ビア層
３３ エッチングストッパ層
３４ 配線層
３５ キャップ層
３６ ハードマスク層
３７ ビア
３９ ビアホール
４０ 配線溝
４１ 開口部
４５ 第２配線
以下、図面を参照しつつ実施の形態を説明する。
本発明の一実施の形態に係る半導体装置の製造方法は、デュアルダマシン法により多層配線構造を形成する方法であり、低誘電率（Ｌｏｗ−ｋ）材料からなる低誘電率膜を層間絶縁膜として有する多層配線構造を形成する方法である。
図１〜図８は、本発明の実施の形態に係る半導体装置の製造工程図である。
最初に、図１の工程では、ｐ型のシリコン基板１１の表面には素子領域１１Ａが、ＳＴＩ型の素子分離構造１２により画成されており、かかる素子領域１１Ａにゲート絶縁膜１３とゲート電極１４が積層され、ゲート絶縁膜の両側のシリコン基板中に不純物領域（不図示）が形成され、ゲート電極１４の両側には側壁絶縁膜１５が形成される。このようにして、ＭＯＳ（金属酸化物半導体）型トランジスタが形成される。なお、ＭＯＳ型トランジスタに限定されず、例えば、ダイオード、バイポーラトラジンスタ等の半導体素子でもよい。
図１の工程ではさらに、シリコン基板１１の表面とゲート電極１４および側壁絶縁膜１５を覆う絶縁膜１８を形成する。具体的には、絶縁膜１８として、化学気相堆積（ＣＶＤ）法により、例えばホスホシリケートガラス（ＰＳＧ）膜１８を、例えば基板温度６００℃で厚さ約１．５μｍ成膜する。さらに、ＰＳＧ膜１８の表面を化学的機械研磨（ＣＭＰ）法により平坦化する。
図１の工程ではさらに、ＰＳＧ膜１８の上にパッシベーション層１９を形成する。具体的には、パッシベーション層１９として、プラズマＣＶＤ法により、例えばＳｉＣ膜を、ＥＳＬ３（登録商標、Ｎｏｖｅｌｕｓｓ Ｓｙｓｔｅｍｓ社製）を使用し、厚さ約５０ｎｍを成膜する。得られるＳｉＣ膜は疎水性である。このＳｉＣ膜は、この上に形成される銅配線に対し、Ｃｕの下方への拡散を防止する銅拡散防止機能も有する。
図１の工程ではさらに、パッシベーション層１９の上に、レジスト膜２０を形成し、フォトリソグラフィ法により、次の工程でコンタクトホールを形成する位置に開口部２０−１を形成する。
次いで図２の工程では、レジスト膜２０をマスクとして、パッシベーション層１９、ＰＳＧ膜１８をエッチングしてシリコン基板１１の表面を露出させ、コンタクトホールを１８−１形成する。さらに、レジスト膜２０を除去する。
図２の工程ではさらに、シリコン基板１１の表面およびコンタクトホール１８−１の内壁を覆うように、バリアメタルとしてＴｉＮ、Ｔａ等の金属層（不図示）をスパッタリングにより堆積する。さらに、ＣＶＤ法によりタングステン膜２０ａを形成して、コンタクトホール１８−１内に充填する。さらに、パッシベーション層１９の上に堆積したタングステン膜２０ａおよび金属層を化学的機械研磨（ＣＭＰ）法により除去する。このようにして、コンタクト２１が形成される。
次いで図３の工程では、パッシベーション層１９の上に、例えば厚さ約１５０ｎｍのＬｏｗ−ｋ材料からなる層間絶縁膜２２を、例えばＳｉＬＫ（登録商標）−Ｊ１５０（ダウケミカル社製品名）を用い、塗付法により形成する。層間絶縁膜２２は、塗布後ベーキングによって溶媒を蒸発させ、熱処理によって硬化処理を行う。
図３の工程ではさらに、層間絶縁膜２２の上に、例えばＣＶＤ法により、例えばシリコン酸化膜（ＳｉＯ）のキャップ層２３を、厚さ約１００ｎｍに成膜する。
図３の工程ではさらに、キャップ層２３の上にレジスト膜２４を形成し、フォトリソグラフィ法により、次の工程で配線溝を形成する位置に開口部２４−１を形成する。さらに、レジスト膜２４をマスクとして、ドライエッチングにより、キャップ層２３および層間絶縁膜２２をエッチングしてコンタクト２１の表面を露出させる配線溝２２−１を形成する。
次いで図４の工程では、図３のレジスト膜２４を除去し、さらに、コンタクト２１の表面が露出した配線溝２２−１に、スパッタリング法により、例えば厚さ約３０ｎｍのＴａＮ膜からなるバリアメタル層２５、および厚さ約３０ｎｍのＣｕ膜からなるシードメタル層２６を形成する。
図４の工程ではさらに、シードメタル層２６の上に、Ｃｕ膜２８を電気めっき法により成膜する。さらに、ＣＭＰ法により、キャップ層２０の表面上のＣｕ膜２８、シードメタル層２６、およびバリアメタル層２５を除去する。このようにして、第１配線３０が形成される。なお、Ｃｕ膜２８の代わりにＣｕ合金膜でもよい。Ｃｕ合金としては、Ｃｕを主成分とし、Ａｌ、Ａｇ、およびＡｕのいずれかを含む合金が挙げられる。ここで、Ｃｕが主成分とは、Ｃｕ含有量が９０ａｔ％以上の場合である。また、Ｃｕ膜２８の代わりに、Ａｇ、Ａｇ合金、Ａｕ、Ａｕ合金、Ａｌ、Ａｌ合金でもよい。これらの配線材料は、後述する第２配線およびビアを形成する導電材料としても使用される。
次いで図５の工程では、キャップ層２３の上に、例えば厚さ５０ｎｍのＳｉＣ膜からなるＣｕ拡散防止層３１を、上述したパッシベーション層１９と同様にプラズマＣＶＤ法により形成する。さらに、Ｃｕ拡散防止層３１の表面にフッ化アンモニウム５％水溶液を滴下し、室温で約２分間接触させ、表面処理を施してもよい。その後、純水洗浄を行って処理液を除去し、スピナ乾燥を行う。疎水性ＳｉＣ膜の表面が親水化される。
図５の工程ではさらに、Ｃｕ拡散防止層３１の上に、例えば、厚さ約４００ｎｍのＬｏｗ−ｋ材料からなる低誘電率膜のビア層３２を形成する。ビア層３２は、例えば、Ｌｏｗ−ｋ材料のＳｉＬＫ（登録商標）‐Ｊ３５０（ダウケミカル社製品名）を使用し、この液体材料を塗布法により成膜する。さらに、ベーキングおよび加熱キュア処理を行うことによりビア層３２が形成される。
なお、ビア層３２は、低誘電率膜の方がＲＣ遅延が低減される点で好ましいが、低誘電率膜に限定されず、公知の層間絶縁膜、例えば、シリコン酸化膜（ＳｉＯ）、テトラエチルオルソシリケート（ＴＥＯＳ）を使用してＳｉＯを形成したＴＥＯＳ膜、シリコン酸窒化膜（ＳｉＯＮ）、ＰＳＧ膜等を用いてもよい。
図５の工程ではさらに、ビア層３２の上に、例えば、厚さ約５０ｎｍのＳｉＣ膜からなるエッチングストッパ層３３を形成する。エッチングストッパ層３３は、上述したパッシベーション層１９と同様にプラズマＣＶＤ法により形成する。なお、エッチングストッパ層３３の表面に、上述したフッ化アンモニウム５％水溶液を使用した表面処理を同様にして行ってもよい。
図５の工程ではさらに、エッチングストッパ層３３の上に、例えば、厚さ約４００ｎｍのＬｏｗ−ｋ材料からなる低誘電率膜の配線層３４を形成する。配線層３４は、例えば、Ｌｏｗ−ｋ材料のＰｏｒｏｕｓ ＳｉＬＫ（登録商標） Ｙ（ダウケミカル社製品名）を使用して、この液体材料を塗布法により成膜する。さらに、ベーキングおよび加熱キュア処理を行うことにより配線層３４が形成される。配線層３４をＬｏｗ−ｋ材料により形成することで、ＲＣ遅延を大幅に低減できる。
なお、ビア層３２および配線層３４の低誘電率膜は、上述した材料以外の公知の材料を用いて形成してもよい。低誘電率膜は、シリコン酸化膜（比誘電率３．９〜４．２）よりも比誘電率の低い絶縁膜であるが、例えば、ＢＳＧ（ＳｉＯ2−Ｂ2Ｏ3）膜（比誘電率３．５〜３．７）、ＳｉＯＣ膜（比誘電率２．５〜２．８）、ナノクラスタリングシリカ（ＮＣＳ、触媒化成工業社製品名）等のポーラスシリカ（比誘電率２．４）、ポーラスＢｌａｃｋ Ｄｉａｍｏｎｄ（Ａｐｐｌｉｄｅ Ｍａｔｅｒｉａｌｓ社製品名）、ＣＯＲＡＬ（登録商標、Ｎｏｖｅｌｕｓｓ Ｓｙｓｔｅｍｓ社製）（比誘電率３．２）、ＨＯＳＰ（登録商標、Ｈｏｎｅｙｗｅｌｌ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｉａｌｓ社）（比誘電率２．５）の有機シロキサンが挙げられる。
図５の工程ではさらに、配線層３４の上に、ＣＶＤ法により、例えば厚さ約１００ｎｍのＳｉＣ膜で形成されたキャップ層３５、厚さ約５０ｎｍの窒化シリコン（ＳｉＮ）層で形成されたハードマスク層３６を成膜する。
次いで図６の工程では、ハードマスク層３６の表面にレジスト膜（不図示）を形成し、フォトリソグラフィ法により、次の工程で配線溝を形成する位置に開口部を形成する。さらに、このレジスト膜をマスクとして、ドライエッチングにより、ハードマスク層３６をエッチングして開口部３６−１を形成する。さらに、レジスト膜を除去する。
図６の工程ではさらに、ハードマスク層３６およびキャップ層３５の表面を覆うレジスト膜３８を形成し、フォトリソグラフィ法により、ビアホールを形成する位置に開口部３８−１を形成する。さらに、レジスト膜３８をマスクとして、ドライエッチングにより、キャップ層３５、配線層３４、エッチングストッパ層３３、およびビア層３２を貫通し、Ｃｕ拡散防止層３１の表面を露出するビアホール３９を形成する。
次いで図７の工程では、図６のレジスト膜３８を除去し、さらにハードマスク層３６をマスクとして、ドライエッチングにより、キャップ層３５および配線層３４をエッチングする。
図７の工程ではさらに、ハードマスク層３６をマスクとして、エッチングストッパ層３３、およびビアホール３９の底部のＣｕ拡散防止層３１をエッチングし、第１配線３０の表面を露出する。これにより、配線溝４０および第１配線３０の表面が露出したビアホール３９が形成され、デュアルダマシン配線用の開口部４１（配線溝４０およびビアホール３９）が完成する。
図７の工程ではさらに、図７に示す構造体の表面を洗浄する。この洗浄工程は、特に、開口部４１を形成した際に発生したレジスト残渣やエッチング反応生成等の異物を除去するためであり、特に、開口部４１および第１配線３０の表面に付着した異物を除去するために行う。このような異物はデュアルダマシン配線の配線抵抗の増大あるいは断線を生じさせるおそれがあるが、以下に述べる洗浄工程により極めて有効に異物を除去することができると共に、低誘電率膜のビア層３２や配線層３４の損傷を回避できるものである。
図９は、本実施の形態に係る半導体装置の製造方法の洗浄工程を示すフロー図である。図９を参照するに、洗浄工程では、洗浄液による洗浄処理（第１洗浄処理、Ｓ１０２）、炭酸ガス溶解水によるリンス処理（Ｓ１０４）、中性またはアルカリ性の水素ガス溶解水による洗浄処理（第２洗浄処理、Ｓ１０６）、必要に応じて行う水によるリンス処理（Ｓ１０８）、および乾燥処理（Ｓ１１０）をこの順で行う。以下、図７および図９を参照しつつ、洗浄工程の各処理について説明する。
最初に、洗浄液による第１洗浄処理を行う（Ｓ１０２）。第１洗浄処理は、図７の構造体が形成されたウェハを、枚葉式のスピン洗浄装置を用いて、例えば１００〜１０００ｒｐｍで回転させながら洗浄液をウェハ表面に供給する。洗浄液としては、例えば、有機アミン系洗浄剤、フッ素化合物（例えば、フッ化アンモニウム）系洗浄剤、燐酸アンモニウム系洗浄剤、有機酸系洗浄剤、フッ化水素酸、シュウ酸、アンモニア等を用いることができる。洗浄液の供給量は、ウェハサイズに応じて適宜選択されるが、０．０５Ｌ／分〜２Ｌ／分の範囲に設定することが好ましい。第１洗浄処理により、開口部４１および第１配線３０の表面に付着したレジスト残渣やエッチング反応生成物等の比較的大きな異物を除去することができる。
次いで、ウェハの表面を炭酸ガス溶解水を使用してリンス処理を行う（Ｓ１０４）。具体的には、リンス処理は、ウェハを回転させながら、炭酸ガス溶解水をウェハ表面に供給して行う。これにより、ウェハ表面に残留する洗浄液を除去する。炭酸ガス溶解水は、純水に炭酸ガスを吹き込んで溶解したものであり、炭酸（Ｈ2ＣＯ3）を含んでいる。炭酸ガス溶解水は弱酸性で、ｐＨ６から７未満である。
なお、仮にリンス液に純水を用いた場合は、純水とウェハとの摩擦により静電気が発生し、あるいは、ドライエッチングの際にプラズマにより電荷が図７に示す構造体に蓄積されており、構造体を静電破壊することがある。しかし、リンス液に炭酸ガス溶解水を用いることで、静電気の発生を抑止でき、あるいは、蓄積された電荷を放電できる。さらに、このような静電気の発生や電荷の悪影響をいっそう抑止する点で、炭酸ガス溶解水の比抵抗を０．０１ＭΩ・ｃｍ〜１．０ＭΩ・ｃｍに設定することが好ましい。炭酸ガス溶解水の比抵抗が０．０１Ｍ・ｃｍ未満では、炭酸ガスの水に対する溶解度の点から実用的ではなく、比抵抗が１．０Ｍ・ｃｍを超えると静電気の発生の抑制効果が次第に低下する傾向がある。
また、第１洗浄処理（Ｓ１０２）において、有機アミン系洗浄剤を使用した場合、第１配線３０のＣｕ膜の表面の酸化銅の被膜が除去されてしまう。さらに、リンス液を単に純水にした場合に、純水中に溶存する酸素や蓄積された電荷の影響によりＣｕ膜の溶出が生じるおそれがある。これに対して、リンス液に炭酸ガス溶解水を用いることで、開口部に露出する第１配線３０のＣｕ膜の表面に酸化銅あるいは炭酸銅の薄い被膜が形成され不動態化される。このため第１配線３０の表面のＣｕ膜が溶出することを防止できる。炭酸ガス溶解水は、炭酸銅の被膜が形成されるので、Ｃｕ膜の溶出をいっそう防止できる点で好ましい。また、炭酸ガス溶解水は、第１配線３０がＣｕ膜以外に上述したＣｕを主成分とするＣｕ合金膜でもＣｕ膜と同様の効果がある点で好ましい。
また、炭酸ガス溶解水は、図７の構造体の表面に残留した場合でも、炭酸が固体として単離されないので、次の第２洗浄（Ｓ１０６）により容易に除去できる点で、後述する他の弱酸を使用するよりも好ましい。
次いで、ウェハの表面に中性またはアルカリ性の水素ガス溶解水を供給して第２洗浄処理を行う（Ｓ１０６）。第２洗浄処理は、図７の構造体が形成されたウェハを、枚葉式のスピン洗浄機を用いて、中性またはアルカリ性の水素ガス溶解水をウェハ表面に供給する。第２洗浄処理により、先の第１洗浄処理により除去しきれなかった異物、特に、エッチング反応生成物やエッチング処理容器の内壁等に堆積してウェハ表面に付着した微小な粒子状の異物を除去できる。さらに、第２洗浄処理はこのような異物のウェハ表面への再付着を抑止できる。この水素ガス溶解水の詳細な作用については明らかではないが、水素ガス溶解水は、ウェハ表面に供給されると、ウェハ表面およびそこに付着した異物のそれぞれのゼータ電位を異ならせる働きがあると推察される。水素ガス溶解水の効果は後述する実施例において説明する。
水素ガス溶解水は、純水に電解質を添加せずに電気分解によりカソード側で、４Ｈ+ ＋ ４ｅ- → ２Ｈ2の反応により発生した水素が純水に溶解して得られるものである。また、水素ガス溶解水は、水素を純水に吹き込んで溶解させることで得られる。水素ガス溶解水中の水素ガスの溶存量は、例えば０．５ｐｐｍ〜１．５ｐｐｍに設定する。
水素ガス溶解水は、アルカリ性としてもよく、アルカリ性とするためのｐＨ調整剤が添加されてもよい。このようなｐＨ調整剤としては、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、水酸化カリウム、アンモニアが挙げられる。水素ガス溶解水を中性あるいはアルカリ性に設定することで、開口部４１に露出する第１配線３０のＣｕ膜の表面の酸化銅を還元しあるいは炭酸銅を除去して、金属Ｃｕを露出することができる。その結果、次の工程でビアホールに埋め込むＣｕ材料と第１配線３０との接触抵抗を大幅に低減できる。
水素ガス溶解水の供給量は、ウェハサイズに応じて適宜選択されるが、０．１Ｌ／分〜３Ｌ／分の範囲に設定することが好ましい。
また、水素ガス溶解水をウェハの表面に供給する際に、吐出ノズル等を用いてウェハの表面に単に注ぐように供給してもよいが、吐出ノズルに超音波振動子を設置して、水素ガス溶解水に超音波を印加しながらウェハの表面に注ぐ方が好ましい。超音波の衝撃によって粒子状の異物が除去され易くなる。粒子状の異物を除去し易い点で、超音波の周波数は０．５ＭＨｚ〜１０ＭＨｚ、超音波の出力は０．３Ｗ〜１０Ｗに設定することが好ましい。
ところで、従来の二流体洗浄法は、衝撃力が強いため粒子状の異物の除去能力に優れるが、低誘電率膜、特に多孔質の低誘電率膜は機械的強度が低下しているため、機械的なダメージを受け易い。
図１０は低誘電率膜の弾性率と比誘電率との関係を示す図である。図１０は、縦軸が弾性率Ｅで対数目盛であり、上方ほど弾性率Ｅが高くなるように示している。また、横軸は比誘電率ｋを示し、右方ほど比誘電率ｋが高くなるように示している。
図１０を参照するに、低誘電率膜は、比誘電率ｋが低下するほど、指数関数的に弾性率Ｅが低下することが分かる。すなわち、ＲＣ遅延を低減するために、より低い比誘電率ｋの材料を使用すると、低誘電率膜の弾性率Ｅが低下するため、第２洗浄処理において衝撃力のより低い洗浄方法が必要となる。上記の超音波が印加された水素ガス溶解水の衝撃は二流体洗浄法よりも低いため、低誘電率膜からなるビア層３２や配線層３４の損傷を抑止できる。
図９に戻り、次いで、必要に応じて純水をウェハの表面に供給してリンス処理を行う（Ｓ１０８）。また、純水の代わりに純水に弱酸性あるいは弱アルカリ性のｐＨ調整剤を添加してｐＨ６．５〜ｐＨ７．５に調製されたリンス液を用いてもよい。
次いで、乾燥処理を行う（Ｓ１１０）。乾燥処理は、例えばスピンドライヤを用いてウェハを高速回転（２０００ｒｐｍ〜５０００ｒｐｍ）し、遠心力によりウェハ表面の水を振り切る。以上により洗浄工程が完了する。
なお、上述した洗浄工程では、炭酸ガス溶解水によるリンス処理（Ｓ１０４）を行ったが、以下に示すように、炭酸ガス溶解水の代わりに、純水に酸性を示す有機酸を添加した酸性水を用いてもよい。
図１１は、図９に示す洗浄工程の変形例を示すフロー図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１１を参照するに、洗浄工程の変形例では、洗浄液による洗浄処理（Ｓ１０２）、弱酸性水によるリンス処理（Ｓ１０４ａ）、必要に応じて行う水または炭酸ガス溶解水によるリンス処理（Ｓ１０５）、中性またはアルカリ性の水素ガス溶解水による洗浄処理（Ｓ１０６）、必要に応じて行う水によるリンス処理（Ｓ１０８）、および乾燥処理（Ｓ１１０）をこの順で行う。
洗浄工程の変形例では、洗浄液による洗浄処理（Ｓ１０２）の後に弱酸性水によるリンス処理を行う（Ｓ１０４ａ）。弱酸性水は、純水に、弱酸性を示す有機酸を添加したものである。このような有機酸としては、例えば、クエン酸、リンゴ酸、酒石酸、乳酸、グリコール酸、シュウ酸、マロン酸、コハク酸、フタル酸等が挙げられる。弱酸性水のリンス液を使用することで、上述した炭酸ガス溶解水と同様の効果、すなわち、静電気の発生や蓄積された電荷による悪影響の抑止、および第１配線３０のＣｕ膜の表面の不動態化の効果を有する。
次いで、必要に応じて、ウェハの表面を水または炭酸ガス溶解水を使用してリンス処理を行う（Ｓ１０５）。有機酸が図７の構造体の表面に残留することを回避できる。なお、このリンス処理は、次の中性またはアルカリ性の水素ガス溶解水による洗浄処理（Ｓ１０６）により代替できる場合は行わなくともよい。これ以降の処理は上述した図９に示す処理と同様であるので説明を省略する。
洗浄工程の後に、図８の工程では、図４の工程と同様に、ビアホール３９および配線溝４０（図７に示す。）にバリアメタル層４２、シードメタル層４３、Ｃｕ膜４４を順に積層する。さらに、ＣＭＰ法により、ハードマスク層３６を研磨ストッパ層として、ハードマスク層３６上のバリアメタル層、シードメタル層およびＣｕ膜（以上不図示）を除去する。これにより、第２配線４５が完成し、ビア３７および第２配線４５からなるデュアルダマシン配線が形成される。なお、ハードマスク層３６は、上述のＣＭＰ法による処理の際に消滅してもよい。
図８の工程ではさらに、第２配線４５およびハードマスク層３６の上に、例えば厚さ５０ｎｍのＳｉＣ膜で形成されるＣｕ拡散防止層４８をプラズマＣＶＤ法により成膜する。さらに、拡散防止層４８の上に、ＣＶＤ法によりシリコン酸化膜４９、およびシリコン窒化膜からなるパッシベーション層５０を形成する。なお、図示を省略するが、第２配線４５に電気的に接続されたパッド電極をパッシベーション層５０上に形成してもよい。
なお、さらに配線を多層に形成する場合は、上述した図５のビア層３２等の形成から図８のＣＭＰ法による処理の工程を繰り返して行えばよい。
本実施の形態によれば、リンス処理（図９に示すＳ１０４）においてリンス液として炭酸ガス溶解水をウェハ表面に供給することで、第１配線３０の表面に酸化銅あるいは炭酸銅の被膜を形成して不動態化させＣｕ膜２８の溶出を抑止する。そして、第２洗浄処理（図９に示すＳ１０６）において中性あるいはアルカリ性の水素ガス溶解水をウェハ表面に供給することで粒子状の異物を除去すると共に、第１配線３０の表面の酸化銅の被膜を還元し、あるいは炭酸銅の被膜を除去して第１配線３０のＣｕ金属表面を形成する。したがって、第１配線３０の溶出を抑止しつつ、低誘電率膜からなるビア層３２および配線層３４の損傷を回避しつつ、粒子状の異物を除去できる。その結果、損傷が回避されたビア層３２および配線層３４の低誘電率と、配線抵抗が低減されるので、ＣＲ遅延が低減でき、よって、高速動作が可能で高信頼性の半導体装置が実現できる。さらに、第１配線３０の表面が金属表面となるので、ビア３７との接触抵抗が低減され、ＣＲ遅延をいっそう低減できる。
また、リンス処理（図９に示すＳ１０４）においてリンス液として有機酸の水溶液を供給すること（図１１に示すＳ１０４ａ）で、炭酸ガス溶解水を使用した場合と同様の効果が得られる。
なお、本実施の形態では、図８に示すビア層３２と配線層３４との間にエッチングストッパ層３３を設けた例を説明したが、エッチングストッパ層３３を省略してもよい。また、図４の工程において、レジスト膜２４を除去した後に、上述した図９または図１１に示す洗浄工程を行ってもよい。Ｌｏｗ−ｋ材料からなる層間絶縁膜２２に形成された配線溝２２−１に損傷を与えずに、配線溝２２−１の表面を清浄化できる。
［実施例］
次に上述した実施の形態に係る半導体装置の製造方法の実施例を説明する。上述した実施の形態の半導体装置について、ビア３００万個を配線により電気的に直列に接続したビアチェーンをウェハ表面に１００個形成した。先の図８に示したビア層３２および配線層３４には様々なＬｏｗ−ｋ材料を使用して、先の図７に示す構造体が形成されたウェハを様々な洗浄条件により洗浄を行った。
まず、実施例および比較例に共通する半導体装置の製造例について説明する。最初に、２００ｍｍのウェハを使用して、上述した製造方法の図１〜図３までの工程を行った。次いで、先の図４を参照するに、第１配線３０が形成された層間絶縁膜２２として、Ｐｏｒｏｕｓ ＳｉＬＫ（登録商標） Ｙ（前出）をスピンコータで厚さ１５０ｎｍに形成した。さらに、キャップ層２３としてＣＶＤ法によりシリコン酸化膜（厚さ１００ｎｍ）を形成した。
次いで、図４で説明した製造方法により、キャップ層２３および層間絶縁膜２２に、第１配線用の配線溝（幅１００ｎｍ、深さ２５０ｎｍ）を形成した。次いで、第１配線３０を、上述した製造方法と同様に、スパッタ法によりＴａＮ膜（厚さ３０ｎｍ）のバリアメタル層２５およびＣｕ膜（厚さ３０ｎｍ）のシードメタル層２６を形成し、電気めっき法によりＣｕ膜２８を配線溝を充填する厚さに形成した。次いで、ＣＭＰ法により、キャップ層２３を露出するまで平坦化してＣｕ膜２８を最終的に厚さ約１９０ｎｍに形成した。
次いで、先の図５を参照するに、プラズマＣＶＤ法により、キャップ層２３および第１配線３０上に、ＳｉＣ膜（厚さ５０ｎｍ）のＣｕ拡散防止層３１、後述する材料からなるビア層３２（厚さ５００ｎｍ）、ＳｉＣ膜（厚さ５０ｎｍ）のエッチングストッパ層３３、後述する材料からなる配線層３４（厚さ４００ｎｍ）、ＳｉＣ膜（厚さ１００ｎｍ）のキャップ層３５、ＳｉＮ膜（厚さ５０ｎｍ）のハードマスク層３６をこの順に積層した。
次いで、先の図６および図７で説明した方法で第１配線のＣｕ膜の表面を露出するビアホール３９（内径１３０ｎｍ、深さ１５０ｎｍ）および配線溝４０（幅１３０ｎｍ、深さ１５０ｎｍ）を形成した。なお、内径および幅は、ウェハ面に平行な断面における寸法である。
次いで、ビアホール３９と配線溝４０からなる開口部４１を図９に示す手順、すなわち、Ｓ１０２、Ｓ１０４、Ｓ１０６、およびＳ１１０をこの順で行った。まず、スピン洗浄装置を用いて、ウェハを１０００ｒｐｍで回転させながら洗浄液（後程示す。）をウェハの表面に１Ｌ／分の供給量で供給しながら２分間洗浄した（Ｓ１０２）。次いで、ウェハを１０００ｒｐｍで回転させながら、ｐＨおよび比抵抗を設定した炭酸ガス溶解水をウェハの表面に２Ｌ／分の供給量で供給しながらリンスした（Ｓ１０４）。
次いで、ウェハを１０００ｒｐｍで回転させながら、ｐＨを設定した水素ガス溶解水を吐出ノズルに超音波振動子を設け、２ＭＨｚ、４０Ｗのパワーの超音波を印加して０．５Ｌ／分の供給量でウェハ表面に供給しながら洗浄した（Ｓ１０６）。なお、比較例４〜１０では、水素ガス溶解水の洗浄の代わりに、二流体洗浄法により、純水（供給量０．１Ｌ／分）を窒素ガス（流量１００Ｌ／分）でミスト状にして、ウェハ表面に噴射して洗浄を行った。次いで、スピンドライヤを用いてウェハを３０００ｒｐｍで３０秒間回転させて、乾燥した（Ｓ１１０）。以上により、開口部４１を含むウェハ表面の洗浄を完了した。
次いで、先の図８に示す製造工程と同様にして、スパッタ法によりＴａＮ膜（厚さ３０ｎｍ）のバリアメタル層４２およびＣｕ膜（厚さ３０ｎｍ）のシードメタル層４３を形成し、電気めっき法によりＣｕ膜４４を配線溝を充填する厚さに形成した。次いで、ＣＭＰ法により、キャップ層３６を露出するまで平坦化してビアおよび第２配線４５を形成した。さらに、第２配線４５およびハードマスク層３６の表面に、プラズマＣＶＤ法により、ＳｉＣ膜（厚さ５０ｎｍ）のＣｕ拡散防止層４８、シリコン酸化膜（厚さ６００ｎｍ）およびシリコン窒化膜４９からなるパッシベーション膜５０（厚さ５０ｎｍ）を形成する。さらに、ビア３００万個を第１配線３０と第２配線４５により電気的に直列に接続したビアチェーンの両端に導通試験用の端子を形成した。
実施例および比較例の評価として、開口部の洗浄を完了した後にウェハ表面の清浄度を評価するため、走査型電子顕微鏡（ＳＥＭ）を用いて、ウェハ表面の異物の数を計数した。計数方法は、ＳＥＭによりウェハの表面を拡大し、ウェハの表面の１ｃｍ2の領域内にある、０．２μｍ以上の大きさの異物を計数した。
また、ＳＥＭにより洗浄後の配線溝およびビアホール等の配線パターンの損傷の有無を評価した。具体的には、ウェハ表面１ｃｍ2の範囲をＳＥＭにより９箇所観察し、配線溝やビアホールの一部に潰れやめくれが１箇所でも認められた場合に損傷有りとした。なお、ウェハ表面１ｃｍ2の範囲には、配線溝が全長１０ｍ、ビアホールが４００００個形成されている。
また、ビアチェーンの断線を導通試験により評価し、導通有りの場合を合格とし、合格したビアチェーン数／ビアチェーンの総数（１００個）×１００をビアチェーン歩留まり（％）とした。
次に、実施例および比較例の洗浄条件および評価結果を説明する。図１２〜図１５は、実施例および比較例の洗浄条件および評価結果を示す図である。
［実施例１〜５および比較例１〜４］
図１２には、実施例１〜５および比較例１〜４、並びに次に説明する実施例６および比較例５の洗浄条件および評価結果を示している。以下、図１２を参照しながら説明する。
実施例１〜５および比較例１〜４では、先の図６に示すビア層３２および配線層３４を、Ｐｏｒｏｕｓ ＳｉＬＫ（登録商標） Ｙ（前出）を使用し、スピンコータを用いて形成した。洗浄液は、フッ素化合物ベースのＥＫＣ６４０（登録商標、ＥＫＣ社製）を使用した。また、図１１に示すように、炭酸ガス溶解水の比抵抗と水素ガス溶解水のｐＨを設定した。炭酸ガス溶解水の比抵抗は、炭酸ガスの濃度を調整して制御した。また、水素ガス溶解水のｐＨ調整剤としてＴＭＡＨを使用して所定のｐＨに設定した。なお、以下の実施例および比較例も同様にして水素ガス溶解水のｐＨを設定した。
実施例１〜５では、ウェハ表面の異物の個数が０個であり、配線パターンの損傷がなかった。比較例１は、ビアチェーン歩留まりが８０％に対して、実施例１〜３では１００％になっている。比較例１は、炭酸ガス溶解水の比抵抗が２．１ＭΩ・ｃｍに設定され、一方、実施例１〜３は、０．０１ＭΩ・ｃｍ〜１ＭΩ・ｃｍに設定されている。このことから、炭酸ガス溶解水の比抵抗が０．０１ＭΩ・ｃｍ〜１ＭΩ・ｃｍが好ましいことが分かる。
また、実施例１、４、および５では、水素ガス溶解水のｐＨを７〜９．８に設定し、これに対し、比較例２では、水素ガス溶解水のｐＨを６、比較例３では、水素ガス溶解水のｐＨを１１に設定し、これ以外は同様の条件で洗浄工程を行った。異物の個数が比較例２は、実施例１、４および５よりも悪い結果となり、ビアチェーン歩留まりは、比較例２および３が実施例１、４および５よりも大幅に悪化している。これらのことから、水素ガス溶解水のｐＨを７〜９．８に設定することが好ましいことが分かる。
また、比較例４では、水素ガス溶解水による洗浄を行わず、その代わりに上述した二流体洗浄法を用いて洗浄を行った。比較例４では、異物の個数、配線パターンの損傷、およびビアチェーン歩留まりが実施例１〜５よりも悪化している。このことから、実施例１〜５の方が、二流体洗浄法よりも洗浄能力が高く、かつＰｏｒｏｕｓ ＳｉＬＫ（登録商標） Ｙ（前出）からなるビア層および配線層にダメージを与えず、よって高信頼性の半導体装置を製造できることが分かる。
［実施例６および比較例５］
実施例６および比較例５では、先の図６に示すビア層３２にプラズマＣＶＤ法によりシリコン酸化膜を形成した以外は、実施例１〜５と同様の構成および洗浄条件とした。但し、比較例５では水素ガス溶解水による洗浄を行わず、その代わりに上述した二流体洗浄法を用いて洗浄を行った。
比較例５では、ビア層３２がＰｏｒｏｕｓ ＳｉＬＫ（登録商標） Ｙ（前出）よりも弾性率等の機械的強度が高いシリコン酸化膜を使用したにも拘わらず、配線パターンの損傷が認められ、ビアチェーン歩留まりが比較例４よりもやや良好であるものの、実施例６よりも大幅に悪化している。このことからも、水素ガス溶解水による洗浄の方が二流体洗浄法よりも優れていることが分かる。
［実施例７〜１１および比較例６］
図１３には、実施例７〜１１および比較例６、並びに次に説明する実施例１２および比較例７の洗浄条件および評価結果を示している。以下、図１３を参照しながら説明する。
実施例７〜１１および比較例６では、先の図６に示すビア層３２および配線層３４を、ポーラスＢｌａｃｋ Ｄｉａｍｏｎｄ（前出）を使用し、ＣＶＤ法により形成した。洗浄液は、シュウ酸３ｗｔ％水溶液を使用した。また、図１３に示すように炭酸ガス溶解水の比抵抗と水素ガス溶解水のｐＨを設定した。
実施例７〜１１では、ウェハ表面の異物の個数が０個であり、配線パターンの損傷がなかった。実施例７〜９により、炭酸ガス溶解水の比抵抗が０．０１ＭΩ・ｃｍ〜１ＭΩ・ｃｍが好ましいことが分かる。また、実施例７、１０、および１１から、水素ガス溶解水のｐＨを７〜９．８に設定することが好ましいことが分かる。
また、比較例６では、水素ガス溶解水による洗浄を行わず、その代わりに上述した二流体洗浄法を用いて洗浄を行った。比較例６では、異物の個数、配線パターンの損傷、およびビアチェーン歩留まりが実施例７〜１１よりも悪化している。このことから、ビア層および配線層材料にポーラスＢｌａｃｋ Ｄｉａｍｏｎｄ（前出）を用いた場合は、水素ガス溶解水による洗浄の方が、二流体洗浄法よりも洗浄能力が高く、かつダメージを与えず、よって、高信頼性の半導体装置を製造できることが分かる。
［実施例１２および比較例７］
実施例１２および比較例７では、先の図６に示すビア層３２にプラズマＣＶＤ法によりシリコン酸化膜を形成した以外は、実施例７〜１１と同様の構成および洗浄条件とした。但し、比較例７では水素ガス溶解水による洗浄を行わず、その代わりに上述した二流体洗浄法を用いて洗浄を行った。
比較例７では、ビア層３２のシリコン酸化膜がポーラスＢｌａｃｋ Ｄｉａｍｏｎｄ（前出）よりも弾性率等の機械的強度が高いにも拘わらず配線パターンの損傷が認められ、ビアチェーン歩留まりが比較例６よりもやや良好であるものの、実施例１２よりも大幅に悪化している。このことからも、水素ガス溶解水による洗浄が二流体洗浄法よりも優れていることが分かる。
［実施例１３〜１７および比較例８］
図１４には、実施例１３〜１７および比較例８の洗浄条件および評価結果を示している。以下、図１４を参照しながら説明する。
実施例１３〜１７および比較例８では、先の図６に示すビア層３２および配線層３４を、ＣＯＲＡＬ（登録商標、前出）を使用し、ＣＶＤ法により形成した。洗浄液は、シュウ酸３ｗｔ％水溶液を使用した。また、図１３に示すように炭酸ガス溶解水の比抵抗と水素ガス溶解水のｐＨを設定した。
実施例１３〜１７では、ウェハ表面の異物の個数が０個であり、配線パターンの損傷がなかった。実施例１３〜１５により、炭酸ガス溶解水の比抵抗が０．０１ＭΩ・ｃｍ〜１ＭΩ・ｃｍが好ましいことが分かる。また、実施例１３、１６、および１７から、水素ガス溶解水のｐＨを７〜９．８に設定することが好ましいことが分かる。
また、比較例８では、水素ガス溶解水による洗浄を行わず、その代わりに上述した二流体洗浄法を用いて洗浄を行った。比較例８では、異物の個数、配線パターンの損傷、およびビアチェーン歩留まりが実施例１３〜１７よりも悪化している。このことから、ビア層および配線層材料にＣＯＲＡＬ（登録商標、前出）を用いた場合は、水素ガス溶解水による洗浄の方が、二流体洗浄法よりも洗浄能力が高く、かつダメージを与えず、よって、高信頼性の半導体装置を製造できることが分かる。
［実施例１８〜２３および比較例９］
図１５には、実施例１８〜２３および比較例９、並びに次に説明する実施例２４および比較例１０の洗浄条件および評価結果を示している。以下、図１５を参照しながら説明する。
実施例１８〜２３および比較例９では、先の図６に示すビア層３２および配線層３４を、ポーラスシリカ系のＮＣＳ（前出）を使用し、スピンコータを用いて形成した。洗浄液は、シュウ酸３ｗｔ％水溶液を使用した。また、図１５に示すように炭酸ガス溶解水の比抵抗と水素ガス溶解水のｐＨを設定した。
実施例１８〜２３では、ウェハ表面の異物の個数が０個であり、配線パターンの損傷がなかった。実施例１８〜２０により、炭酸ガス溶解水の比抵抗が０．０１ＭΩ・ｃｍ〜１ＭΩ・ｃｍが好ましいことが分かる。また、実施例１８、２１、および２２から、水素ガス溶解水のｐＨを７〜９．８に設定することが好ましいことが分かる。
また、実施例２３では、水素ガス溶解水による洗浄の際に、超音波を印加せずに水素ガス溶解水をウェハ表面に注いだ。この場合もウェハ表面の異物の個数、配線パターンの損傷、およびビアチェーンの歩留まりが、超音波を印加した実施例２２と同様の良好な結果が得られた。このことから、水素ガス溶解水による洗浄は、超音波のような物理的な作用がなくとも異物の除去能力が優れていることが分かる。よって、従来、十分に清浄化できなかった機械的強度が低い低誘電率膜にも適用可能なことが期待できる。
また、比較例９では、水素ガス溶解水による洗浄を行わず、その代わりに上述した二流体洗浄法を用いて洗浄を行った。比較例９では、異物の個数、配線パターンの損傷、およびビアチェーン歩留まりが実施例１８〜２３よりも悪化している。このことから、ビア層および配線層材料にナノクラスタリングシリカ（前出）を用いた場合は水素ガス溶解水による洗浄の方が、二流体洗浄法よりも洗浄能力が高く、かつダメージを与えず、よって、高信頼性の半導体装置を製造できることが分かる。
［実施例２４および比較例１０］
実施例２４および比較例１０では、先の図６に示すビア層３２にプラズマＣＶＤ法によりシリコン酸化膜を形成した以外は、実施例１８〜２３と同様の構成および洗浄条件とした。但し、比較例１０では水素ガス溶解水による洗浄を行わず、その代わりに上述した二流体洗浄法を用いて洗浄を行った。
比較例１０では、ビア層３２のシリコン酸化膜がナノクラスタリングシリカ（前出）よりも弾性率等の機械的強度が高いにも拘わらず配線パターンの損傷が認められ、ビアチェーン歩留まりが実施例２４よりも大幅に悪化している。このことからも、水素ガス溶解水による洗浄が二流体洗浄法よりも優れていることが分かる。
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。例えば、本実施の形態に係る製造方法の洗浄工程は、他の半導体装置、例えばビア層および配線層のいずれもがシリコン酸化膜からなる場合でも適用できる。
以上詳述したところから明らかなように、本発明によれば、高速動作および高信頼性を有する半導体装置の製造方法を提供できる。

Claims (12)

  1. 基板上に低誘電率膜を含む絶縁層と配線からなる配線構造を有する半導体装置の製造方法であって、
    ドライエッチングにより前記絶縁層を開口し、前記配線の表面を露出する開口部を形成するエッチング工程と、
    前記絶縁層の開口部および配線の表面を洗浄する洗浄工程と、
    前記開口部に導電材料を充填し他の配線を形成する工程とを含み、
    前記洗浄工程は、
    洗浄液を使用して洗浄する第１の洗浄処理と、
    炭酸および有機酸からなる群のうちいずれかと、水とを含むリンス液を使用してリンスする処理と、
    中性またはアルカリ性の水素ガス溶解水を前記基板表面に供給して洗浄する第２の洗浄処理と、を含むことを特徴とする半導体装置の製造方法。
  2. 前記絶縁層は、前記配線上にビア層と配線層とがこの順に積層してなり、前記配線層が低誘電率膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記低誘電率膜がシリコン系材料の場合は、第１の洗浄処理の洗浄液にフッ素化合物系の洗浄液を使用することを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記炭酸を含むリンス液は、炭酸ガスを水に溶解した炭酸ガス溶解水であることを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記有機酸は、その水溶液が酸性を示すことを特徴とする請求項１記載の半導体装置の製造方法。
  6. 前記リンス液に有機酸が含まれる場合は、前記リンスする処理と、第２の洗浄処理との間に、水または炭酸ガス溶解水を基板表面に供給してリンスすることを特徴とする請求項１の半導体装置の製造方法。
  7. 前記リンス液の比抵抗が０．０１ＭΩ・ｃｍ〜１．０ＭΩ・ｃｍの範囲に設定されることを特徴とする請求項１記載の半導体装置の製造方法。
  8. 前記中性またはアルカリ性の水素ガス溶解水は、ｐＨが７〜９．８の範囲に設定されてなることを特徴とする請求項１記載の半導体装置の製造方法。
  9. 前記アルカリ性の水素ガス溶解水は、水素ガスを溶解した水にアルカリ性のｐＨ調整剤が添加されてなることを特徴とする請求項１記載の半導体装置の製造方法。
  10. 前記第２の洗浄処理は、前記水素ガス溶解水に超音波を印加して洗浄することを特徴とする請求項１記載の半導体装置の製造方法。
  11. 前記洗浄工程は、基板を回転させながら行うことを特徴とする請求項１記載の半導体装置の製造方法。
  12. 前記配線は、Ｃｕ、Ｃｕを主成分としＡｌ、Ａｇ、およびＡｕのいずれかを含む合金からなることを特徴とする請求項１記載の半導体装置の製造方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5103006B2 (ja) * 2006-11-16 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2012047377A1 (en) * 2010-10-07 2012-04-12 The Regents Of The University Of California Nanostructure surface modified cu thin film for lithium ion negative electrode application
JP2012109290A (ja) * 2010-11-15 2012-06-07 Kurita Water Ind Ltd シリコンウェハ清浄化方法及びシリコンウェハ清浄化装置
US8518634B2 (en) * 2011-02-08 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Cleaning process for semiconductor device fabrication
JP6289241B2 (ja) * 2013-06-20 2018-03-07 東京エレクトロン株式会社 液処理方法、液処理装置及び記憶媒体
JP6531406B2 (ja) * 2015-01-29 2019-06-19 栗田工業株式会社 半導体装置の製造方法
CN106033711A (zh) * 2015-03-18 2016-10-19 联华电子股份有限公司 基底的清洁方法
US9570285B2 (en) * 2015-04-17 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cleaning composition and methods thereof
US9425087B1 (en) * 2015-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming semiconductor device structure
US10504821B2 (en) * 2016-01-29 2019-12-10 United Microelectronics Corp. Through-silicon via structure
JP2018174227A (ja) * 2017-03-31 2018-11-08 日本電気株式会社 銅配線層内への抵抗変化素子の製造方法
CN114649191A (zh) * 2020-12-21 2022-06-21 中芯国际集成电路制造(上海)有限公司 半导体结构的清洗方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001185520A (ja) * 1999-12-24 2001-07-06 M Fsi Kk 半導体素子形成用基板表面処理方法
JP2003059894A (ja) * 2001-06-05 2003-02-28 Dainippon Screen Mfg Co Ltd 基板処理装置
JP2003103228A (ja) * 2001-09-28 2003-04-08 Nomura Micro Sci Co Ltd 電子工業用基板表面附着物の除去装置及び除去方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5990060A (en) * 1997-02-25 1999-11-23 Tadahiro Ohmi Cleaning liquid and cleaning method
JP3654478B2 (ja) * 1997-03-04 2005-06-02 アルプス電気株式会社 洗浄水製造・供給システム及び製造・供給方法並びに洗浄システム
US5977041A (en) * 1997-09-23 1999-11-02 Olin Microelectronic Chemicals Aqueous rinsing composition
US6743301B2 (en) 1999-12-24 2004-06-01 mFSI Ltd. Substrate treatment process and apparatus
DE60044470D1 (de) * 2000-06-23 2010-07-08 Fujitsu Ltd Verfahren zur herstellung eines halbleiterelement
US7456113B2 (en) * 2000-06-26 2008-11-25 Applied Materials, Inc. Cleaning method and solution for cleaning a wafer in a single wafer process
US6550988B2 (en) 2000-10-30 2003-04-22 Dainippon Screen Mfg., Co., Ltd. Substrate processing apparatus
JP3667273B2 (ja) * 2001-11-02 2005-07-06 Ｎｅｃエレクトロニクス株式会社 洗浄方法および洗浄液
JP2003313594A (ja) * 2002-04-22 2003-11-06 Nec Corp 洗浄液および半導体装置の製造方法
JP2004096055A (ja) 2002-07-08 2004-03-25 Dainippon Screen Mfg Co Ltd 基板処理方法および基板処理装置
JP4086567B2 (ja) * 2002-07-10 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2004273961A (ja) 2003-03-12 2004-09-30 Ebara Corp 金属配線形成基板の洗浄処理装置
JP4383248B2 (ja) * 2003-06-19 2009-12-16 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US20070000519A1 (en) * 2005-06-30 2007-01-04 Gunilla Jacobson Removal of residues for low-k dielectric materials in wafer processing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001185520A (ja) * 1999-12-24 2001-07-06 M Fsi Kk 半導体素子形成用基板表面処理方法
JP2003059894A (ja) * 2001-06-05 2003-02-28 Dainippon Screen Mfg Co Ltd 基板処理装置
JP2003103228A (ja) * 2001-09-28 2003-04-08 Nomura Micro Sci Co Ltd 電子工業用基板表面附着物の除去装置及び除去方法

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