KR20060030111A - 반도체 장치 제조 방법 및 장치 - Google Patents

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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 기판(1)과 적어도 하나의 반도체 소자를 포함하는 반도체 바디(11)를 갖는 반도체 장치 제조 방법에 관한 것으로, 적어도 하나의 전기 절연층(2)과 적어도 하나의 전기 도전층(3)을 갖는 적층 구조체를 형성하는데, 패터닝된 포토레지스트층(4)과 에칭 공정에 의해 적층 구조체에 개구를 형성하고, 에칭 공정 동안에 반도체 바디(11)의 표면에 잔류물이 형성되는데, 에칭 공정 후에 산소-함유 화합물을 이용하는 처리에 의해 포토레지스트층(4)을 애싱하며, 그 후 희석된 산 수용액을 포함하며 실온 이상으로 가열된 세정제를 이용하는 세정 동작을 이 표면에 수행함으로써, 형성된 잔류물을 제거하게 한다. 본 발명에 따르면, 세정제로 황산을 선택한다.

Description

반도체 장치 제조 방법 및 장치{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND AN APPARATUS FOR USE IN SUCH A METHOD}
본 발명은 기판과, 적어도 하나의 능동 반도체 소자를 포함하는 반도체 바디를 갖는 반도체 장치 제조 방법에 관한 것으로, 반도체 소자를 형성한 후, 적어도 하나의 전기 절연층과 적어도 하나의 전기 도전층을 갖는 적층 구조체를 제공하는데, 패터닝된 포토레지스트층(4)과 에칭 공정에 의해 적층 구조체에 개구를 형성하고, 에칭 공정 동안에 반도체 바디의 표면에 잔류물이 형성되는데, 에칭 공정 후에 산소-함유 화합물을 이용하는 처리에 의해 포토레지스트층을 애싱하며, 그 후 희석된 산 수용액을 포함하며 실온 이상으로 가열된 세정제를 이용하는 세정 동작을 이 표면에 수행함으로써, 형성된 잔류물을 제거하게 한다. 예를 들어, 소위 비아(via) 또는 접합 패드에 대한 개구로서 절연층에 개구를 형성할 수 있다. 또한, 개구의 형성은 금속 층과 같은 발라진 도전층 일부의 제거도 포함할 수 있는데, 이 경우에 도전층의 나머지 부분은 예를 들어 접속 도체를 형성한다. 이러한 방법은 비교적 저렴하고 안전한 세정제를 사용할 수 있으며, 폐기 시에 환경에 대한 피해가 적다는 장점을 갖는다.
또한, 본 발명은 이러한 방법에서 사용하는 장치 및 방법에 관한 것이다.
도입 단락에서 설명한 종류의 방법은 2000년도 10월 24일자로 공개된 공개 번호 US 6,136,767의 미국 특허 명세서로부터 알려져 있다. 이 문헌에는, 금속-충진 비아(via)와 같은 전기 접속 영역을 형성한 후, 에칭 공정에서 사용하는 포토레지스터층을 예를 들어 산소 처리를 이용하는 애싱(ashing)에 의해 제거하는 방법이 설명되어 있다. 그러나, 이 처리 후, 유기 또는 비유기 성질의 바람직하지 못한 잔여물이 반도체 바디의 표면 뒤에 남게 된다. 이 특허 문헌에서는, 초산(acetic acid) 및 인산(phosphoric acid)의 물-희석 용액을 함유하는 세정제를 이용하여 표면을 세정하도록 제안한다. 이 문헌에 따르면, 인산은 비유기 잔여물을 제거하는 데 아주 적합하며, 초산은 유기 잔여물을 제거하는 데 특히 적합하다. 전형적으로 2개의 산 모두에 대해 약 5 체적량 %가 적합할 것이다. 세정 동작 동안의 적합한 동작 온도는 약 30 내지 45℃일 것이다. 이 방법은 특히 제조 공정의 소위 BEOL(=back-end of line) 단계에 적합한데, 이 단계에서는 실제로 공통적으로 소위 IC용의 다수의 트랜지스터 형태를 취하는 반도체 소자를 하나 이상의 전기 절연 유기층의 적층 구조체에 의해 반도체 바디에 형성한 후, 일반적으로 금속으로 구성되는 하나 이상의 도전층, 접속 도전체 또는 소위 접합 패드와 같은 접속 영역을 형성한다.
주지의 방법의 결점은 특히 대규모 대량 생산의 경우에 비교적 고가이며 환경에 어떤 피해를 준다는 점이다.
그러므로, 본 발명의 목적은 저렴하며 환경에 거의 피해를 주지 않으면서 잔류물을 제거하는 데 특히 효율적인 방법을 제공하는 것이다.
이를 달성하기 위해, 도입 단락에서 설명한 종류의 방법은 본 발명에 따라 세정제의 산으로서 황산을 선택한다.
한편으로는 에칭 동안에 형성되어 레지스트층 에칭 후에 표면상에 남아있는 잔류물을 증가된 온도에서 희석된 황산 수용액이 매우 효율적으로 제거하고, 다른 한편으로는 알루미늄 또는 알루미늄 합금 또는 티타늄(나트라이드)과 같은 접속 영역에서 도체로서 사용되는 대부분의 금속이 이 공정에서 실질적으로 영향 받지 않는다는 놀라운 사실을 발견하였다. 이는 특히 1997년도 12월 31일에 공개번호 WO 97/50019로 공개된 PCT 특허 명세서에서 이와 대조적으로 물의 농도가 낮은 경우에 황산과 같은 농축된 산은 금속을 부식시키지 않으므로 황산과 그 혼합물이 BEOL 단계를 위해 농축된 형태가 적합하다고 주장한다는 사실을 고려할 때 놀라운 것이다. 그러나, 본 발명에 따른 방법에서, 사용하는 용액은 많이 희석된 황산 수용액이다. 적합하다고 판명된 농도는 0.01 내지 10 중량 % 범위에 존재한다. 0.5 내지 5 중량 % 사이, 예를 들어 2.5 중량 % 농도에서 우수한 결과를 달성한다. 황산의 고유 무게는 약 2 g/㎤이므로, 이는 약 1%의 부피 농도에 해당한다. 이는 본 발명에 따른 방법은 우수한 결과를 얻기 위해 매우 작은 양의 산이면 충분하므로 특히 저렴하며 환경 친화적이라는 것을 의미한다. 이 방법의 결과로서 발생되는 폐기물은 바람직하게는 동일한 양의 칼슘 이온을 추가함으로써 쉽게 정화될 수 있는데, 이는 황산 칼슘은 실질적으로 불용해성이어서 침전시키기 때문이다. 그 후 간단한 여과 과정으로 형성된 황산 칼슘과 물을 분리시킨다. 아세트산(acetic acid)을 이용하는 주지의 방법에서는 이것이 가능하지 않은데, 아세트산의 비유기 염은 물에서만 잘 녹기 때문이다. 수산화 칼슘을 칼슘 이온의 소스로 이용하는 경우에는, 간단한 방식으로 동시에 산성도를 거의 중성 값으로 할 수도 있다.
또한, 본 발명은 실리콘 옥사이드, 실리콘 니트라이드 및 실리콘 옥사이니트라이드와 같은 비유기 유전체는 HF를 제외한 무기산에 대해 우수한 저항성을 갖는다는 인식에 기초한다. 그러나, 본 발명에 따른 방법은 제조할 반도체 장치에 유기 유전체가 존재하는 경우에도 유리하게 사용할 수 있다.
본 발명에 따른 방법의 바람직한 실시예에서, 황산과 (탈염된) 물만을 사용하는 세정제를 사용한다. 황산과 탈이온수 외에도 과산화 수소를 포함하는 세정제에 비해, 이러한 세정제는 소위 라이너(liner) 및/또는 반사-방지 코딩(anti-reflective coating)으로서 자주 이용하는 Ti 및/또는 TiN 층을 실질적으로 손상시키지 않는다는 장점을 지닌다. 이들 목적을 위해, Ti 및/또는 TiN층은 상호 접속층으로서 기능하는 알루미늄 또는 알루미늄 합금층 아래 및/또는 위에 배치할 수 있다. 이와 달리 또는 이에 추가하여, Ti 및/또는 TiN층은 비아 또는 마개로서 기능하는 알루미늄 또는 알루미늄 합금층 주위에 배치할 수 있다. 이들 Ti 및/또는 TiN층 중 어떤 층의 손상은 전기 소자의 오동작을 초래하여 산출량을 감소시킬 수 있다.
황산과 탈이온수 외에 과산화 수소도 포함하는 세정제에 비해 황산과 탈이온수만을 포함하는 세정제의 다른 장점은 비교적 두꺼운 잔류물층을 제거할 수 있다는 점이다.
다른 바람직한 실시예에서는, 저농도의 황산과 물 외에도, 바람직하게는 비교적 작은 무게 농도인 인산도 포함하는 세정제를 사용한다. 환경에 따라서, 이는 가격과 환경에 대한 피해를 줄이며 보다 우수한 결과를 가능하게 하는데, 결국 전술한 칼슘 이온을 이용하는 처리에서도, 인산 이온은 물에서 (실질적으로) 황산 칼슘과 같이 불용해성인 인산 칼슘의 형태로 침전된다. 적합하다고 판명된 인산 농도는 0.01 내지 5 중량 %, 바람직하게는 0.1 내지 1 중량 % 범위에 존재한다. 또한 인산의 고유 무게가 약 2g/㎤이므로, 이는 체적량도 매우 낮다는 것을 의미한다.
본 발명에 따른 방법에서, 세정 공정은 바람직하게는 실온, 즉, 20℃에서 60℃ 사이의 온도에서 수행한다. 30에서 45℃ 사이의 온도를 이용하여 매우 우수한 결과를 달성하였다. 적합한 처리 시간은 2분에서 30분 사이에 존재하고 형성되는 접속 영역의 성질에 의존하는데, 금속 트랙에 대한 처리 시간은 바람직하게는 2분에서 5분이며, 비아에 대해서는 10분에서 30분이고, 소위 접합 패드에 대해서는 2분에서 15분 범위이다.
다른 바람직한 실시예에서는, 세정제는, 황산 기반 또는 황산과 인산 기반의 이 세정제를 이용하는 세정 단계 후에 고온의 탈이온수로 처리된다. 레지스트층에 애싱된 후에 남은 잔류물은 탈이온수가 충분히 고온이면 이를 이용하여서도 대부분 제거할 수 있다는 것을 발견하였다. 경우에 따라, 황산을 생략할 수 있다. 이 목적에 적합한 것으로 판명된 온도는 60에서 90℃, 바람직하게는 70에서 75℃에 존재한다. 이 측정치의 조합에 의해, 총 세정 시간량은 반드시 다소 감소될 수 있다. 탈이온수를 이용하는 린싱 방법은 그 자체로 잘 알려져 있으나 공통적으로 실온의 탈이온수를 사용한다. 황산 또는 황산과 인산을 이용하는 처리도 증가된 온도에서 수행되어야 하므로, 전술한 고온의 탈이온수를 이용하는 린싱 방법은 에너지 관점에서 쉽게 수행할 수 있다. 또한, 전술한 린싱 동작은 추가 단계를 요구하지 않는데, 세정 동작 후 저온의 탈이온수를 이용하는 린싱이 이미 통상적 단계에 포함되기 때문이다.
본 발명에 따른 방법의 특히 유리한 변형에서는, 세정제를 이용하는 세정 단계에 이어서 탈이온수를 이용하는 린싱 단계를 수행하는데, 세정 단계와 린싱 단계를 포함하는 이 절차를 수차례 반복한다. 린싱 단계에 있어서, 바람직하게는 실온의 탈이온수를 사용한다. 세정-린싱 절차를 반복하는 횟수는 바람직하게는 2회 내지 4회이다. 이러한 방법은 한편으로는 우수한 세정 결과를 제공하면서 다른 한편으로는 소모되는 전체 시간이 매우 적다는 놀라운 사실을 발견하였다. 예를 들어, 섭씨 45도로 가열된 희석된 황산을 이용하는 세정 단계는 30에서 60초 동안, 바람직하게는, 30초 동안 수행되며, 실온의 탈이온수를 이용하여 20초 동안 수행되는 린싱 단계가 이어지는데, 이는 전술한 세정-린싱 주기가 2 내지 4회, 경우에 따라 5회 이상, 예를 들어 7회에 이르기까지 반복한 경우에 전술한 관점에서 매우 적합한 것으로 판명되었다. 4회를 수행한 후의 결과가 만족스럽지 못한 경우, 희석된 황산을 이용하는 세정 단계의 지속 시간 및/또는 세정제의 온도를 증가시키는 것이 유리할 수 있다. 다른 경우에는, 섭씨 45도로 가열된 희석된 황산을 이용하는 세정 단계를 60초에서 240초 동안, 예를 들어 120초 동안 수행한다.
바람직하게는, 에칭 공정 후에 형성되는 애시 잔류물의 발생과 세정제를 이용하는 세정 사이의 시간은 48시간 이하, 예를 들어 24시간 또는 그 이하이다. 본 발명가는 전술한 애시 잔류물은 그들의 제거 가능성 작용, 즉, 제거 용이성을 변경할 수 있다는 것을 이해하였다. 이 변경은 전술한 애시 잔류물이 비교적 습한 공기를 겪을 때 특히 판명될 수 있다.
본 발명에 따른 방법은, 전기 접속부가 텅스텐 충진 비아로서 형성되며, 비아는 텅스텐의 일부를 덮지 않는 알루미늄-함유 또는 알루미늄-구리-함유 도전 트랙에 의해 자신의 상부측에서 접촉되는 반도체 장치 세정용으로 매우 적합한 것으로 판명되었다. 이러한 경우에, 텅스텐도 세정제에 노출되지만 이 텅스텐은 실질적으로 손상되지 않는다는 놀라운 사실을 발견하였다. 다시 말해, 텅스텐 부식이라 알려진 현상을 방지한다. 이는 특히 그 크기가 점점 작아지고 있는 오늘날의 IC(=Integrated Circuit) 공정에서 매우 유리한 점을 지니는데, 왜냐면 도전 트랙이 텅스텐을 완전히 덮는 방식으로 텅스텐 충진 비아상에 도전 트랙을 위치시키는 것이 사실상 불가능하기 때문이다.
본 발명의 이들 및 다른 양태는 첨부된 도면을 참조한 설명으로부터 명백해질 것이다.
도 1 내지 도 3은 본 발명에 따른 방법을 이용하는 연속적 제조 단계에서의 IC와 같은 반도체 장치의 두께 방향에 대해 수직한 개략적 단면도이다.
도 4 내지 6은 본 발명에 따른 방법의 변형을 이용하는 연속적 제조 단계에서의 IC와 같은 반도체 장치의 두께 방향에 대해 수직한 개략적 단면도이다.
도 7 내지 도 9는 본 발명에 따른 또 다른 방법의 변형을 이용하는 연속적 제조 단계에서의 IC와 같은 반도체 장치의 두께 방향에 대해 수직한 개략적 단면도이다.
도 10은 본 발명에 따른 장치의 개략적 표현이다.
두께 방향으로의 크기와 같은 치수는 실제 규격대로 도시된 것이 아니라 명확히 하기 위해 확대된 것이다. 상이한 도면에서, 대응 영역 또는 부분은 도시될 때마다 동일한 참조 번호로 도시된다.
도 1 내지 도 3은 본 발명에 따른 방법을 이용하는 연속적 제조 단계에서의 IC와 같은 반도체 장치의 두께 방향에 대해 수직한 개략적 단면도이다. 이 장치(10)는(도 1 참조) 기판(1)과 반도체 바디(11)를 포함하는데, 이들은 구별하여 도시하지 않았으며 예를 들어 실리콘으로 구성한다. 반도체 바디(11)에는, 예를 들어 하나 이상의 에피택셜 실리콘 층(epitaxial silicon layers)에 바람직하게는 트랜지스터와 같은 다수의 반도체 소자를 전형적 방식으로 형성한다. 반도체 바디(11)의 표면상에는, 예를 들어 실리콘 다이옥사이드로 구성되는 절연층(2)을 예를 들어 열 산화 또는 CVD(화상 기상 증착) 공정에 의해 제공한다. 이어서 이 절연층에는 예를 들어 기상 증착 또는 스퍼터링에 의해 Ti 또는 TiN 또는 TiW 또는 그 조합으로 구성되는 박층으로 덮일 수도 그렇지 않을 수도 있는 알루미늄(또는 알루미늄 구리 합금)층(3)을 제공한다. 이 층(3)에는 포트리소그래피에 의해 패터닝되는 포트레지스터층(4)을 이용하여 원하는 패턴을 제공한다. 패턴의 외부에는(도 2 참조), 예를 들어 플라즈마 에칭에 의해 알루미늄층(3)을 제거한다. 이어서, 예를 들어 산소 플라즈마에 의해 포토레지스터층(4)이 애싱된다. 이 공정에서, 포토레지스터층은 대부분 제거되지만, 에칭 동안 형성되는 유기 및/또는 비유기 잔류물(6)이 반도체 바디(11)의 표면상에 남게 된다. 형성된 잔류물(6)은 알루미늄층(3)의 측면부 뿐만 아니라 이 층(3)의 상부측 (부분)도 덮을 수 있다.
본 발명에 따르면, 이들 잔류물(6)은 이 예에서는 탈이온수의 황산을 2.5 중량 %로 포함하는 세정제를 이용하여 제거한다. 세정 단계는 정적 배스(bath)를 이용하는 소위 습식-벤치 머신(wet-bench machine)에서 2분간 45℃로 수행한다. SEM(=Secondary Electron Emission) 리코딩은(도 3 참조) 세정 단계 후 반도체 바디(11)의 표면상에 잔류물이 거의 남지 않음을 보여준다. 이들 결과물은 카테콜 아민 또는 하이드록실 아민을 기초로 하는 상업적으로 이용 가능한 세정제를 이용하여 비교를 위해 수행되는 세정 단계의 결과와 유사하거나 그보다 우수하다. 다른 실시예에서, 황산을 5 중량 %로 포함하고 인산을 5 중량 %로 포함하는 세정제를 사용하였다. 또한, 이 경우에 온도는 45℃였으며 처리 시간은 2분이었다. 도 1에 도시된 패터닝된 알루미늄은 예를 들어 도전 트랙(a conductor track)일 수 있다. 전술한 결과는 도전 트랙에 관한 것이다. 유사한 결과가 접합 패드 처리에서도 얻어진다. 그 경우에는 패터닝된 알루미늄(구리, 3)에 실리콘 니트라이드층 형태로 소위 스크래치 방지(anti-scratch) 보호를 제공하는데 도시하지는 않았다. 이 실리콘 니트라이드층에는 역시 도시되지 않은 레지스터 패턴을 이용하여 개구를 제공하는데, 즉, 레지스트의 애싱 후 정화 단계를 전술한 바와 같이 수행한다. 희석된 황산 용액에 대한 처리 시간은 습식 벤치에서는 약 5분 내지 15분이었으며, 소위 스프레이 툴(a spray tool)에서는 약 8분이었고, 황산과 인산의 혼합물에 대한 처리 시간은 약 5분이었다. 모든 경우에, 존재하는 알루미늄 또는 알루미늄-구리는 세정 단계 후에 손상되지 않거나 적어도 거의 손상되지 않았으며, 이는 주요한 치수는 그대로 유지됨을 의미한다.
도 4 내지 6은 본 발명에 따른 방법의 변형을 이용하는 연속적 제조 단계에서의 IC와 같은 반도체 장치의 두께 방향에 대해 수직한 개략적 단면도이다. 도 4는 소위 멀티 레벨-상호 접속(multilevel-interconnect) 기술을 이용하여 IC를 제조하는 데 사용하는 비아가 형성되는 IC를 도시하고 있다. 이 변형에서는, 예를 들어 반도체 바디(11)상에 제 1 절연층(2)을 형성하고, 예를 들어 Al, Al(Cu) 또는 W으로 구성되는 제 1 금속층(3)을 이 절연층상에 제공한다. 예를 들어 Ti로 구성되는 제 2 금속층(3A)을 제 1 금속층상에 제공한다. 제 2 절연층(2A)을 제 2 금속층상에 제공한다. 다음으로, 레지스트층(4)을 포토리소그래피에 의해 패터닝하고, 비아 위치에 개구를 갖는 레지스터층(4)을 형성한다. 이어서 절연층(2A)을 부분적으로 제거하고 레지스트층(4)이 마스크로서 기능하는 에칭 공정에 의해 개구(5)를 형성한다. 그 결과, 개구(5)의 측면부를 덮는 잔류물(6)이 형성된다. 이어서, 레지스트층(4)을 애싱하고 이전에 형성된 잔류물(6)이 절연층(2A)의 일부를 덮을 수도 있다. 다음으로, 제 1 예와 관련하여 전술한 세정 단계를 수행한다. 희석된 황산 용액 및 희석된 황산과 인산 용액에 대한 처리 시간은 약 15분이다. 스프레이 툴에서, 처리 시간은 예를 들어 5분으로 감소시킬 수 있다. 또한, 이 경우에 처리 온도는 두 용액 모두에 대해 45℃이었다. 또한, 이 경우에(도 6 참조), 잔류물을 완전히 제거하였다는 것을 알 수 있다. 다음으로, 도시되지 않은 금속 마개(metal plug)로 비아(5)를 충진하는 단계에 의해 제조를 계속하는데, 이는 후속 단계에서 제공할 역시 도시되지 않은 다른 도전층으로 전기 접속부를 구성할 수 있다.
도 7 내지 도 9는 본 발명에 따른 방법의 또 다른 변형을 이용하는 연속적 제조 단계에서의 IC와 같은 반도체 장치의 두께 방향에 대해 수직한 개략적 단면도이다. 실제로, 이 변형은 도 4 내지 6과 관련하여 설명한 제조의 추가 단계를 구성한다. 개구(5)를 형성한 후(도 7 참조), 예를 들어 티타늄 또는 티타늄-니트라이드층(3A) 장벽으로 그 벽(wall)을 덮고, 텅스텐(3B)으로 개구(5)를 충진하여 비아를 형성하게 한다. 다음으로, 알루미늄 또는 알루미늄-구리층(3C)을 바르고 레지스터 패턴(4)으로 덮는다. 이어서(도 3 참조), 알루미늄층(3C)을 플라즈마-에칭 공정에 의해 부분적으로 제거한다. 그 결과, 레지스터층(4)의 후속 애칭 후, 잔류물(6)을 형성하는데 이는 알루미늄층(3)상에 부분적으로 존재할 수도 있다. 이 예의 IC의 최소 크기는 약 0.35㎛이므로, 패터닝된 알루미늄(3C)이 텅스텐 마개(3B) 를 완전히 덮게 하는 것이 실질적으로 쉽게 가능하지 않다.
레지스터 패턴(4)을 애싱한 후, 알루미늄 도전 트랙의 형성 후의 세정을 위해 전술한 바와 유사한 세정 단계를 다시 수행한다. 또한, 이 경우에(도 9 참조), 레지스터(4) 애싱 후에 남은 잔류물(6) 제거에 관하여 우수한 결과를 달성하며, 알루미늄 또는 알루미늄-구리가 손상되지 않았다는 사실에 관하여도 우수한 결과를 얻는다. 또한, 이 예에서 세정 단계에 노출된 텅스텐 마개(3B)도 실질적으로 손상되지 않은 상태로 유지된다는 놀라운 사실을 알 수 있는데, 상업적으로 이용 가능한 세정제를 이용한 경우에는 얻을 수 없는 사실이다. 다시 말해, 텅스텐 부식을 방지한다.
전술한 모든 경우에, 세정 단계와 고온, 즉, 60 내지 90℃ 탈이온수에서의 세정-린싱(rinsing) 단계를 결합하는 것이 유리할 것이다. 산 세정 동작의 처리 시간은 실제로는 전술한 시간보다 짧은 경우가 자주 있다. 예를 들어 70 내지 75℃의 탈이온수를 이용하여 우수한 결과를 달성한다. 주어진 예에서, 물론 IC 제조를 통상적 방식으로 계속한다. 전술한 바와 같이, 접합 패드 형성은 최종 단계에 해당하는 경우가 많을 것이다. 일반적으로 동시에 대량으로 제조되는 각 반도체 바디(10)는 소일와 같은 별도의 기술을 이용하여 얻으며, 그 후 이들은 최종 조립에 적합하다.
전술한 모든 경우에, 바람직하게는 주변 온도의 탈이온수를 이용하는 린싱 단계를 수행하기 전의 세정 단계를 수차례 반복하는 것이 유리할 것이라는 점도 유의하자. 예를 들어, 희석된 황산을 이용하는 세정 단계를 섭씨 45도로 가열하는 데, 이는 30 내지 60초 동안, 바람직하게는 30초 동안 수행한 후, 주기가 2 내지 4회 반복되는 경우에 매우 적합한 것으로 판명된 20초 동안 실온의 탈이온수를 이용하는 린싱 단계를 수행한다. 이는 상대적으로 짧은 총 처리 시간으로 매우 우수한 세정을 유도한다.
본 발명은 전술한 실시예에 한정되지 않으며, 당업자는 본 발명의 범위 내에서 많은 수정 및 변형을 할 수 있을 것이다. 예를 들어, 본 방법은 소위 스프레이 툴에 대해 특히 유리하게 적용할 수 있다는 점을 유의하자. 이 스프레이 툴에서, 비교적 신속하게 세정 단계를 수행한다. 또한, 이러한 장치는 "산" 세정 단계를 고온의 탈이온수를 이용하는 세정 단계와 결합하는 변형예에 대해 특히 적합하다.
또한, 이 예에서 사용되는 것과는 다른 재료를 본 발명의 범위 내에서 적용할 수 있다는 점도 유의하자. 또한, 에피택시, CVD(=Chemical Vapor Deposition), 스퍼터링 및 기상 증착과 같은 재료를 전술 것과는 다른 기술에 적용할 수도 있다. 건식-에칭 방법 대신 습식-화학 에칭 기술을 이용하거나 그 반대도 가능하다. 본 발명에 따른 방법은 특히 IC 제조용으로 적합하지만, 분리된 반도체 장치 제조에도 유리하게 적용할 수 있다.
도 10에 도시된 본 발명에 따른 방법에서 사용하는 장치(100)는 예를 들어 98%의 황산 수용액과 같은 농축 황산을 갖는 저수기(reservoir, 101)와, 탈이온수 공급기(102)를 포함한다. 예를 들어 로우-플로 픽업 미터(low-flow pick up meter)와 같은 혼합 유닛(103)은 저수기(101) 및 공급기(102)에 접속되어 저수기(101)에 의해 제공되는 황산과 공급기(102)에 의해 제공되는 탈이온수를 혼합할 수 있다. 이에 의해 얻어진 세정 단계는 습식 벤치 툴 또는 스프레이 툴일 수 있는 세정 스테이션(104)에 제공한다. 동작에서, 세정 스테이션(104)은 반도체 바디(11)와 혼합 유닛(103)에 의해 제공되는 세정제를 수용한다. 세정 스테이션(104)은 반도체 바디(11)를 세정제와 접촉하게 하여 반도체 바디(11)를 세정한다.
일실시예에서, 혼합 유닛(103)은 황산과 탈이온수를 배타적으로 혼합한다. 바람직하게는, 혼합 유닛(103)은 0.01 내지 10 중량 %, 바람직하게는 0.5 내지 5 중량 % 범위의 황산을 탈이온수와 혼합한다.

Claims (15)

  1. 기판(1) 및 적어도 하나의 능동 반도체 소자를 포함하는 반도체 바디(11)를 갖는 반도체 장치(10) 제조 방법으로서,
    상기 반도체 소자를 형성한 후, 적어도 하나의 전기 절연층(2) 또는 적어도 하나의 전기 도전층(3)을 포함하는 적층 구조체를 제공하고,
    패터닝된 포토레지스터층(4)과 에칭 공정에 의해 상기 적층 구조체에 개구를 형성하며,
    상기 에칭 공정 동안 상기 반도체 바디(11)의 표면에 잔류물(6)이 형성되고,
    상기 에칭 공정 후, 산소 함유 화합물을 이용하는 처리에 의해 상기 포토레지스터층(4)을 애싱(ashing)하며,
    그 후 희석된 산 수용액(a diluted solution of an acid in water)을 함유하며 실온 이상으로 가열된 세정제(a cleaning agent)를 이용하여 상기 반도체 바디(11)의 상기 표면을 세정하여,
    그 결과로 상기 표면으로부터 상기 형성된 잔류물(6)을 제거하되,
    상기 세정제의 상기 산은 황산인
    반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 희석된 산 용액은 황산과 탈이온수(demineralized water)만으로 된 용액인
    반도체 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 희석된 산 용액은 탈이온수의 황산 및 인산 용액인
    반도체 장치 제조 방법.
  4. 제 3 항에 있어서,
    상기 인산의 농도는 0.01 내지 5 중량 %, 바람직하게는 0.1 내지 1 중량 % 범위에서 선택하는
    반도체 장치 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 황산의 농도는 0.01 내지 10 중량 %, 바람직하게는 0.5 내지 5 중량 % 범위에서 선택하는
    반도체 장치 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 온도는 20에서 60℃ 사이, 바람직하게는 30에서 45℃ 사이에서 선택하는
    반도체 장치 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 세정 동작은 2 내지 20분간 수행하는
    반도체 장치 제조 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 세정액을 이용하는 상기 세정 단계 후에 탈이온수를 이용하는 린싱(rinsing) 단계를 수행하고,
    이러한 세정 후 린싱 주기를 순차적으로 수 차례 반복하는
    반도체 장치 제조 방법.
  9. 제 8 항에 있어서,
    상기 세정 후 린싱 주기 단계를 2 내지 4회 반복하는
    반도체 장치 제조 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 세정 공정은 상기 반도체 바디를 고온, 즉, 60 내지 90℃, 바람직하게는 70 내지 75℃인 탈이온수로 린싱함으로써 완료하는
    반도체 장치 제조 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 세정 단계를 스프레이 툴(a spray tool)에서 수행하는
    반도체 장치 제조 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 적층 구조체는 적어도 하나의 전기 절연층과 적어도 하나의 금속층으로 구성하며, 상기 반도체 소자의 전기 접속부는 상기 금속층에 의해 형성하는
    반도체 장치 제조 방법.
  13. 제 12 항에 있어서,
    상기 전기 접속부는 텅스텐(3B)-충진 비아(via, 5)로서 형성되되,
    상기 비아는 상기 텅스텐(3B)의 일부를 덮지 않는 알루미늄-함유 또는 알루미늄-구리-함유 도전 트랙(3C)에 의해 자신의 상부측에서 접촉되는
    반도체 장치 제조 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 기재된 방법에서 사용하는 장치로서,
    농축된 황산이 담긴 저수기(a reservoir)와,
    탈이온수 공급기와,
    상기 저수기에 의해 제공되는 황산과 상기 공급기에 의해 제공되는 탈이온수를 혼합하여 상기 세정제를 얻는 혼합 유닛과,
    상기 반도체 바디(11)와 상기 세정제를 수용하는 세정 스테이션을 포함하되,
    상기 세정 스테이션은 상기 반도체 바디(11)를 상기 세정제와 접촉시키는
    장치.
  15. 제 14 항에 있어서,
    상기 혼합 유닛은 황산과 탈이온수를 0.01 내지 10 중량 %, 바람직하게는 0.5 내지 5 중량% 범위에서 혼합하는
    장치.
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