TWI479549B - 去除蝕刻殘留物之方法 - Google Patents

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Description

去除蝕刻殘留物之方法
本發明關於一種去除蝕刻殘留物之方法,尤指去除蝕刻後殘留物之同時,避免放電現象的方法。
鑲嵌內連線技術係目前積體電路內多重金屬內連線(multi-level interconnects)之主要技術,亦可說係為目前半導體工業中銅導線之主要製作方式,其可概分為單鑲嵌(single damascene)製程以及雙鑲嵌(dual damascene)製程。其中雙鑲嵌製程因可減少製程步驟、降低導線與插塞間之接觸電阻、增進可靠性等優點,而被大幅採用於鑲嵌內連線技術中。此外,為降低金屬內連線的電阻值以及寄生電容效應,以增加訊號傳遞速度,現行之雙鑲嵌製程大多係於低介電(low-K)材料所構成之介電層中蝕刻出具有溝渠(trench)與介層洞(via)之雙鑲嵌圖案,再填入銅金屬並加以平坦化,進而完成金屬內連線之製作。依在介電層中蝕刻圖案之方式來區分,雙鑲嵌製程又可再細分為溝渠優先(trench-first)製程、介層洞優先(via-first)、部分介層洞優先(partial-via-first)製程、以及自行對準(self-aligned)製程等。
但是,在對介電層進行乾蝕刻製程形成介層洞、和導線溝渠時,常常會形成電荷大量蓄積在被蝕刻的介電層上,所以後續以清洗溶液去除介電層上之蝕刻殘留物時,在清洗溶液與介電層表面接觸時,就會發生放電(arcing)現象,使得元件發生爆裂情況,造成良率下降。
有鑑於此,本發明係提供一種去除蝕刻殘留物之清洗方法,以解決上述問題。
本發明揭露一種使用去除蝕刻後殘留物之方法,包含:首先,提供一基底,基底上覆有一絶緣層,一導電層設於絶緣層中,並且一介電層和一硬遮罩層覆蓋絶緣層和導電層,接著,進行一電漿蝕刻製程,利用帶電離子蝕刻硬遮罩層,以形成一圖案化硬遮罩並露出部分該介電層表面,之後,進行一電荷移除步驟,利用一含導電離子之溶液清洗圖案化硬遮罩和介電層,以移除在前述蝕刻製程時,累積於圖案化硬遮罩和介電層上的電荷,最後,移除圖案化硬遮罩和介電層上,於該蝕刻製程時所生成的蝕刻殘留物,其中該蝕刻殘留物不與該導電離子產生反應。
根據本發明之一較佳實施例,上述之導電溶液包含去離子水和導電離子,例如,碳酸氫根離子(HCO3 - )、碳酸根離子(CO3 2- )或銨根離子(NH4 + ),並且導電溶液之電阻值係介於1KΩ-cm至3000KΩ-cm之間。本發明利用導電溶液,去除蝕刻所產生的電荷,所以不會有大量蓄積電荷在介電層和圖案化硬遮罩上,因此,在後續移除蝕刻殘留物時,當清洗液接觸介電層和圖案化硬遮罩時,就不會發生元件爆裂情況。
第1圖至第4圖繪示本發明之去除蝕刻後殘留物之方法之示意圖。本發明之製程特別適用於銅製程(copper process)之單鑲嵌(single damascene)或者是雙鑲嵌(dual damascene)製程。如第1圖所示,首先提供一基底10其上設有一介電層11,於介電層11上覆有一絶緣層14,在絶緣層14中包含有一導電層12,例如為銅導線、鋁導線或是其它導電材料。於導電層12和絶緣層14上依序覆有一介電層16以及一硬遮罩層18,其中介電層16可以為氮化矽、氧化矽或是其它介電材料所構成之多層結構,而硬遮罩層18可以為多層結構,如第1圖所示,硬遮罩層可包含一氮化鈦層20和一氧化矽層22。
接著如第2圖所示,形成一圖案化光阻(圖未示)覆蓋部分之硬遮罩層18,之後進行一蝕刻製程,例如,電漿蝕刻、反應性離子蝕刻或其它利用離子、原子或自由基蝕刻的方式,以介電層16作為蝕刻停止層,蝕刻硬遮罩層18後形成一圖案化硬遮罩24。圖案化硬遮罩24具有一開口25,開口25可以為雙鑲嵌結構之一介層洞圖案或是雙鑲嵌結構之一溝渠圖案。在前述蝕刻製程中,由於使用帶電離子蝕刻硬遮罩層18,因此,在蝕刻完成後,會有大量的正電荷或負電荷累積在圖案化硬遮罩24和介電層16上。
隨後,如第3圖所示,進行一電荷移除步驟,利用一導電溶液26沖洗圖案化硬遮罩24和介電層16表面,利用導電溶液26將大部分的電荷帶走,使得累積在圖案化硬遮罩24和介電層16上的電荷大幅下降。在本實施例中,導電溶液26包含有去離子水和導電離 子,導電離子可以為碳酸氫根離子(HCO3 - )、碳酸根離子(CO3 2- )或銨根離子(NH4 + )。根據本發明之較佳實施例,導電溶液26之電阻值係介於1KΩ-cm至3000KΩ-cm之間,並且導電溶液26之pH值較佳為3。導電溶液26可以為上述導電離子在室溫下的飽和溶液,例如導電溶液26可在室溫室壓下,於去離子水中通入二氧化碳氣體,直至二氧化碳在常溫常壓下於去離子水中達到飽和狀態而形成。除此之外,電荷移除步驟亦可以利用非液態之流體,例如利用離子風扇使空氣含有大量離子,再利用帶有大量離子的空氣將累積電荷由圖案化硬遮罩24和介電層16表面中和。
最後,如第4圖所示,進行一清洗步驟以去除蝕刻後殘留物,一般而言,在清洗步驟中,可使用含水量80重量百分比(wt%)以上的清洗溶液28,例如,稀釋的氟化氫,去除在蝕刻製程後殘留在圖案化硬遮罩和介電層的蝕刻殘留物30,和導電溶液26不同的是清洗溶液28的電阻值較高,因此,清洗溶液28被認為是非導電液體。清洗溶液28中含有會和蝕刻殘留物反應的離子,因此除了物理性的沖洗之外,還有化學性的離子反應幫助去除殘留物30。導電溶液26中的離子則不和蝕刻殘留物30反應,其離子僅作導離電荷之用。
值得一提的是,前述在導電溶液26中的導電離子,亦可以溶於清洗溶液28中,降低原本清洗溶液28的電阻,使得清洗溶液28具有導電性。於是,前述之導電溶液26便可省去,改成直接利用清洗溶液28將電荷導離圖案化硬遮罩24和介電層16,也就是說可同時進行電荷移除和去除蝕刻殘留物之步驟。
另外,除了可以在清洗溶液28中加入一定濃度的導電離子使清 洗溶液28具有良好的導電性之外,也依然可利用導電溶液26在去除殘留物之前,先進行去除電荷步驟,也就是說先以導電溶液26進行去除電荷步驟,再以清洗溶液28同時進行電荷移除和去除蝕刻殘留物之步驟,以加強電荷移除的效果。
在完成第3-4圖中的電荷移除和清洗步驟之後,可利用圖案化硬遮罩24作為遮罩,蝕刻介電層16形成溝渠或是介層洞,之後,並利用另一圖案化遮罩,在介電層16中另形成對應前述溝渠的介層洞,或是對應前述介層洞的溝渠。
上述的製程雖以銅製程為例,但不限於此,本發明亦可適用於其它製程,例如接觸插塞製程或是其它蝕刻介電層製程。
在習知技術中,利用電漿或反應性離子蝕刻硬遮罩層,由於圖案化之硬遮罩層和介電層兩者皆非導電材料,因此,蝕刻過後電荷會大量蓄積於圖案化之硬遮罩層和介電層上,若是立刻使用高電阻值的清洗溶液清洗蝕刻殘留物,當清洗溶液接觸到圖案化硬遮罩和介電層表面時,就會產生嚴重的放電現象,造成元件爆裂,影響品質、良率,並嚴重降低產能。而本發明利用導電溶液,使得蝕刻所產生的大部分電荷,在沖洗蝕刻殘留物之前,得以隨著導電溶液離開圖案化硬遮罩和介電層表面或被中和,因此,可避免在後續清洗蝕刻殘留物時產生放電現象。
以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
10‧‧‧基底
12‧‧‧導電層
14‧‧‧絶緣層
11、16‧‧‧介電層
18‧‧‧硬遮罩層
20‧‧‧氮化鈦
22‧‧‧氧化矽
24‧‧‧圖案化硬遮罩
25‧‧‧開口
26‧‧‧導電溶液
28‧‧‧淸洗溶液
30‧‧‧蝕刻殘留物
第1圖至第4圖繪示本發明之去除蝕刻後殘留物之方法之示意圖。
10...基底
12...導電層
14...絕緣層
11、16...介電層
24...圖案化硬遮罩
25...開口
26...導電溶液

Claims (10)

  1. 一種去除蝕刻殘留物之方法,包含:提供一基底覆有一絶緣層,一導電層設於該絶緣層中,並且一介電層和一硬遮罩層覆蓋該絶緣層和該導電層;進行一電漿蝕刻製程蝕刻該硬遮罩層,以形成一圖案化硬遮罩並露出部分該介電層表面;利用一含導電離子之溶液清洗該圖案化硬遮罩和該介電層,以移除累積於該圖案化硬遮罩和該介電層上的電荷;以及進行一移除步驟,以除去於該圖案化硬遮罩和該介電層上之蝕刻殘留物,其中該蝕刻殘留物不與該導電離子產生反應。
  2. 如申請專利範圍第1項所述之去除蝕刻殘留物之方法,其中該含導電離子之溶液包含去離子水。
  3. 如申請專利範圍第2項所述之去除蝕刻殘留物之方法,其中該含導電離子之溶液包含導電離子,該導電離子係選自下列群組包含:碳酸氫根離子(HCO3 - )、碳酸根離子(CO3 2- )和銨根離子(NH4 + )。
  4. 如申請專利範圍第2項所述之去除蝕刻殘留物之方法,其中該含導電離子之溶液為該導電離子之飽和溶液。
  5. 如申請專利範圍第1項所述之去除蝕刻殘留物之方法,其中該含 導電離子之溶液之電阻值介於1KΩ-cm至3000KΩ-cm之間。
  6. 如申請專利範圍第1項所述之去除蝕刻殘留物之方法,其中該含導電離子之溶液之pH值本質上為3。
  7. 如申請專利範圍第1項所述之去除蝕刻殘留物之方法,其中該清洗溶液之含水量大於80%之重量百分比。
  8. 如申請專利範圍第1項所述之去除蝕刻殘留物之方法,其中該圖案化硬遮罩包含一雙鑲嵌結構之一介層洞。
  9. 如申請專利範圍第1項所述之去除蝕刻殘留物之方法,其中該圖案化硬遮罩包含一雙鑲嵌結構之一溝渠。
  10. 如申請專利範圍第1項所述之去除蝕刻殘留物之方法,其中該導電層包含銅。
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113150885B (zh) * 2021-04-27 2022-11-01 上海新阳半导体材料股份有限公司 一种含氟清洗液组合物

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
US20030045124A1 (en) * 2001-09-06 2003-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for protecting sidewalls of etched openings to prevent via poisoning
US20060252256A1 (en) * 2005-05-09 2006-11-09 Cheng-Ming Weng Method for removing post-etch residue from wafer surface
US20090298279A1 (en) * 2008-05-30 2009-12-03 Frank Feustel Method for reducing metal irregularities in advanced metallization systems of semiconductor devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
US20030045124A1 (en) * 2001-09-06 2003-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for protecting sidewalls of etched openings to prevent via poisoning
US20060252256A1 (en) * 2005-05-09 2006-11-09 Cheng-Ming Weng Method for removing post-etch residue from wafer surface
US20090298279A1 (en) * 2008-05-30 2009-12-03 Frank Feustel Method for reducing metal irregularities in advanced metallization systems of semiconductor devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI826174B (zh) * 2022-05-11 2023-12-11 南亞科技股份有限公司 半導體元件的製備方法

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