JPWO2005093958A1 - Ｄ／ａ変換回路、有機ｅｌ駆動回路および有機ｅｌ表示装置 - Google Patents

Abstract

【課題】低電圧駆動が可能で、高精度でかつＩＣ化した場合に専有面積を抑えることが可能なＤ／Ａを提供することにある。【解決手段】この発明は、被変換データの桁位置に対応してそれぞれ設けられた複数の出力側トランジスタを有する第１のカレントミラー回路を有するＤ／Ａ変換回路において、被変換データの下位の桁位置に対応する少なくとも出力側トランジスタのうちの１つの上流側あるいは下流側に従属接続された第２のカレントミラー回路を有し、第２のカレントミラー回路の入力側トランジスタに対する出力側トランジスタの動作電流比がｎ：１（ただしｎは１以上の整数）に設定され、第２のカレントミラー回路の出力側トランジスタに１の位より下位の桁重みに対応する電流を得て、アナログ変換電流を生成するものである。【選択図】 図１

Description

この発明は、Ｄ／Ａ変換回路、有機ＥＬ駆動回路および有機ＥＬ表示装置に関し、詳しくは、低電圧駆動が可能で、高精度でかつＩＣ化した場合に専有面積を抑えることが可能な、カレントミラー回路を利用したＤ／Ａ変換回路に関する。さらには、カレントミラー回路を利用したこのＤ／Ａ変換回路により表示データに応じた駆動電流を生成して有機ＥＬパネルの端子ピンに出力するカラムライン（有機ＥＬ素子の陽極側ドライブライン、以下同じ）あるいはデータ線を駆動する電流駆動回路において、表示装置の製品毎の輝度ばらつきや表示装置の輝度むらを抑えることでき、γ補正が容易な有機ＥＬ駆動回路に関する。

携帯電話機，ＰＨＳ、ＤＶＤプレーヤ、ＰＤＡ（携帯端末装置）等に搭載される有機ＥＬ表示装置の有機ＥＬ表示パネルでは、カラムラインの数が３９６個（１３２×３）の端子ピン、ローラインが１６２個の端子ピンを持つものが提案され、カラムライン、ローラインの端子ピンはこれ以上に増加する傾向にある。
このような有機ＥＬ表示パネルの駆動回路として、カラムピン対応にＤ／Ａ変換回路（以下Ｄ／Ａ）を設けたこの出願人の特開２００３−２３４６５５号の出願がある（特許文献１）。これは、カラムピン対応のＤ／Ａが表示データと基準駆動電流とを受けて、基準駆動電流に従って表示データをＤ／Ａ変換してカラムピン対応にカラム方向の駆動電流あるいはこの駆動電流の元となる電流を生成する。
特開２００３−２３４６５５号公報

消費電力を低減するために、前記のＤ／Ａの電源電圧は、例えば、ＤＣ３Ｖ程度と低く抑えられ、最終段の出力段電流源の電源電圧だけを、例えば、ＤＣ１５Ｖ〜２０Ｖとし、各カラムピン（あるいはドライバＩＣの各出力端子）対応に設けられた各Ｄ／Ａが、各カラムピン（あるいはドライバＩＣの各出力端子）対応に分配された基準駆動電流を受けて有機ＥＬ素子（以下ＯＥＬ素子）の駆動電流の元となる電流を生成して出力段電流源を駆動する。これにより電流駆動回路全体の消費電力を低く抑えている。
しかし、前記のＤ／Ａは、ＩＣ化した場合にピン対応に設ける必要があるので、その占有面積を抑えるために、現在のところ、４ビット〜６ビット程度のものとなっている。

４ビット〜６ビット程度のＤ／Ａを使用して出力電流源段を駆動し、ＯＥＬ素子を電流駆動すると、Ｄ／Ａの電流変換精度が悪いために、カラムピン対応のあるいは各出力端子対応の駆動電流にばらつきを生じ、それが表示装置の製品毎の輝度ばらつきや表示装置の輝度むらとなった現れてくる問題がある。
ところで、有機ＥＬ表示パネルの各ＯＥＬ素子は、ブラウン管の場合と同様に表示データの値に応じて発生する駆動電流に対してその輝度が直線的な関係はになく、Ｒ，Ｇ，Ｂの材料による素子特性に応じた曲線になる。そこで、有機ＥＬ表示装置を使用する周囲の環境が変わると画質が変化し、有機ＥＬ表示パネルが高解像度になればなるほど、この画質の変化が目立ってくる。そのためにγ補正をすることが必要になる。
通常、γ補正をする場合には、ドライバ等でソフト的にＤ／Ａ変換回路に設定する表示データを補正することが考えられるが、４ビット〜６ビット程度のＤ／Ａでは、このγ補正ができない問題がある。そのためγ補正回路をピン対応に設けることになるが、γ補正回路の増加により電流駆動回路の占有面積が増える問題がある。
この発明の目的は、このような従来技術の問題点を解決するものであって、低電圧駆動が可能で、高精度でかつＩＣ化した場合に専有面積を抑えることが可能なＤ／Ａを提供することにある。
この発明の他の目的は、表示装置の輝度ばらつきや輝度むらを抑えることでき、γ補正が容易な有機ＥＬ駆動回路および有機ＥＬ表示装置を提供することにある。

このような目的を達成するためのこの発明のＤ／Ａ、有機ＥＬ駆動回路および有機ＥＬ表示装置の構成は、被変換データの桁位置に対応してそれぞれ設けられた複数の出力側トランジスタを有する第１のカレントミラー回路を有し、前記被変換データの桁位置に対応する桁重みに応じた電流を前記被変換データに応じて前記複数の出力側トランジスタの少なくとも１つに得てアナログ変換電流を生成するＤ／Ａ変換回路において、
前記被変換データの下位の桁位置に対応する少なくとも前記出力側トランジスタのうちの１つの上流側あるいは下流側に従属接続された第２のカレントミラー回路を有し、
前記第２のカレントミラー回路の入力側トランジスタに対する出力側トランジスタの動作電流比がｎ：１（ただしｎは１以上の整数）に設定され、前記第２のカレントミラー回路の前記出力側トランジスタに１の位より下位の桁重みに対応する電流を得て、前記アナログ変換電流を生成するものである。

この発明は、第２のカレントミラー回路を第１のカレントミラー回路の出力側トランジスタに電源ラインと基準電位ライン（グランドライン）との間で従属接続される形で直列に設けて１の位より下位の桁重みに対応するアナログ変換電流を得る。これにより、この発明は、最大桁位置の重み値に対応するアナログ変換電流を生成する出力側トランジスタの位置を低い桁位置側にシフトすることができる。この場合、１か、それ以上の桁重みにそれぞれ対応する第１のカレントミラー回路の出力側トランジスタで発生する各電流値は、低い位桁位置側にシフトした分だけ少なくなるが、それは、入力側トランジスタの駆動電流をその分大きくすればよい。例えば、１桁シフトした場合にはカレントミラー回路の入力側トランジスタの駆動電流を２倍にすれば、シフトする前の桁位置のアナログ変換電流をシフトした低い桁位置で得ることができる。
１の位の桁から最大桁位置までの重み値は、１，２，４，８，１６，…と１つ手前の桁に対して２の累乗分で増加するので、これに対応してアナログ変換電流を生成する出力側トランジスタの数も増加するが、１の位より下位の桁重み、１／２（＝０．５），１／４（＝０．２５），１／８（＝０．１２５），…、すなわち、２の累乗の値が１の除数とされる値については、出力側トランジスタに直列接続された第２のカレントミラー回路により２の累乗分の１に分流した電流を生成すれば済む。そのため、２の累乗分で増加する最大桁位置よりもアナログ変換電流を生成する出力側トランジスタの数が少なくて済む。これによりＤ／Ａを構成するトランジスタセル数を低減でき、ＩＣにおけるＤ／Ａの専有面積を低減できる。
さらに、他の発明は、第２のカレントミラー回路の入力トランジスタと出力トランジスタの出力電極、例えば、ソースあるいはドレインのいずれかの電圧を等しくするバイアス回路を設けている。これにより、各桁の変換電流を高い精度で生成することができる。またさらに、１の位より下位の桁重みに対応する第１のカレントミラー回路の出力側トランジスタの出力側は、第２のカレントミラー回路が電源ラインと基準電位ライン（グランドライン）との間で従属接続される形で設けられるので、第２のカレントミラー回路の動作電流（入力側トランジスタと出力側トランジスタとに流れる電流の和）が流れる。これにより、第１のカレントミラー回路の出力側トランジスタの出力側には第２のカレントミラー回路の出力側トランジスタに流れる１の位より下位の桁重みに対する電流よりも大きな電流が流れることになるので、この発明は、この出力側トランジスタの出力側の動作電圧を低く抑えることができる。もちろん、１の位の桁を越える桁重みに対応する出力側トランジスタには大きな電流が流れる。これらによりこのＤ／Ａの低電圧駆動が可能になる。
その結果、この発明は、低電圧駆動が可能で、高精度でかつＩＣ化した場合に専有面積を抑えることが可能なＤ／Ａを実現できる。さらに、このＤ／Ａを用い、これにより表示データに応じた駆動電流を生成して有機ＥＬパネルの端子ピンに出力するカラムラインあるいはデータ線の電流駆動回路は、表示装置の輝度ばらつきや輝度むらを抑えることできる。そして、この場合のＤ／Ａとして変換ビット数を、例えば、８ビットか、それ以上にすることで、この発明は、表示データをγ補正したデータとすることができ、これにより各出力端子対応にγ補正が容易な電流駆動回路を実現できかつ電流駆動回路の占有面積の増加を抑えることができる。

図１は、この発明のＤ／Ａを適用した一実施例の有機ＥＬ駆動回路のブロック図、図２は、他の実施例のブロック図、図３は、アクディブマトリックス形の有機ＥＬ駆動回路のブロック図である。
図１において、１０は、有機ＥＬ駆動回路のカラムドライバであって、１１は、そのＤ／Ａ、１２は、基準駆動電流Ｉpを発生する定電流源、１３は、定電圧バイアス回路、１４は、ピーク電流生成回路、１５は、コントロール回路、そして、１６は表示データを記憶するレジスタである。
Ｄ／Ａ１１は、ＮチャネルＭＯＳの入力側トランジスタＴNa，ＴNpとＮチャネルＭＯＳの出力側トランジスタＴNb〜ＴNiとによるカレントミラー回路で構成される。入力側トランジスタＴNpは、入力側トランジスタＴNaに並列に設けられている。
各出力側トランジスタＴNb〜ＴNiのドレインは、８ビット表示データの各桁位置に対応していて、アナログ変換電流を各ドレインに流れる電流の合計値として発生する。各出力側トランジスタＴNb〜ＴNiのソースとグランドＧＮＤ間にはスイッチ回路として接続されたＮチャネルＭＯＳＦＥＴトランジスタＴrb〜Ｔriとがそれぞれ設けられている。そして、トランジスタＴrb〜Ｔriのゲートがそれぞれ表示データの各入力端子Ｄ0〜Ｄ7に接続されている。すなわち、各トランジスタＴrb〜Ｔriは、それぞれスイッチ回路となっていて、レジスタ１７からの送出される表示データに応じて各スイッチ回路のＯＮ／ＯＦＦが決定される。表示データは、コントロール回路１５のラッチパルスＬPに応じてＭＰＵ等からレジスタ１７にセットされる。
なお、各Ｎチャネルの入力側トランジスタＴNa，ＴNp，ＴNb〜ＴNi，Ｔrb〜Ｔriのバックゲートは、グランドＧＮＤに接続されている。

入力側トランジスタＴNaのソースは、グランドＧＮＤに接続され、入力側トランジスタＴNpのソースは、スイッチ回路ＳＷを介してグランドＧＮＤに接続されている。そして、各トランジスタＴNa，ＴNp，ＴNb〜ＴNiのゲートは共通に接続され、さらにトランジスタＴNa，ＴNpのゲートとドレインとがＤ／Ａ１１の入力端子１１ａに接続されている。このことでトランジスタＴNa，ＴNpは、ダイオード接続され、これらトランジスタがこのカレントミラー回路の入力側トランジスタとなっている。
なお、スイッチ回路ＳＷは、コントロール回路１５からインバータ１５ａを介して制御パルスＣＯＮＴを受けてＯＮ／ＯＦＦされる。
表示データＤ0〜Ｄ2は、１の位以下となる下位３桁、すなわち１／８，１／４，１／２に対応していて、各出力側トランジスタＴNb〜ＴNdのドレインは、それぞれ上流に設けられたカレントミラー回路１１１，１１２，１１３に従属接続され、各カレントミラー回路１１１，１１２，１１３の出力側トランジスタのそれぞれ、出力ライン１１４を介してＤ／Ａ１１の出力端子１１ｂにそれぞれ接続されている。
表示データＤ3〜Ｄ7は、１の位とそれ以上の位の対応する中・上位までの４桁である。この４桁に対応する各出力側トランジスタＴNe〜ＴNiのドレインは、出力ライン１１４を介して出力端子１１ｂに接続されている。
Ｄ／Ａ１１の出力端子１１ｂは、出力段電流源１の入力に接続され、Ｄ／Ａ１１が出力段電流源１を電流駆動する。出力段電流源１は、通常、カレントミラー回路で構成される。その入力側トランジスタがＤ／Ａ１１により駆動されてその出力側トランジスタに発生する電流が有機ＥＬパネルの端子ピン２を介してＯＥＬ素子３の陽極に接続され、これを電流駆動する。なお、ＯＥＬ素子３の陰極は、通常、ロー側駆動回路を介して接地されるが、ロー側駆動回路は発明に関係していないので、ここでは図示するように接地されているものとする。

各トランジスタＴNa，ＴNp，ＴNb〜ＴNiの脇に示す、×１，×２，×４…の数字は、パラレルに接続されたトランジスタのセル数（以下セル数）を示している。×１の場合にパラレル接続はない。このセル数に応じて出力側トランジスタＴNe〜ＴNiは、それぞれの出力電流が表示データＤ3〜Ｄ7の桁重みに対応するアナログ変換電流を発生する。出力側トランジスタＴNb〜ＴNeは、×１となっていて、これらに流れる動作電流は等しい。
各出力側トランジスタＴNb〜ＴNdについては、カレントミラー回路１１１，１１２，１１３が上流に設けられている関係で、桁重みが１／８，１／４，１／２のアナログ変換電流値を発生する。
すなわち、このＤ／Ａ１１は、表示データＤ0〜Ｄ7の桁重みの中央位置に当たる４桁目（Ｄ3）に対応する出力トランジスタＴNeを１の位の桁として、これより手前の各桁（Ｄ0〜Ｄ3）に対応する出力トランジスタＴNb〜ＴNdの位置は、２の累乗の値が１の除数とされて順次選択された桁重みとなっている。また、これより後ろの各桁の出力位置は、２の累乗の値の桁重みとされて順次選択された桁重みとなっている。

なお、４桁目（Ｄ3）は、表示データを８ビットとすれば、その１の位の桁位置を上位と下位の２つに割ったときの実質的に真ん中に相当する桁位置（表示データをｍビットとすれば、ｍが偶数のときにはｍ／２の桁位置，ｍが奇数のときには真ん中の桁位置）に対応している。そこで、１の位より下位の桁重みは、この実質的に真ん中に相当する桁位置を１の位としてこれよりも下位の桁位置（Ｄ0〜Ｄ3）に対応する出力側トランジスタＴNb〜ＴNdに割当てられている。
これにより８ビットの最上位桁の桁重み１２８を１の位より下位３桁の桁重み分シフトすることができる。通常、８ビットの最大桁位置の重み値１２８は、１つ手前の桁６４に対して２の累乗分の値に増加するが、この実施例の桁位置Ｄ0〜Ｄ3のようにカレントミラー回路を上流に設けてこれにより分流した電流の１つを１の位より下位の桁重みの電流値とする。すなわち、上流のカレントミラー回路の各出力側トランジスタがそれぞれ１の位より下位の桁重みの電流値を生成するようにすれば、出力側トランジスタの数の増加を抑えることができる。
この場合、１の位より下位の桁重みは、上流側に設けたカレントミラー回路の入力側トランジスタと出力側トランジスタとのチャネル幅比（あるいはゲート幅比）で下流の出力側トランジスタに流れる電流をこれらトランジスタに分配することで容易に生成することができる。そして、上流のカレントミラー回路がその出力側トランジスタに分配した２の累乗分の１の電流は、Ｄ／Ａ１１の出力端子１１ｂに出力される。
例えば、１の位以下の桁を１桁として上流のカレントミラー回路の入力側トランジスタと出力側トランジスタで電流を１：１で分配してＤ／Ａ１１の出力端子１１ｂに１／２の電流が１の位以下の桁から出力され、最大桁側が１桁シフトした場合を例とすれば、最上位桁のトランジスタセル数が６４個となり、６４個の低減となる。この場合に上流にあるカレントミラー回路による１／２の桁重みのトランジスタセル数の増加は、この実施例では、カレントミラー回路としてトランジスタが２個増加し、定電圧バイアス回路１３としてトランジスタが２個増加し、総計４個増加するだけである。

Ｄ0に対応する出力側トランジスタＴNbの上流に設けられたカレントミラー回路１１１は、Ｎチャネルの入力側トランジスタＱN1とＮチャネルの出力側トランジスタＱN2とによるカレントミラー回路で構成されている。トランジスタＱN1のドレインは、トランジスタＴN1を介して電源ライン＋ＶDDに接続され、トランジスタＱN2のドレインは、トランジスタＴN2，出力ライン１１４を介して出力端子１１ｂに接続されている。トランジスタＱN1，ＱN2のソース側は、共通に出力側トランジスタＴNbのドレインに接続されている。
Ｄ1に対応する出力側トランジスタＴNcの上流に設けられたカレントミラー回路１１２は、Ｎチャネルの入力側トランジスタＱN3とＮチャネルの出力側トランジスタＱN4とによるカレントミラー回路で構成されている。トランジスタＱN3のドレインは、トランジスタＴN3を介して電源ライン＋ＶDDに接続され、トランジスタＱN4のドレインは、トランジスタＴN4，出力ライン１１４を介して出力端子１１ｂに接続されている。トランジスタＱN3，ＱN4のソース側は、共通に出力側トランジスタＴNbのドレインに接続されている。
Ｄ2に対応する出力側トランジスタＴNdの上流に設けられたカレントミラー回路１１３は、Ｎチャネルの入力側トランジスタＱN5とＮチャネルの出力側トランジスタＱN6とによるカレントミラー回路で構成されている。トランジスタＱN5のドレインは、トランジスタＴN5を介して電源ライン＋ＶDDに接続され、トランジスタＱN6のドレインは、トランジスタＴN6，出力ライン１１４を介して出力端子１１ｂに接続されている。トランジスタＱN5，ＱN6のソース側は、共通に出力側トランジスタＴNbのドレインに接続されている。
なお、トランジスタＱN1〜ＱN6のゲートは、共通に電源ライン＋ＶDDに接続されている。

定電圧バイアス回路１３は、定電圧回路１３ａとＮチャネルのトランジスタＴN1〜Ｎ6とからなる。
トランジスタＴN1〜ＴN6のゲートは、電圧Ｖａの定電圧回路１３ａにライン１１５を介して接続されている。これにより、トランジスタＴN1〜ＴN6の下流に接続されるトランジスタＱN1〜ＱN6のドレインは、電圧Ｖａ−Ｖgsとなり、実質的に等しくなる。なお、Ｖgsは、トランジスタＱN1〜ＱN6のゲート−ソース間電圧であり、０．７Ｖ程度である。カレントミラー回路であるので、トランジスタＱN1〜ＱN6のゲート電圧は等しい。
その結果、カレントミラー回路１１１〜１１３を構成する各トランジスタのドレイン−ソース間の電流値をトランジスタセル単位で等しくでき、変換電流精度を向上することができる。

トランジスタＱN1とトランジスタＱN2は、パラレルに接続されるセル数の比が７：１である。これにより、これらトランジスタのチャネル幅（ゲート幅）の比が７：１に設定されている。その結果、下流の出力側トランジスタＴNbに流れる電流の１／８の電流が出力ライン１１４からシンクされる。
これらトランジスタのチャネル幅の比は、カレントミラー回路１１１においては入力側トランジスタＱN1と出力側トランジスタＱN2との動作電流比を決定する。
同様に、トランジスタＱN3とトランジスタＱN4は、パラレルに接続されるセル数の比が３：１である。これにより、下流の出力側トランジスタＴNcに流れる電流の１／４の電流が出力ライン１１４からシンクされる。
さらに、トランジスタＱN5とトランジスタＱN6は、パラレルに接続されるセル数の比が１：１である。これにより、下流の出力側トランジスタＴNdに流れる電流の１／２の電流が出力ライン１１４からシンクされる。
以上により出力端子１１ｂからシンクする電流の桁重みが１／８，１／４，１／２となり、これらの電流が１の位以下のそれぞれの桁位置に発生する。このとき、下流のトランジスタＴNb〜ＴNｄに流れる電流は、カレントミラー回路１１１〜１１３で分配された電流が合流した電流、すなわち、カレントミラー回路の全体の動作電流であり、それらは、４桁目（Ｄ3）のトランジスタＴNeに流れる電流と同じ電流値である。これによりトランジスタＴNb〜ＴNｄのドレイン−ソース間の電圧を、通常に１の位以下の桁の電流を直接得る場合よりも低くすることができる。しかも、それは、トランジスタＴNaとトランジスタＴNpに流れる駆動電流に対応した値となるので、精度が高い。
このように、トランジスタＴNb〜ＴNeに流れる電流が実質的に等しくなっているので、４桁目（Ｄ3）からその下の下位桁の変換電流精度が向上する。また、最上位桁もパラレル接続セル数が１６個と少ない数で留まるので、その分、変換電流精度が向上する。

入力側のトランジスタＴNaとトランジスタＴNpは、パラレルに接続されるセル数の比が１：９である。これにより、これらトランジスタのチャネル幅（ゲート幅）の比が１：９に設定されている。
ところで、この実施例のＤ／Ａ１１は、出力側トランジスタで発生する電流値が低い位桁位置側にシフトした分だけ少なくなる。しかし、それは、入力側トランジスタの駆動電流をその分大きくすればシフトする前の桁位置のアナログ変換電流をシフトした低い桁位置で得ることができる。入力側トランジスタの駆動電流を発生するのが定電流源１２である。
定電流源１２は、例えば、＋３Ｖ程度の低い電源ライン＋ＶDDに接続されていて、これの下流に設けられたトランジスタＴNaとトランジスタＴNpに入力端子１１ａを介して駆動電流Ｉpを送出する。
この定電流源１２は、基準電流分配回路の出力電流源に対応している。基準電流分配回路は、カレントミラー回路で構成される入力側トランジスタが基準電流を受けて、出力端子ピン対応に並列に設けられた多数の出力側トランジスタにミラー電流として基準電流を生成する。このとき分配された基準電流あるいは基準駆動電流（基準電流が増幅された電流）は、ＯＥＬ素子３の駆動初期に駆動電流にピーク電流を発生する。このピーク電流を生成する電流値に対応させた電流値が駆動電流値Ｉpである。これが基準電流分配回路に設けられたカレントミラー回路の各出力側トランジスタから各Ｄ／Ａ１１に出力される。したがって、この電流源１２は、通常、１個のＰチャネルのＭＯＳトランジスタとされ、そのソースが電源ライン＋ＶDDに接続され、そのドレインが入力端子１１ａに接続されたものとなる。

図１に示すように、トランジスタＴNpの下流のスイッチ回路ＳＷは、コントロールパルスＣＯＮＴの反転信号をインバータ１５ａを介して受ける。コントロール回路１５は、ＯＥＬ素子３の駆動初期に一定期間ＨＩＧＨレベル（“Ｈ”）となるコントロールパルスＣＯＮＴを発生する。これにより駆動初期はスイッチ回路ＳＷがＯＦＦとなって、Ｄ／Ａ１１に前記のピーク電流を生成するアナログ変換電流が発生する。その後、コントロールパルスＣＯＮＴが停止してＬＯＷレベル（“Ｌ”）になることでスイッチ回路ＳＷがその反転信号“Ｈ”を受けてＯＮになる。これにより駆動電流値Ｉpは、トランジスタＴNpに分流されてトランジスタＴNaとトランジスタＴNpとに流れ、入力側の駆動電流がＩp／１０になって、ＯＥＬ素子３の駆動電流は、駆動初期のピーク電流から定常電流に落ちる。
さて、以上により、図１に示すＤ／Ａ１１は、カレントミラー回路の出力側トランジスタＴNb〜ＴNdが出力端子１１ｂからシンクする電流が桁重み１／８，１／４，１／２でありながら、桁重み１の４桁目（Ｄ3）の出力トランジスタＴNeと実質的に等しい電流にできる。しかも、変換ビット数が８ビットでありながら最大桁の重みは、×１６で済む。これにより、４桁目（Ｄ3）を越える上位桁の出力電流のばらつきも抑えることができる。

図２は、さらに他の実施例のＤ／Ａ１１０の回路であって、定電圧バイアス回路１３に変えてボルテージフォロア（バッファアンプ）１３０を設けたものである。
カレントミラー回路１１１〜１１３の各カレントミラー回路の入力側トランジスタＱN1，ＱN3，ＱN5の駆動電流は、電源ライン＋ＶDDではなく、ボルテージフォロア１３０を介して供給される。トランジスタＴN1〜ＴN6は削除されることによりトランジスタ数がさらに低減されている。
ボルテージフォロア１３０は、差動アンプ（例えば、オペアンプ）で構成され、その（＋）入力端子が出力ライン１１４に接続されている。その（−）入力端子が出力端子に接続されてフィードバックされ、この出力端子がトランジスタＱN1，ＱN3，ＱN5のドレインにライン１１５を介して接続されている。
その他の構成は、図１の実施例と同様であるので説明を割愛する。
この実施例では、ボルテージフォロア１３０によりこれの出力電圧を出力端子１１ｂの電圧と等しくなるように設定する。これにより、トランジスタＱN1〜ＱN6のドレインの電圧を出力端子１１ｂの電圧にする。
その結果、カレントミラー回路１１１〜１１３の各入力側トランジスタと各出力側トランジスタのドレイン電圧が実質的に等しくなり、ゲート電圧は電源ライン＋ＶDDの電圧になっている。したがって、これらのカレントミラー回路は、動作するためのバイアス電圧が等しいので、動作電流誤差が低減され、電流変換精度が向上する。
このＤ／Ａ１１０の利点は、パッシブマトリックス形の有機ＥＬパネルのように、図１のＤ／Ａで出力端子１１ａに出力段電流源１を設けた場合に電流変換精度を向上させることができることである。
すなわち、電源ライン＋ＶDD（例えば３Ｖ）より高い電圧、例えば、１５Ｖ〜２０Ｖの電源電圧で動作する出力段電流源１を駆動する場合、出力端子１１ａの出力電流値に応じて出力ライン１１４の電位が数Ｖ程度変動するが、この実施例では、それを数ｍＶ〜数十ｍＶ程度の範囲に抑えることができる。

図１の実施例においてトランジスタＱN3とトランジスタＱN4は、パラレルに接続されるセル数の比が３：１であり、トランジスタＱN5とトランジスタＱN6は、パラレルに接続されるセル数の比が１：１である。しかし、この実施例は、トランジスタＱN3とトランジスタＱN4の動作電流比は３：１であるが、これらのセル数の比を６：２とし、トランジスタＱN5とトランジスタＱN6の動作電流比は１：１であるが、これらのセル数の比を４：４としている。このようにすれば、すべてのセルトランジスタセル回路に流れる電流をＩp／８とすることができる。ただし、Ｉpは、入力側トランジスタセル回路のピーク電流発生時の駆動電流値である。定常状態での駆動電流値は、Ｉp／１０である。
これによりこの実施例は、各出力側トランジスタＴNb〜ＴNeのドレイン側の電位を実質的に等しくすることが可能になる。その結果、出力側トランジスタＴNb〜ＴNeの出力電流（アナログ変換電流）の精度をさらに向上させることができる。

図３は、アクディブマトリックス形の有機ＥＬパネルの具体例であって、Ｄ／Ａ１１０（あるいはＤ／Ａ１１）の出力端子１１ａが電流シンクの出力となっているので、出力段電流源１を削除して、Ｄ／Ａの出力端子１１ａを端子ピン２に直接接続した実施例である。この実施例は、アクディブマトリックス形の有機ＥＬパネル１０１のピクセル回路４のデータ線Ｘ（Ｘ1〜Ｘn）に端子ピン２を介して出力端子１１ａを接続し、アクディブマトリックス形の有機ＥＬパネルを駆動する。
１００は、Ｄ／Ａ１１０が出力端子ピン２に対応して設けられた電流駆動回路であり、ＭＰＵ６により制御される。コントロール回路１５は、ＭＰＵ６により制御されてタイミング制御信号Ｔ1、Ｔ2を書込制御回路５に送出する。

図３に示すように、ピクセル回路（表示セル）４は、Ｘ，Ｙのマトリックス配線（データ線Ｘ1，…Ｘn，走査線Ｙ1，Ｙ2，…）の交点に対応して設けられていて、このピクセル回路４内には各データ線と各走査線Ｙ1との各交点にソース側とゲートが接続されたＮチャネルＭＯＳトランジスタＴr１が配置されている。ＯＥＬ素子４ａは、ピクセル回路４に設けられたＰチャネルＭＯＳの駆動トランジスタＴr2により駆動される。トランジスタＴr2のソース−ゲート間にはコンデンサＣが接続されている。トランジスタＴr2のソースは、例えば、＋７Ｖ程度の＋Ｖcc電源ラインに接続され、そのドレイン側はＯＥＬ素子４ａの陽極に接続されている。ＯＥＬ素子４ａの陰極は、ロー側走査回路７のスイッチ回路７ａに接続され、このスイッチ回路７ａを介してグランドＧＮＤに接続されている。

ピクセル回路４において、トランジスタＴr１とトランジスタＴr2との間にはＰチャネルＭＯＳトランジスタＴr3とＮチャネルＭＯＳトランジスタＴr4が設けられている。トランジスタＴr3は、トランジスタＴr2を出力側トランジスタとしてカレントミラー回路４ｂを構成する入力側トランジスタとなっていて、これの下流にトランジスタＴr１のドレインが接続されている。トランジスタＴr4は、そのソースとドレインを介してトランジスタＴr3とトランジスタＴr１の接続点とカレントミラー回路４ｂの共通ゲート（トランジスタＴr2のゲート）との間に接続されている。
トランジスタＴr１のゲートは、走査線Ｙ1（書込線）を介して書込制御回路５に接続され、トランジスタＴr4のゲートは、走査線Ｙ2（イレーズ線）を介して書込制御回路５に接続されている。書込制御回路５は、制御信号Ｔ1、Ｔ2に応じて走査線Ｙ1（書込線）と走査線Ｙ2（イレーズ線）とを駆動走査し、これら走査線が“Ｈ”になることでトランジスタＴr１とトランジスタＴr4とがともにＯＮとなる。これにより所定の駆動電流でトランジスタＴr2が駆動されるとともにコンデンサＣに充電されて所定の駆動電圧がコンデンサＣに保持される。その結果、コンデンサＣに駆動電流値が書込まれる。このとき、コンデンサＣはこれを電圧値として記憶する。なお、コントロール回路１５からの制御パルスＣＯＮＴに応じて、このコンデンサＣには充電初期にピーク電流が流される。
ＭＯＳトランジスタＴr2は、この記憶されたコンデンサＣの電圧に応じて電流駆動されることになる。このときコンデンサＣに記憶された電圧は、書込時の駆動電流に対応する電圧値となり、ＯＥＬ素子４ａは、書込時の駆動電流に対応した電流値で電流駆動される。トランジスタＴr2とトランジスタＴr3のチャネル幅が等しいときには、書込み電流と同じ駆動電流を発生させることができる。

各実施例において、カレントミラー回路１１１〜１１３は、Ｄ／Ａを構成するカレントミラー回路の出力側トランジスタＴNb〜ＴNdに対して電源ラインとグランドライン（基準電位ライン）との間でこれらトランジスタの上流側に属接続される（直列に接続される）カレントミラー回路となっている。しかし、これらトランジスタは、出力側トランジスタＴNb〜ＴNdの下流側に設けられていてもよいことはもちろんである。

以上説明してきたが、実施例では、ＮチャネルＭＯＳトランジスタを主体としたＤ／Ａを示しているが、このＤ／Ａは、ＰチャネルＭＯＳトランジスタあるいはこれとＮチャネルＭＯＳトランジスタとを組み合わせた回路であってもよいことはもちろんである。さらに、これらトランジスタは、バイポーラトランジスタであってもよいことはもちろんである。なお、その場合には、ゲートはベースに、ソースはエミッタに、ドレインがコレクタに対応し、トランジスタのチャネル幅（ゲート幅）の比は、エミッタ面積比になる。

図１は、この発明のＤ／Ａを適用した一実施例の有機ＥＬ駆動回路のブロック図である。 図２は、他の実施例のブロック図である。 図３は、アクディブマトリックス形の有機ＥＬ駆動回路のブロック図である。

符号の説明

１…出力段電流源、２…端子ピン、
３，４ａ…ＯＥＬ素子、４…ピクセル回路、
５…書込制御回路、６…ＭＰＵ、７…ロー側走査回路、
１７…ピン、１０…カラムドライバ、１１…Ｄ／Ａ変換回路（Ｄ／Ａ）、
１２…定電流源、１３…定電圧バイアス回路、
１３ａ…定電圧回路、
１４…ピーク電流生成回路、
１５…コントロール回路、１５ａ…インバータ、
１６，１７…レジスタ、
１１１〜１１３…カレントミラー回路、
１３０…ボルテージフォロア、
ＴNa〜TNi，ＱN1〜ＴN6，ＴN1〜ＴN6…ＮチャネルのＭＯＳトランジスタ。

Claims (12)

1. 被変換データの桁位置に対応してそれぞれ設けられた複数の出力側トランジスタを有する第１のカレントミラー回路を有し、前記被変換データの桁位置に対応する桁重みに応じた電流を前記被変換データに応じて前記複数の出力側トランジスタの少なくとも１つに得てアナログ変換電流を生成するＤ／Ａ変換回路において、
   前記被変換データの下位の桁位置に対応する少なくとも前記出力側トランジスタのうちの１つの上流側あるいは下流側に従属接続された第２のカレントミラー回路を有し、
   前記第２のカレントミラー回路の入力側トランジスタに対する出力側トランジスタの動作電流比がｎ：１（ただしｎは１以上の整数）に設定され、前記第２のカレントミラー回路の前記出力側トランジスタに１の位より下位の桁重みに対応する電流を得て、前記アナログ変換電流を生成するＤ／Ａ変換回路。
2. 前記１の位より下位の桁重みに対応する電流は、前記被変換データの下位桁の少なくとも１つに対応するものとして前記Ｄ／Ａ変換回路の出力端子に出力される請求項１記載のＤ／Ａ変換回路。
3. さらに、定電圧バイアス回路を有し、前記第２のカレントミラー回路の前記入力側トランジスタおよび前記出力側トランジスタの出力電極が前記定電圧バイアス回路により所定の定電圧に設定される請求項２記載のＤ／Ａ変換回路。
4. 前記定電圧バイアス回路は、前記第２のカレントミラー回路の前記入力側トランジスタおよび前記出力側トランジスタにそれぞれ直列に接続された直列接続の多数のトランジスタと定電圧回路とを有し、前記直列接続の多数のトランジスタのゲートあるいはベースを前記定電圧回路により定電圧に設定することで前記出力電極が前記所定の定電圧に設定される請求項３記載のＤ／Ａ変換回路。
5. 前記変換データをｍビットとすれば、ｍが偶数のときにはｍ／２を前記１の位の桁とし、ｍが奇数のときには真ん中の桁を前記１の位の桁とし、これらの１の位より下位に前記第２のカレントミラー回路がぞれぞれ設けられ、前記ｎは、前記１の位より下位の桁重みに対応してそれぞれに選択されている請求項４記載のＤ／Ａ変換回路。
6. 前記第２のカレントミラー回路の前記入力側トランジスタ、前記出力側トランジスタそして前記直列接続の多数のトランジスタはそれぞれＭＯＳトランジスタであり、前記第２のカレントミラー回路の動作電流から、２の累乗の値が１の除数とされる電流値分が前記第２のカレントミラー回路の前記出力側トランジスタに分流され、前記出力端子にこの分流された電流が出力される請求項３記載のＤ／Ａ変換回路。
7. 前記第２のカレントミラー回路の前記入力側トランジスタ、前記出力側トランジスタそして前記直列接続の多数のトランジスタはそれぞれＭＯＳトランジスタであり、前記定電圧バイアス回路は、前記第２のカレントミラー回路のそれぞれの前記出力側トランジスタの前記出力電極とそれぞれの前記入力側トランジスタの前記出力電極とを接続するボルテージフォロアを有する請求項３記載のＤ／Ａ変換回路。
8. 前記被変換データの桁数は８ビットか、それ以上である請求項６又は７記載のＤ／Ａ変換回路。
9. 前記被変換データの桁数は、８ビットか、それ以上でありかつγ補正された表示データである請求項６又は７記載のＤ／Ａ変換回路。
10. 請求項１〜９のいずれか１項記載の前記被変換データは表示データであってかついずれか１項記載のＤ／Ａ変換回路の出力電流により有機ＥＬ素子を電流駆動する有機ＥＬ駆動回路。
11. 請求項１〜９のいずれか１項記の前記被変換データは表示データであってかついずれか１項記載のＤ／Ａ変換回路と、このＤ／Ａ変換回路の出力電流を受けてこれにより駆動されて有機ＥＬ素子を電流駆動する電流源とを備える有機ＥＬ駆動回路。
12. 請求項１０または１１項記載の有機ＥＬ駆動回路を有する有機ＥＬ表示装置。

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