JPWO2005071744A1 - 積層型電子部品および積層型電子部品の実装構造 - Google Patents

積層型電子部品および積層型電子部品の実装構造 Download PDF

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Abstract

積層型電子部品は、一方の主表面および他方の主表面を有する積層基板（１）と、接触面および実装面を有し、一方の主表面に接触面が接合された樹脂層（３）と、樹脂層（３）の内部に形成されたビア導体（４）と、ビア導体（４）に接触するように、実装面に配置された外部端子電極（５）とを備える。外部端子電極（５）は、実装面の側の主表面において、ビア導体（４）と接続している第１の領域と、実装面と反対側の主表面において、接合材（６）が配置されるべき第２の領域とを有し、第２の領域は、第１の領域を実装面と反対側の主表面に投影したときに、影になる領域を避けて配置されている。

Description

本発明は、積層型電子部品および積層型電子部品の実装構造に関する。
近年、セラミックの多層基板は、ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｅｄ Ｃｅｒａｍｉｃ）から形成されたものが主流となっている。これは、ＬＴＣＣが、１０００℃以下の低温で焼成することが可能であり、銀や銅などの低抵抗金属を配線導体として用いることができるためである。
しかし、ＬＴＣＣは、焼成温度を下げて形成され、ガラス成分が相当量含まれていることが多いため、純粋なセラミックに比べて脆弱になる。たとえば、純粋なアルミナの抗折強度が３００ＭＰａ程度であるのに対して、体積比率が５０：５０のアルミナとガラスとを混合してなるＬＴＣＣの抗折強度は２００ＭＰａ程度になってしまう。
このため、セラミック多層基板をプリント配線板に実装した状態で、落下試験を行なうと、セラミック多層基板とプリント配線板との接合部分に引張応力が生じて、セラミック多層基板のうちプリント配線板と接合されている部分にクラックが生じやすくなる。
このような機械的な脆弱さを補うため、衝撃吸収の機能を有する樹脂層が形成されたセラミック多層基板が提案されている。図２０に、特開２００３−１２４４３５号公報に開示されている高周波半導体装置の概略断面図を示す。セラミック多層基板１０２の内部には、抵抗１０８やチップコンデンサなどの部品が形成されている。セラミック多層基板１０２の上面には、チップ抵抗やチップコンデンサなどのチップ部品１０３が配置されている。
セラミック多層基板１０２の下面には、トランジスタなどの半導体素子１０１が形成されている。セラミック多層基板１０２の下面には、半導体素子１０１を埋没するように、複合樹脂材料層１１０が形成されている。複合樹脂材料層１１０の下面には、外部のプリント基板１２０の電気回路と接続を行なうための外部接続用電極１０４が形成されている。半導体素子１０１などの部品と、外部接続用電極１０４との接続は、複合樹脂材料層１１０を貫通するように配置されたビア導体としての導電性樹脂１１２によって行われる。外部接続用電極１０４は、接合材１２２を介して、プリント基板１２０の主表面に形成されたパッド電極１２１と電気的に接続している。
特開２００３−１２４４３５号公報
図２１に背景技術における課題の説明図を示す。図２１は、外部接続用電極１０４の部分の拡大断面図である。複合樹脂材料層１１０のような樹脂層は、熱硬化性樹脂である樹脂シートを加熱圧着する方法によってセラミック多層基板１０２に接合される。この樹脂シートが、半硬化状態（プリプレグ状態）のときに、セラミック多層基板１０２に接合することによって、半導体素子１０１などを埋込む。
ところが、このように樹脂シートをセラミック多層基板１０２に圧着した場合、セラミック多層基板１０２に比べて樹脂シートが軟らかいため、複合樹脂材料層１１０の内部に予め形成された導電性樹脂１１２が隆起しやすくなる。このため、外部接続用電極１０４と複合樹脂材料層１１０とが離れることが生じてしまう。
また、ビア導体の熱膨張係数は、１６〜２０ｐｐｍ／℃であるのに対して、ビア導体の周囲にある樹脂層の熱膨張係数は、１１〜１６ｐｐｍ／℃と小さい。リフローなどによって温度が上昇するとビア導体と樹脂層との膨張量に差が生じる。樹脂層よりビア導体の方が大きく膨張するため、ビア導体は樹脂層の裏面より隆起する。ビア導体の隆起によって、外部接続用電極の一部または全部が樹脂層から引き剥がされてしまう。すなわち、外部接続用電極と樹脂層とが完全に非接触になったり、外部接続用電極と樹脂層との接合強度が弱くなったりする。
このように、外部接続用電極と樹脂層との接合強度が低下した状態で、わずかな外力が加わると、外部接続用電極はビア導体と離れてしまい、導通不良を引起こすという問題があった。
たとえば、電子機器が落下するなどの原因により、プリント基板とセラミック多層基板とが互いに離れる向きの力が加わった場合には、半田を介して、外部接続用電極と樹脂層との接合部分にも互いに引っ張られる力が働く。このような場合にも、樹脂層と外部接続用電極との接合強度が弱い場合には、外部接続用電極が引き剥がされてしまって、ビア導体と外部接続用電極との導通不良を引き起こしてしまうという問題があった。
外部接続用電極を引き剥がそうとする力には、上記の他、セラミック多層基板をマザー基板に接合する際の半田固化による半田の凝縮によるものがある。また、外部接続用電極にＮｉ−Ａｕメッキを施す場合には、Ｎｉメッキ時にメッキ浴内の還元剤から発生する水素イオンがＮｉ内で固溶して結晶格子を膨張させた状態で硬化する。しかし、後に、この固溶した水素イオンは拡散放出されて、メッキ層は収縮して体積が小さくなろうとする。この収縮の際に、メッキ層が下地に拘束されてしまい、めっき層に引張りの応力が残留する。この残留応力によっても、外部接続用電極が引き剥がされ、導通不良が生じるという問題があった。
本発明は、外部端子電極とビア導体との導通不良を防止した積層型電子部品および積層型電子部品の実装構造を提供することを目的とする。
本発明に基づく積層型電子部品は、一方の主表面および他方の主表面を有する部品本体と、接触面および実装面を有し、一方の主表面に接触面が接合された樹脂層と、樹脂層の内部に形成されたビア導体と、ビア導体に接触するように、実装面に配置された外部端子電極とを備える。外部端子電極は、実装面の側の主表面において、ビア導体と接続している第１の領域と、実装面と反対側の主表面において、マザー基板上のパッド電極と外部端子電極とを接続するための接合材が配置されるべき第２の領域とを有し、第２の領域は、第１の領域を実装面と反対側の主表面に投影したときに、第２の領域の中心が第１の領域の影となる領域と重ならないように配置されている。この構成を採用することにより、外部端子電極とビア導体との導通不良を防止した積層型電子部品を提供することができる。
好ましくは、第２の領域は、第１の領域を実装面と反対側の主表面に投影したときに、影になる領域を避けて配置されている。この構成を採用することにより、外部端子電極とビア導体との導通不良をさらに効果的に防止することができる。
好ましくは、外部端子電極が複数形成され、第１の領域は、実装面の一点を取り囲むように並んで配置されている。この構成を採用することにより、外部端子電極の第１の領域にかかる力がほぼ均等に分散され、外部端子電極とビア導体との導通不良をより確実に防止することができる。
好ましくは、外部端子電極が複数形成され、第２の領域は、実装面の一点を取り囲むように並んで配置されている。この構成を採用することにより、外部端子電極の第２の領域にかかる力がほぼ均等に分散され、外部端子電極とビア導体との導通不良をより確実に防止することができる。
好ましくは、外部端子電極は、ランド部と、ランド部より幅の細い引出し部とを含み、第１の領域は、引出し部に配置され、第２の領域は、ランド部に配置されている。この構成を採用することにより、接合材が、ランド部から引出し部に向かって移動することを防止でき、外部端子電極とビア導体との導通不良をより確実に防止することができる。
好ましくは、部品本体は、複数に積層されたセラミック層からなるセラミック多層基板を含む。部品本体は、たとえば樹脂基板などでも構わないが、セラミック多層基板を含むことによって本発明の効果が顕著になる。
好ましくは、部品本体の内部に配置された第１の回路要素と、樹脂層の内部に配置された第２の回路要素と、一方の主表面に配置され、第１の回路要素および第２の回路要素を電気的に接続するための中間導体とを備える。この構成を採用することにより、部品本体に形成できる回路要素を多くすることができる。
好ましくは、部品本体の内部に配置された第１の回路要素と、他方の主表面に配置され、第１の回路要素と電気的に接続された第１の回路部品とを備える。この構成を採用することにより、第１の回路部品を備える積層型電子部品に本発明を適用することができる。
好ましくは、他方の主表面に配置されたモールド樹脂層を備え、モールド樹脂層は、第１の回路部品を覆い隠すように形成さている。この構成を採用することにより、積層型電子部品をマザー基板などに実装しやすくなり、また、第１の回路部品を衝撃などから保護することができる。
好ましくは、部品本体に接続された金属ケースを備え、金属ケースは、第１の回路部品を覆うように形成されている。この構成を採用することにより、積層型電子部品をマザー基板などに実装しやすくなり、また、第１の回路部品を衝撃などから保護することができる。
好ましくは、部品本体の内部に配置された第１の回路要素と、一方の主表面に配置され、第１の回路要素と電気的に接続された第２の回路部品とを備える。この構成を採用することにより、第２の回路部品を備える積層型電子部品に、本発明を適用することができる。
好ましくは、一方の主表面にグランド電極およびダミー電極のうち少なくとも一方の電極が形成されている。この構成を採用することにより、ダミー電極を備える積層型電子部品や高周波半導体装置などのグランド電極を備える積層型電子部品に、本発明を適用することができる。
本発明に基づく積層型電子部品の実装構造は、上述の積層型電子部品と、積層型電子部品を搭載するためのマザー基板とが、第２の領域に配置された接合材を介して接続されている。この構成を採用することにより、外部端子電極とビア導体との導通不良を防止した積層型電子部品の実装構造を提供することができる。
本発明によれば、外部端子電極とビア導体との導通不良を防止した積層型電子部品および積層型電子部品の実装構造を提供することができる。
［図１］実施の形態１における第１の積層型電子部品の概略断面図である。
［図２Ａ］実施の形態１における第１の積層型電子部品の外部端子電極の平面図である。
［図２Ｂ］実施の形態１における外部端子電極の配置を説明する図である。
［図３］実施の形態１における第２の積層型電子部品の外部端子電極の説明図である。
［図４］実施の形態１における第３の積層型電子部品の概略断面図である。
［図５］実施の形態１における第４の積層型電子部品の概略断面図である。
［図６］実施の形態１における第５の積層型電子部品の概略断面図である。
［図７］実施の形態１における積層型電子部品の製造方法の第１工程図である。
［図８］実施の形態１における積層型電子部品の製造方法の第２工程図である。
［図９］実施の形態１における積層型電子部品の製造方法の第３工程図である。
［図１０］実施の形態１における積層型電子部品の製造方法の第４工程図である。
［図１１］実施の形態１における積層型電子部品の製造方法の第５工程図である。
［図１２］実施の形態１における積層型電子部品の製造方法の第６工程図である。
［図１３］実施の形態１におけるグランド電極を含む積層型電子部品の製造方法の説明図である。
［図１４］実施の形態２における第１の積層型電子部品の説明図である。
［図１５］実施の形態２における第２の積層型電子部品の説明図である。
［図１６］実施の形態２における第３の積層型電子部品の説明図である。
［図１７Ａ］実施の形態２における積層型電子部品の作用および効果の説明図である。
［図１７Ｂ］実施の形態２における積層型電子部品の作用および効果の説明図である。
［図１８］実施の形態３における積層型電子部品の概略断面図である。
［図１９Ａ］実施の形態３における積層型電子部品の外部端子電極の部分の平面図である。
［図１９Ｂ］実施の形態３における外部端子電極の配置を説明する図である。
［図２０］従来の技術に基づく高周波半導体装置の概略断面図である。
［図２１］従来の技術に基づく高周波半導体装置の不具合を説明する概略断面図である。
 符号の説明
１ 積層基板、２ セラミック層、３，１６ 樹脂層、４，１７ ビア導体、５，１８，２１，２２，２３，５８，５９ 外部端子電極、６，２７，２８ 接合材、７ 表面パッド電極、８ マザー基板、９，１０，２０ ランド電極、１１ 第１の回路要素、１３ 第１の回路部品、１４ 第２の回路部品、１５ グランド電極、２５ モールド樹脂層、２６ 金属ケース、３０，３２，３４，３６，３８ ランド部、３１，３３，３５，３７，３９ 引出し部、４０，４２，４８，５０ 第１の領域、４１，４３，４９，５１ 第２の領域、５２ レジスト材、５５，５７ ビア導体接続部、６０，６１矢印、１０１ 半導体素子、１０２ セラミック多層基板、１０３ チップ部品、１０４ 外部接続用電極、１０８ 抵抗、１１０ 複合樹脂材料層、１１２ 導電性樹脂、１２０ プリント基板、１２１ パッド電極、１２２ 接合材。
（実施の形態１）
図１から図１３を参照して、本発明に基づく実施の形態１における積層型電子部品および積層型電子部品の実装構造について説明する。なお、本発明における「上側」や「上方」などの向きを表わす用語については、絶対的な方向（たとえば鉛直方向）を示すものではなく、各部品同士の相対的な位置関係を示すものである。
図１に、本実施の形態における第１の積層型電子部品の概略断面図を示す。積層型電子部品は、部品本体としての積層基板１を備える。積層基板１は、たとえばセラミックグリーンシートから形成されたセラミック層２が複数積層されて、さらに、焼結されたセラミック多層基板からなる。セラミック層２の境界面には、コンデンサや抵抗などの第１の回路要素１１が形成されている。第１の回路要素１１は、セラミック層２の主表面に沿って形成されている。第１の回路要素１１は、必要に応じてそれぞれが電気的に接続されている。
積層基板１の上側の主表面には、第１の回路要素１１と電気的に接続されたランド電極１０が形成されている。また、積層基板１の上側の主表面には、ランド電極１０を介して、コンデンサや抵抗などの第１の回路部品１３が配置されている。第１の回路部品１３は、はんだ等の接合材を介してランド電極１０に電気的に接続されている。ランド電極１０には、第１の回路部品１３と第１の回路要素１１とを電気的に接続するためのものの他に、第１の回路部品１３同士を接続するためのものがある。
積層基板１の下側の主表面には、ランド電極９が形成されている。ランド電極９には、抵抗やコンデンサなどの第２の回路部品１４が電気的に接続されている。ランド電極９には、第１の回路要素１１と第２の回路部品１４とを電気的に接続するもののほか、第２の回路部品１４同士を電気的に接続するものがある。第２の回路部品１４は、積層基板１の下側の主表面において、はんだ等の接合材を介してランド電極９に固定されている。
積層基板１の下側の主表面には、樹脂層３が形成されている。樹脂層３は、積層基板１と接合されている接触面と外部端子電極５が接合されている実装面とを有する。樹脂層３の内部において樹脂層３の周縁部には、樹脂層３を貫通するようにビア導体４が形成されている。ビア導体４は、ランド電極９と電気的に接続している。樹脂層３の実装面には、外部との電気的な接続を形成するために、外部端子電極５が形成されている。外部端子電極５は、膜状に形成されている。外部端子電極５は、ビア導体４と接触して電気的に接続されている。外部端子電極５の下側には、接合材６が接合される。接合材６は、積層基板１と樹脂層からなる積層型電子部品をマザー基板８に形成された表面パッド電極７に接続するためのものである。マザー基板８は、たとえばプリント配線板である。マザー基板８に形成された電気回路は表面パッド電極７に接続している。
積層基板１の下側の主表面には、図示しない第２の回路要素が形成されている。第２の回路要素は、樹脂層３と積層基板１との界面に配置されている。第２の回路要素は、積層基板１の下側の主表面に形成された中間導体によって、第１の回路要素１１と電気的に接続されている。
樹脂層３としては、たとえば、無機フィラーが添加されている熱硬化性樹脂が用いられる。無機フィラーは、樹脂層の熱膨張係数の調整や、半硬化状態における樹脂シートの流動性の調節などを目的として適量が添加される。樹脂層の厚さは、内部に第２の回路部品が形成されていない場合には、たとえば１０〜３００μｍ（積層基板の厚さに対して、０．０１〜０．５倍程度が好ましい）、内部に第２の回路部品が形成されている場合には、たとえば２００〜１０００μｍ（積層基板の厚さに対して、０．１〜２倍程度が好ましい）である。また、本実施の形態における積層基板の厚さは約１ｍｍである。それぞれの図においては、適宜その厚さを変更して記載している。本実施の形態における樹脂層は、１層から形成されているが、複数の樹脂層が積層されていても構わない。
接合材としては、熱硬化型の導電性接着剤や熱溶融型のロウ材などを使用することができる。導電性接着剤としては、たとえば、銀などの金属粉末とエポキシ樹脂などの熱硬化性接着剤とを含有するものを用いることができる。また、ロウ材としては、加熱手段などで溶融できる可溶性と、導体同士を電気的および機械的に接合できる接合性とを有する材料であれば用いることができ、たとえば、半田を用いることができる。
回路部品には、トランジスタ、ＩＣ、ＬＳＩなどの能動素子や、チップコンデンサ、チップ抵抗、チップサーミスタおよびチップインダクタなどの受動素子が含まれる。回路要素としては、コンデンサ、インダクタまたは抵抗などが含まれる。
図２Ａに外部端子電極の説明図を示す。図２Ａは、外部端子電極５の平面図である。外部端子電極５は、平面形状が長方形になるように形成されている。また、外部端子電極５は、樹脂層３の実装面の側の主表面（実装面に接合している主表面）と反対側の主表面とを有する。外部端子電極５は、実装面と接合している面に、ビア導体と接続している第１の領域４０を含む。外部端子電極５は、実装面と接合している面と反対側の主表面に、接合材と接続している第２の領域４１を含む。
図２Ａに示すように、第２の領域４１は、第１の領域４０を反対側の主表面に投影したときに、第２の領域４１の中心が第１の領域４０の影となる領域と重ならないように配置されている。さらに、本実施の形態においては、第２の領域４１は、第１の領域４０を反対側の主表面に投影したときに、影になる領域を避けて配置されている。すなわち、外部端子電極５を主表面に垂直な方向（セラミック層の積層方向）から透視して見たときに、第１の領域４０と第２の領域４１とが重ならないように配置されている。本実施の形態においては、ビア導体の断面形状である円の径が外部端子電極５の幅より小さく、第１の領域４０が完全な円形をしているが、特にこの形態に限られず、ビア導体の径の方が外部端子電極５の幅よりも大きくてもよい。また、接合材の断面の径が外部端子電極５の幅より小さく、第２の領域４１が円形になるように形成されていてもよい。
図２Ｂに、樹脂層における外部端子電極の位置の説明図を示す。図２Ｂは、マザー基板の側から積層型電子部品を見たときの透視図である。本実施の形態における樹脂層３は、平面形状がほぼ四角形になるように形成されている。外部端子電極５は、平面形状における長手方向が、樹脂層３の四角形の重心位置に向かうように配置されている。すなわち、外部端子電極５は、樹脂層３の平面形状の重心位置を中心として、放射状に形成されている。それぞれの外部端子電極５における第１の領域４０は樹脂層３の外側に配置され、第２の領域４１は樹脂層３の内側に配置されている。
第１の領域４０は、樹脂層３の実装面の重心位置を取り囲むように並んで配置されている。第１の領域４０は、樹脂層３の実装面において、外縁にほぼ平行になるような外周部に形成されている。第２の領域４１についても同様に、樹脂層３の実装面の重心位置を取り囲むように並んで配置されている。本実施の形態においては、第１の領域４０および第２の領域４１が、実装面の重心位置を取り囲むように配置されているが、特にこの形態に限られず、実装面の任意の一点を取り囲むように配置されていてもよい。
図３に、本実施の形態における第２の積層型電子部品の説明図を示す。図３は、第２の積層型電子部品の樹脂層における外部端子電極の位置の説明図であり、マザー基板の側から積層型電子部品を見たときの透視図である。第２の積層型電子部品において、外部端子電極５が、樹脂層３の平面形状の重心位置を中心として放射状に形成されていることは、第１の積層型電子部品と同様である。第２の積層型電子部品においては、第１の領域４０が第２の領域４１よりも内側に配置されている。第１の領域および第２の領域は、それぞれ樹脂層３の実装面の重心位置を取り囲むように配置されている。ビア導体および接合材などは、第１の領域および第２の領域に対応するように配置されている。その他の構成については、第１の積層型電子部品と同様である。
また、上述した実施の形態と同様に、本実施の形態においても、第２の領域４１は、第１の領域４０よりも大きい。このため、本実施の形態のように第２の積層型電子部品を実装面からみたときに、第１の領域４０を内側に配置して、第２の領域４１を外側に配置することにより、第２の領域４１をより高密度に配置することができ、ひいては、外部端子電極の多ピン化を達成できる。
図４に、本実施の形態における第３の積層型電子部品の概略断面図を示す。第３の積層型電子部品においては、第１の積層型電子部品の構成に加えて、積層基板１の上側の主表面に配置されたモールド樹脂層２５を備える。モールド樹脂層２５は、積層基板１の主表面に配置された第１の回路部品１３を覆い隠すように形成されている。第１の回路部品１３は、モールド樹脂層２５の内部に完全に埋込まれている。
図５に、本実施の形態における第４の積層型電子部品の概略断面図を示す。第４の積層型電子部品は、第１の積層型電子部品の構成に加えて、部品本体としての積層基板１に固定された金属ケース２６を備える。金属ケース２６は、第１の回路部品１３を覆うように形成されている。第１の回路部品１３は、金属ケース２６と積層基板１とで囲まれる密閉された空間に配置されている。金属ケース２６は、上面が平面になるように形成されている。
図６に、本実施の形態における第５の積層型電子部品の概略断面図を示す。第５の積層型電子部品は、積層基板１の下側の主表面に、グランド電極１５が形成されている。グランド電極１５は、第１の回路要素１１と電気的に接続されている。また、グランド電極１５は、ランド電極２０と一定の間隔をあけて配置されている。積層基板１の下側の主表面には、樹脂層１６が形成されている。第５の積層型電子部品においては、樹脂層１６の内部に、第２の回路部品が形成されていないが、第２の回路部品が形成されていてもよい。
樹脂層１６の下側の主表面である実装面には、外部端子電極１８が形成されている。外部端子電極１８は、ビア導体１７によってランド電極２０と電気的に接続している。
外部端子電極１８において、ビア導体１７が接触している第１の領域よりも、接合材６が接触している第２の領域が内側に配置され、外部端子電極１８を透視して見たときに、第１の領域と第２の領域とが重ならないように形成されていることは、第１の積層型電子部品と同様である。この他の第５の積層型電子部品の構成については、第１の積層型電子部品と同様であるので説明は繰り返さない。
本実施の積層型電子部品の実装構造は、上述の積層型電子部品と、積層型電子部品を搭載するためのマザー基板とが、第２の領域に配置された接合材を介して固定されている。
本実施の形態における積層型電子部品は、積層基板の内部に配置された第１の回路要素、積層基板の主表面に形成された第２の回路要素、第１の回路部品および第２の回路部品によって電気的な処理が行われる。積層型電子部品の電気回路は、マザー基板に形成された電気回路と接合材を介して電気的に接続されている。
図１に示す第１の積層型電子部品において、ビア導体４の膨張係数と樹脂層３の膨張係数との差に起因して、温度が上昇した際にはビア導体４が樹脂層３の搭載面から隆起することがある。しかしながら、本発明において、ビア導体４が隆起する部分は、ビア導体４と接続している部分の周りの一部分である。上記の一部分と異なる部分は、樹脂層３と接合している。このため、外部端子電極５が、樹脂層３から引き剥がされることはなく、ビア導体４と外部端子電極５とが接触している状態を維持することができる。すなわち、樹脂層３と外部端子電極５との接触面積が大きく、接合強度が大きいため、外部端子電極５が樹脂層３から引き剥がされることを防止できる。
このように、外部端子電極が、樹脂層の実装面の側の主表面において、ビア導体と接続された第１の領域と、実装面と反対側の主表面において、マザー基板上のパッド電極と外部端子電極を接続するための接合材が配置されるべき第２の領域とを有し、第２の領域は、第１の領域を実装面と反対側の主表面に投影したときに、第２の領域の中心が第１の領域の影となる領域と重ならないように配置されていることによって、外部端子電極とビア導体との導通不良を防止することができる。さらに、第２の領域が第１の領域の影になる領域を避けて配置されていることによって、外部端子電極とビア導体との導通不良をより効果的に防止することができる。すなわち、外部端子電極５が樹脂層３から離れる領域を第１の領域の近傍のみとすることができ、第２の領域の近傍においては、外部端子電極と樹脂層とが接合した状態を維持することができる。この結果、外部端子電極とビア導体との導通不良を防止できる。
ビア導体を形成している導電性ペーストの導電性を高めるために、ビア導体に金属フィラーを多く含ませることがある。この場合、接着成分としての樹脂成分が少なくなるのでビア導体と外部端子電極との接着力は弱くなり、さらに外部端子電極がビア導体から引き剥がされやすくなる。しかし、このような場合においても、本発明に基づく積層型電子部品は、外部端子電極全体が樹脂層から引き剥がされることを防止でき、外部端子電極とビア導体との導通不良を防止することができる。
特に、落下した際の衝撃などによって、マザー基板と積層基板とを引き剥がすように力が加わった場合、接合材を介して外部端子電極を樹脂層から引き剥がそうとする力が加わるが、本発明に基づく積層型電子部品においては、接着力の小さい外部端子電極とビア導体との接合部分が、この引き剥がす力が加わる位置から離れているため、外部端子電極が樹脂層から引き剥がされることを防止できる。
図２Ｂに示すように、本実施の形態における積層型電子部品は、第１の領域が樹脂層の実装面の中心（重心）を取り囲むように配置されている。この構成を採用することにより、外部端子電極とビア導体とが接触している部分にかかる力を、複数の外部端子電極とビア導体との接合部分にほぼ均等に分散することができ、ビア導体と外部端子電極とが引き離されることをより確実に防止できる。取り囲む中心となるべき点については、特に、重心位置に限られず、任意の点を定めることができる。
また、第２の領域においても、樹脂層の実装面の中心（重心）を取り囲むように形成されている。この構成を採用することにより、外部端子電極と接合材との間にかかる力をほぼ均等に分配することができる。このため、接合材を介して、外部端子電極とビア導体または樹脂層との間に加わる力が特定の箇所に集中することを防止でき、より確実にビア導体と外部端子電極との導通不良を防止することができる。取り囲む中心となるべき点については、特に、重心位置に限られず、任意の点を定めることができる。
本実施の形態における部品本体としての積層基板には、複数に積層されたセラミック層からなるセラミック多層基板を含む。部品本体としては、たとえば樹脂基板でもかまわないが、部品本体がセラミック多層基板のような硬いものの方が、ビア導体の隆起が大きくなるため、本発明の効果が顕著になる。
本実施の形態における第１の積層型電子部品は、部品本体の内部に配置された第１の回路要素の他に、樹脂層の内部に配置された第２の回路要素と第１の回路要素および第２の回路要素を電気的に接続するための中間導体を備える。この構成を採用することにより、回路要素の数を多くすることができる。中間導体としては、たとえば、銅で形成された配線パターンが挙げられる。
同様に、積層基板の主表面には、第１の回路要素と電気的に接続された第１の回路部品および第２の回路部品を備える。この構成を採用することにより、電子部品を数多く備えることができる。
図３に示す第２の積層型電子部品の作用および効果については、第１の積層型電子部品の作用および効果と同様であるので、ここでは説明を繰り返さない。
図４に示す第３の積層型電子部品においては、第１の回路部品を覆い隠すようにモールド樹脂層が形成されている。この構成を採用することにより、積層型電子部品をマザー基板などに搭載する際に第１の回路部品が破損することを防止できる。また、製品が完成後も、第１の回路部品をモールド樹脂層で保護することができる。
図５に示す第４の積層型電子部品においては、第１の回路部品を覆うように金属ケースが形成されていることによって、第３の積層型電子部品と同様に、第１の回路部品を保護することができる。また、金属ケースが形成されていることによって、マウンターなどのマザー基板への実装を行なう装置を用いやすくすることができる。金属ケースとしては、加工のしやすさやその価格から洋白やリン青銅が用いられることが好ましい。
図６に示す第５の積層型電子部品においては、積層基板の下側の主表面にグランド電極が形成されている。この構成を採用することにより、グランド電極が必要な積層型電子部品に本発明を適用することができる。たとえば、積層型電子部品が高周波用の部品である場合においても、本願発明を適用することができる。また、ランド電極とグランド電極とを非常に近づけることができ、高周波用電子部品の特性を向上させることができる。
グランド電極としては、銅箔でなく焼結によって形成される電極が好ましい。すなわち、後に説明するＬＴＣＣ基板が形成される工程で、直接的に積層基板に形成されることが好ましい。銅箔の表面粗さＲｍａｘと焼結金属の表面粗さＲｍａｘとを比較した場合に、銅箔が数μｍなのに対し、焼結金属は数十μｍと１桁大きい。このため、樹脂層と接合される際に、アンカー効果が働いて、樹脂層と積層基板との接合強度が大きくなる。これらの表面粗さの差は、銅箔がメッキまたは銅板の圧延であることに対して、焼結金属がワニスと呼ばれる樹脂を含有し、焼付け時にその樹脂が飛翔して内部や表面にポアと呼ばれる空洞が残存することに起因している。
上記の表面粗さの差を利用して、グランド電極が電子部品の機能上不要であるときにおいても、ダミー電極（第１の回路要素と電気的に接続されていない電極）を積層基板の裏面に配置する場合がある。この構成を採用することにより、積層基板と樹脂層との接合強度を非常に大きくすることができる。
グランド電極は、樹脂層と積層基板との間に形成されることが好ましい。しかし、高密度実装を達成するために他の配線が配置されていたり、測定用の孔（たとえば、プローブ挿入用の孔）が形成されていたりする場合には、積層基板の裏面に配置することが困難である。このような場合などには、グランド電極がその他の位置に配置されていてもよい。
本実施の形態における積層型電気部品の実装構造は、上述の積層型電子部品をマザー基板などに配置することができ、外部端子電極とビア導体との導通不良を防止した実装構造を提供することができる。その他の作用および効果については、上述の積層型電子部品の効果と同様であるので、ここでは説明を繰り返さない。
図７から図１３を参照して、本実施の形態における積層型電子部品の製造方法について説明する。
はじめに、ＰＥＴなどの樹脂フィルムの主表面上に、セラミックスラリをコーティングして乾燥させ、厚さが１０〜２００μｍ程度のセラミックグリーンシートを形成する。
次に、このグリーンシートを金型を使ったり、レーザを用いたりして、直径が０．１ｍｍ程度のビアホールとしての貫通孔を形成する。
次に、銀や銅を主成分とする金属紛、樹脂および有機溶剤を混練した電極ペーストをビアホール内に充填して乾燥する。次に、グリーンシートの主表面にスクリーン印刷などの方法によって電極ペーストなどを所定のパターンに印刷した後に乾燥させる。積層基板の主表面となるべき面には、電極ペースト用いて回路部品などを接続するためのランド電極も形成しておく。
次に、図７に示すように、それぞれの印刷パターンで形成された複数のグリーンシートを積層して、圧力１００〜１５００ｋｇ／ｃｍ２、温度４０〜１００℃程度の条件で圧着することによって、セラミック層２を複数含む積層基板１を形成する。次に、電極ペーストがＡｇ系ならば空気雰囲気中において８５０℃程度の温度で焼成する。電極ペーストがＣｕ系ならばＮ雰囲気中において９５０℃程度の温度で焼成する。
この後に、必要に応じて積層基板１の主表面に形成されたランド電極９，１０にＮｉ／ＳｎまたはＮｉ／Ａｕなどのメッキを湿式メッキ法などによって成膜する。このように、図７に示す積層基板１（ＬＴＣＣ基板：セラミック多層基板）を形成する。次に、積層基板１の裏側には、第２の回路部品を搭載する。
一方で、積層基板に圧着するための樹脂層の部分を製造する。はじめに、支持体の主表面に、厚さ１０〜４０μｍ程度の銅箔を貼り付ける。次に、フォトレジストの塗布、露光、現像、エッチングおよびレジスト剥離を行なって銅箔のパターニングを行なう。この銅箔が、後に外部端子電極となる。外部端子電極は、ビア導体が形成されている位置に対応するように形成する。
次に、図８に示すように、熱硬化性樹脂（エポキシ樹脂、フェノール樹脂またはシアネート樹脂など）と無機フィラー（Ａｌ２Ｏ３、ＳｉＯ２またはＴｉＯ２など）を混合した樹脂シートに対して、レーザなどでビア導体を充填するためのビアホールを形成する。このビアホールの内部に、半田または導電性樹脂（Ａｕ、Ａｇ、ＣｕまたはＮｉなどの金属粒子とエポキシ樹脂、フェノール樹脂、またはシアネート樹脂などの熱硬化性樹脂とを混合したもの）を充填する。
次に、図９に示すように、上記の銅箔、樹脂シートおよび積層基板について位置決めを行なった後に、積層している状態でラミネート（加熱と加圧）を行なう。
次に、図１０に示すように、積層基板１において、樹脂層３が配置された側と反対側に、第１の回路部品１３を取り付ける。第１の回路部品１３の取り付けにおいては、ＳＭＤ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）を半田や導電性樹脂で取り付けたり、半田バンプが形成されたＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、半導体デバイスまたはＳＡＷフィルタ（弾性表面波フィルタ）などを取り付けたりする。または、これらの部品を積層基板１に固定した後に、Ａｕ線、Ａｌ線またはＣｕ線などを用いてワイヤボンドを行なうことにより電気的に接続する。
次に、図１１に示すように、積層基板１に、金属ケース２６を固定する。最後に、図１２に示すように、形成された積層型電子部品を、マザー基板８に接合材６を介して取り付ける。
ここで、積層型電子部品は、図１２に示すように、外部端子電極を形成するための銅箔が片面のみに形成され、さらに、マザー基板などに実装される際に半田フィレットのないものが好ましい。たとえば、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）のタイプが構造上簡単で製造し易く、また、安価であるため好ましい。
貫通孔に半田が充填された樹脂層を用いる場合、この樹脂層とＬＴＣＣ基板の裏面の電極や銅箔との接合には周知のリフロー工程が行われる。すなわち、樹脂層とＬＴＣＣ基板をラミネート後に、リフロ−工程でマザー基板に実装したり、樹脂層、ＬＴＣＣ基板およびマザー基板との結合をリフロー工程で一度に行なったりすることができる。
また、第１の回路部品または第２の回路部品を埋込むように、積層基板の全面に熱硬化性樹脂を配置して硬化させる製造方法も適用できる。この場合においては、積層基板の一方の主表面に配置する樹脂と他方の主表面に配置する樹脂の熱膨張係数がほぼ同じものを用いることが好ましい。この方法を採用することにより、後のラミネートを行なう工程で積層基板が曲がったり割れたりすることを防止できる。
グランド電極を備える積層型電子部品については、前述のように、グランド電極が焼結によって得られることが好ましい。製造工程においては、図１３に示すように、予めグランド電極１５となるべき焼結金属を積層基板１に接合しておいて、焼成を行なうことが好ましい。
（実施の形態２）
図１４から図１７Ｂを参照して、本発明に基づく実施の形態２における積層型電子部品および積層型電子部品の実装構造について説明する。
本実施の形態における積層型電子部品において、部品本体、樹脂層、ビア導体、外部端子電極および接合材を備えることは、実施の形態１における積層型電子部品と同様である。本実施の形態における積層型電子部品は、外部端子電極の形状に特徴を有する。
図１４に、本実施の形態における第１の積層型電子部品に含まれる外部端子電極の平面図を示す。外部端子電極２１は、板状に形成されている。外部端子電極２１は、ランド部３０と、ランド部３０より幅の細い引出し部３１とを含む。ランド部３０および引出し部３１は、それぞれの平面形状が長方形になるように形成されている。ビア導体が接続される第１の領域４２は、引出し部３１に配置され、接合材が接続される第２の領域４３は、ランド部３０に配置されている。第１の領域４２は、引出し部３１のうちほぼ端部に配置されている。第２の領域４３は、ランド部３０のうちほぼ端部に配置されている。
第１の領域４２は、外部端子電極２１の主表面のうち樹脂層の実装面の側の主表面（樹脂層と接合している主表面）に配置され、第２の領域４３は、上記の実装面と反対側の主表面に配置されている。第２の領域４３は、第１の領域４２を反対側の主表面に投影したときに影になる領域を避けて配置されている。特に、本実施の形態においては、第１の領域４２および第２の領域４３は、それぞれ外部端子電極２１のほぼ端部に配置され、互いの距離が遠くなるように配置されている。
図１５に、本実施の形態における第２の積層型電子部品の説明図を示す。図１５は、樹脂層に対する外部端子電極の位置および外部端子電極の平面形状の説明図である。第２の積層型電子部品は、外部端子電極２２および外部端子電極２３を含む。樹脂層３は、断面がほぼ長方形になるように形成されている。樹脂層３の該長方形の１辺のほぼ中央部には外部端子電極２２が配置され、該長方形の角となる部分に外部端子電極２３が配置されている。
外部端子電極２２は、平面形状が長方形のランド部３２を含む。また、外部端子電極２２は、平面形状がほぼ長方形に形成され、ランド部３２の長方形の一辺から長手方向が垂直に突出するように形成された引出し部３３を含む。外部端子電極２３は、平面形状がほぼ長方形のランド部３４を含む。また、外部端子電極２３は、平面形状がほぼ長方形に形成され、ランド部３４の長方形の角から突出するように形成された引出し部３５を含む。外部端子電極２２，２３は、ランド部３２，３４が樹脂層３の外側に向かうように形成され、引出し部３３，３５が樹脂層３の内側に向かうように形成されている。
引出し部３３，３５は、ランド部３２，３４よりも幅が小さくなるように形成されている。引出し部３３，３５の幅は、ビア導体の断面の径と略同じになるように形成されている。ランド部３２，３４には、第２の領域４９，５１が配置され、引出し部３３，３５には、第１の領域４８，５０が配置されている。第１の領域４８，５０と第２の領域４９，５１とは、それぞれの領域を外部端子電極の主表面に垂直な方向から透視して見たときに、互いに重ならないように配置されていることは、実施の形態１における積層型電子部品と同様である。
第２の積層型電子部品においては、外部端子電極２２，２３の引出し部３３，３５が樹脂層３の断面形状である長方形の重心位置を中心にして、放射状になるように形成されている。また、ランド部３２，３４は、樹脂層３の平面形状である長方形の重心位置を取り囲むように形成され、さらに、該長方形の外縁に沿うように形成されている。
図１６に、本実施の形態における第３の積層型電子部品の説明図を示す。図１６は、樹脂層に対する外部端子電極の位置および外部端子電極の形状を説明する平面図である。第３の積層型電子部品における外部端子電極５８は、ランド部３６と、ランド部３６より幅の細い引出し部３７を含む。引出し部３７の先端には、ビア導体を接続するためのビア導体接続部５５が形成されている。ビア導体接続部５５は、平面形状がほぼ円形になるように形成され、ランド部３６は、平面形状がほぼ長方形になるように形成されている。
外部端子電極５９は、外部端子電極５８と同様に、ランド部３８、引出し部３９およびビア導体接続部５７を含む。引出し部３９は、複数点において曲がるように形成されている。一方で、引出し部３７は、直線状に形成されている。ランド部３６，３８とビア導体接続部５５，５７とは離れて配置されているが、それぞれが、引出し部３７，３９で電気的に接続されている。ビア導体と接続される第１の領域は、ビア導体接続部５５，５７に配置され、接合材と接続される第２の領域は、ランド部３６，３８に配置されている。
第３の外部端子電極においては、ランド部３６，３８が樹脂層３の外側になるように配置され、ビア導体接続部５５，５７が樹脂層３の内側になるように配置されている。複数のビア導体接続部５５，５７は、樹脂層３の平面形状における中央部に集まるように配置され、複数のランド部３６，３８は、樹脂層３の平面形状における外周部に配置されている。
その他の構成については実施の形態１における積層型電子部品と同様であるので、ここでは説明を繰り返さない。
図１７Ａおよび図１７Ｂに、本実施の形態における積層型電子部品の作用および効果の説明図を示す。図１７Ａおよび図１７Ｂは、本実施の形態における３つの外部端子電極のうち、外部端子電極２１の作用および効果について説明する平面図である。その他の外部端子電極についても、作用および効果は同様である。
図１７Ｂは、実施の形態１における外部端子電極に接合材が配置されたときの説明図である。外部端子電極５の主表面に接合材２８が配置されると、その力の加わり方によっては、接合材２８が矢印６１に示す向きに動く場合がある。たとえば、接合材２８が半田などのロウ材で形成されている場合には、溶融時に広がったり移動したりする。このとき、第１の領域と第２の領域とが非常に接近してしまったり、主表面の表裏において重なってしまったりする場合がある。
図１７Ａは、本実施の形態における外部端子電極に接合材が配置されたときの説明図である。接合材２７が矢印６０に示す向きに移動しようとした場合、幅の広いランド部３０においては接合材２７の移動が可能である。しかし、幅の細い引出し部３１に向かっては、接合材２７の曲率半径が部分的に小さくなるため、表面張力によって接合材２７の進行が妨げられる。この結果、接合材２７は、引出し部３１にほとんど侵入しない。すなわち、接合材２７が接合されている領域である第２の領域が、引出し部３１に形成されている第１の領域に向かって、進行することを妨げることができる。このように、ランド部とランド部より幅の細い引出し部を形成することによって、第１の領域と第２の領域とが近づくことを防止できる。
図１６に示す外部端子電極においては、ランド部を樹脂層の周縁部に配置できるため、たとえば半田付けなどの接合状態の外観検査を容易に行なえる。また、ランド部が樹脂層表面インおける内側に配置されていると、外部から衝撃が加わった場合に、衝撃のモーメントが大きくなる。しかし、ランド部が樹脂層の表面の周縁部に配置されていることによって、そのモーメントを小さくできて、破壊されることを防止できる。さらに、ビア導体接続部を内側に配置できるため、樹脂層の割れやマザー基板へ実装する際に生じるチッピングの発生を防止でき、信頼性が向上する。
また、図１６に示す外部端子電極においては、ランド部３６，３８を樹脂層３の外周に配置して、ビア導体接続部５５，５７を樹脂層３の内部に配置することができる。外部端子電極は、上記のとおり樹脂層の周縁部に配置されることが好ましいため、外部端子電極に接続されるビア導体の位置も必然的に周囲になるが、本実施の形態における外部端子電極においては、ランド部とビア導体接続部とを任意の位置に配置することができる。したがって、設計の自由度が大きくなる。また、外部端子電極を数多く形成することができる。
外部端子電極には、マザー基板との接合時における接合材としての半田の収縮や、電極にＮｉ−Ａｕめっきを施す場合の引張の残留応力などによって、引き剥がされる力が働いている。これらの力によって、外部端子電極とビア導体とが離れてしまうと導通不良が発生する。これらの力は、外部端子電極の面積に比例して大きくなる。本発明においては、ビア導体の接合位置と接合材の接合位置とが離れているため、本実施の形態のように、ビア導体に接合する部分の幅は、ビア導体の断面における径と同程度まで小さくすることができる。したがって、上記の外部端子電極を引き剥がそうとする力を非常に小さくすることができ、ビア導体と外部端子電極とが非接触になることを防止できる。
（実施の形態３）
図１８から図１９Ｂを参照して、本発明に基づく実施の形態３における積層型電子部品および積層型電子部品の実装構造について説明する。
本実施の形態における積層型電子部品において、部品本体、樹脂層、ビア導体、外部端子電極および接合材を備えることは、実施の形態１における積層型電子部品と同様である。本実施の形態における積層型電子部品は、外部端子電極の表面にレジスト材が配置されている。
図１８に、本実施の形態における積層型電子部品の概略断面図を示す。本実施の形態においては、外部端子電極５の主表面のうち接合材６が配置されている側の主表面に、レジスト材５２が配置されている。
図１９Ａおよび図１９Ｂに外部端子電極の説明図を示す。図１９Ａは、外部端子電極の部分の平面図である。図１９Ｂに、樹脂層における外部端子電極の位置の説明図を示す。図１９Ｂは、マザー基板の側から積層型電子部品を見たときの透視図である。
外部端子電極５は、平面形状が長方形になるように形成され、第２の領域４１を避けた領域を覆うように、レジスト材５２が配置されている。レジスト材５２は、平面形状が長方形になるように形成されている。本実施の形態においては、レジスト材５２として半田レジストが配置されている。
図１８を参照して、外部端子電極の表面にレジスト材を配置することにより、接合材６がビア導体４に向かって濡れ広がることをレジスト材にて阻止することができ、すなわち、第２の領域４１がレジスト材により規定されるため、より効果的に外部端子電極とビア導体との導通不良を防止することができる。
本実施の形態においては、レジスト材の平面形状が長方形になるように形成されているが、特にこの形態に限られず、任意の形状を採用することができる。たとえば、第２の領域を避けた全体の領域にレジスト材を配置してもよい。また、本実施の形態においては、全ての外部端子電極に対して、レジスト材が配置されているが特にこの形態に限られず、一部の外部端子電極にレジスト材が配置されていても構わない。
その他の構成、作用および効果については実施の形態１または実施の形態２における積層型電子部品と同様であるので、ここでは説明を繰り返さない。
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
本発明は、積層型電子部品に適用される。とくに、積層型電子部品の実装構造に有利に適用される。

Claims (13)

  1. 一方の主表面および他方の主表面を有する部品本体（１）と、
    接触面および実装面を有し、前記一方の主表面に前記接触面が接合された樹脂層（３，１６）と、
    前記樹脂層（３，１６）の内部に形成されたビア導体（４，１７）と、
    前記ビア導体（４，１７）に接触するように、前記実装面に配置された外部端子電極（５，１８，２１，２２，２３，５８，５９）と
    を備え、前記外部端子電極（５，１８，２１，２２，２３，５８，５９）は、
    前記実装面の側の主表面において、前記ビア導体（４，１７）と接続している第１の領域（４０，４２，４８，５０）と、
    前記実装面と反対側の主表面において、マザー基板上のパッド電極と前記外部端子電極（５，１８，２１，２２，２３，５８，５９）とを接続するための接合材（６，２７，２８）が配置されるべき第２の領域（４１，４３，４９，５１）と
    を有し、
    前記第２の領域（４１，４３，４９，５１）は、前記第１の領域（４０，４２，４８，５０）を前記実装面と反対側の主表面に投影したときに、前記第２の領域（４１，４３，４９，５１）の中心が前記第１の領域（４０，４２，４８，５０）の影となる領域と重ならないように配置されている、積層型電子部品。
  2. 前記第２の領域（４１，４３，４９，５１）は、前記第１の領域（４０，４２，４８，５０）を前記実装面と反対側の主表面に投影したときに、影になる領域を避けて配置されている、請求の範囲第１項に記載の積層型電子部品。
  3. 前記外部端子電極（５，１８，２１，２２，２３，５８，５９）が複数形成され、前記第１の領域（４０，４２，４８，５０）は、前記実装面の一点を取り囲むように並んで配置されている、請求の範囲第１項に記載の積層型電子部品。
  4. 前記外部端子電極（５，１８，２１，２２，２３，５８，５９）が複数形成され、前記第２の領域（４１，４３，４９，５１）は、前記実装面の一点を取り囲むように並んで配置されている、請求の範囲第１項に記載の積層型電子部品。
  5. 前記外部端子電極（２１，２２，２３，５８，５９）は、ランド部（３０，３２，３４，３６，３８）と、
    前記ランド部（３０，３２，３４，３６，３８）より幅の細い引出し部（３１，３３，３５，３７，３９）と
    を含み、
    前記第１の領域（４２，４８，５０）は、前記引出し部（３１，３３，３５，３７，３９）に配置され、
    前記第２の領域（４３，４９，５１）は、前記ランド部（３０，３２，３４，３６，３８）に配置された、請求の範囲第１項に記載の積層型電子部品。
  6. 前記部品本体は、複数に積層されたセラミック層（２）からなるセラミック多層基板（１）を含む、請求の範囲第１項に記載の積層型電子部品。
  7. 前記部品本体（１）の内部に配置された第１の回路要素（１１）と、
    前記樹脂層（３，１６）の内部に配置された第２の回路要素と、
    前記一方の主表面に配置され、前記第１の回路要素（１１）および前記第２の回路要素を電気的に接続するための中間導体と
    を備える、請求の範囲第１項に記載の積層型電子部品。
  8. 前記部品本体（１）の内部に配置された第１の回路要素（１１）と、
    前記他方の主表面に配置され、前記第１の回路要素（１１）と電気的に接続された第１の回路部品（１３）と
    を備える、請求の範囲第１項に記載の積層型電子部品。
  9. 前記他方の主表面に配置されたモールド樹脂層（２５）を備え、
    前記モールド樹脂層（２５）は、前記第１の回路部品（１３）を覆い隠すように形成された、請求の範囲第８項に記載の積層型電子部品。
  10. 前記部品本体（１）に接続された金属ケース（２６）を備え、
    前記金属ケース（２６）は、前記第１の回路部品（１３）を覆うように形成された、請求の範囲第８項に記載の積層型電子部品。
  11. 前記部品本体（１）の内部に配置された第１の回路要素（１１）と、
    前記一方の主表面に配置され、前記第１の回路要素（１１）と電気的に接続された第２の回路部品（１４）と
    を備える、請求の範囲第１項に記載の積層型電子部品。
  12. 前記一方の主表面に、グランド電極（１５）およびダミー電極のうち少なくとも一方の電極が形成された、請求の範囲第１１項に記載の積層型電子部品。
  13. 請求の範囲第１項に記載の積層型電子部品と、前記積層型電子部品を搭載するためのマザー基板（８）とが、前記第２の領域（４１，４３，４９，５１）に配置された前記接合材（６，２７，２８）を介して接続されている、積層型電子部品の実装構造。
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