JPS646030B2 - - Google Patents
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- Publication number
- JPS646030B2 JPS646030B2 JP2182380A JP2182380A JPS646030B2 JP S646030 B2 JPS646030 B2 JP S646030B2 JP 2182380 A JP2182380 A JP 2182380A JP 2182380 A JP2182380 A JP 2182380A JP S646030 B2 JPS646030 B2 JP S646030B2
- Authority
- JP
- Japan
- Prior art keywords
- layer conductor
- layer
- conductor
- line
- signal supply
- Prior art date
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- Expired
Links
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- 239000010408 film Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
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- 230000015572 biosynthetic process Effects 0.000 claims description 6
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- 238000004519 manufacturing process Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 66
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は、第1層導体を厚膜で形成し、第2
層導体を薄膜で形成するサーマルヘツドの製造方
法に関する。
層導体を薄膜で形成するサーマルヘツドの製造方
法に関する。
第1層導体を厚膜で形成し、これと絶縁層を介
して設けられる第2層導体を薄膜で形成する多層
配線は、従来より発熱記録用サーマルヘツドにお
けるマトリクス配線などによく用いられている。
これは第1図に示すように絶縁基板1上にスクリ
ーン印刷および焼成により第1層導体2を所定パ
ターンに形成した後、層間絶縁用の絶縁層3を介
して薄膜の第2層導体4を形成したものである。
サーマルヘツドの場合、第1層導体は記録信号供
給線として用いられ、第2層導体は複数の発熱抵
抗体に個別に接続された個別電極線として用いら
れる。
して設けられる第2層導体を薄膜で形成する多層
配線は、従来より発熱記録用サーマルヘツドにお
けるマトリクス配線などによく用いられている。
これは第1図に示すように絶縁基板1上にスクリ
ーン印刷および焼成により第1層導体2を所定パ
ターンに形成した後、層間絶縁用の絶縁層3を介
して薄膜の第2層導体4を形成したものである。
サーマルヘツドの場合、第1層導体は記録信号供
給線として用いられ、第2層導体は複数の発熱抵
抗体に個別に接続された個別電極線として用いら
れる。
この場合、第1層導体2と第2層導体4とは絶
縁層3のない個所5で接続されることになる。
縁層3のない個所5で接続されることになる。
ところで、第1層導体2においてはスクリーン
メツシユの凹凸によつて、図に示されるように幅
方向および厚み方向に凹凸が生じる。例えば第1
層導体2として100μの線幅を325メツシユで印刷
したとすると、厚み方向の凹凸は平均厚みを12μ
として±5μとなる。このため絶縁層3を介して
第2層導体4を形成しようとすれば、絶縁層3の
形成後、第2導体4となる薄膜を全面に蒸着し、
次いでフオトレジストを塗布し露光現像した後、
不要部分をエツチングにより除去することにな
る。
メツシユの凹凸によつて、図に示されるように幅
方向および厚み方向に凹凸が生じる。例えば第1
層導体2として100μの線幅を325メツシユで印刷
したとすると、厚み方向の凹凸は平均厚みを12μ
として±5μとなる。このため絶縁層3を介して
第2層導体4を形成しようとすれば、絶縁層3の
形成後、第2導体4となる薄膜を全面に蒸着し、
次いでフオトレジストを塗布し露光現像した後、
不要部分をエツチングにより除去することにな
る。
この場合、フオトレジストの粘度を例えば
10CP程度にして塗布すると、レジストは薄くな
り、露光現像後の第2層導体4の解像度は良好と
なる。しかし、この場合レジストは第1層導体4
の厚み方向の凹凸における突起部分を覆うことが
できないため、ここからエツチング液が侵入し断
線が起こる。
10CP程度にして塗布すると、レジストは薄くな
り、露光現像後の第2層導体4の解像度は良好と
なる。しかし、この場合レジストは第1層導体4
の厚み方向の凹凸における突起部分を覆うことが
できないため、ここからエツチング液が侵入し断
線が起こる。
この対策のため、フオトレジストの粘度を
100CP程度にし、フオトレジストを厚くすると、
上記の突起部分もレジストに覆われるが、基板1
と絶縁層3の端面との境界にレジストが溜る。こ
の結果、第1図aに6で示す如く解像度が低下
し、第2層導体4の線間シヨートが発生するおそ
れがある。
100CP程度にし、フオトレジストを厚くすると、
上記の突起部分もレジストに覆われるが、基板1
と絶縁層3の端面との境界にレジストが溜る。こ
の結果、第1図aに6で示す如く解像度が低下
し、第2層導体4の線間シヨートが発生するおそ
れがある。
この発明は上記の問題点に鑑みてなされたもの
で、その目的は記録信号供給線となる厚膜導体か
らなる第1層導体を平坦に形成でき、もつて個別
電極線となる薄膜導体からなる第2層導体の断線
や線間シヨートの生じないサーマルヘツド製造方
法を提供することにある。
で、その目的は記録信号供給線となる厚膜導体か
らなる第1層導体を平坦に形成でき、もつて個別
電極線となる薄膜導体からなる第2層導体の断線
や線間シヨートの生じないサーマルヘツド製造方
法を提供することにある。
この発明では第1層導体をスクリーン印刷によ
り形成するのではなく、まず基板の多層配線形成
領域全面に厚膜ペーストを印刷して焼成し、次い
でフオトレジストを塗布し露光現像して不要部分
をエツチング除去することによつて形成すること
を特徴とする。このようにして形成される第1層
導体は平坦性が非常に良いものとなる。
り形成するのではなく、まず基板の多層配線形成
領域全面に厚膜ペーストを印刷して焼成し、次い
でフオトレジストを塗布し露光現像して不要部分
をエツチング除去することによつて形成すること
を特徴とする。このようにして形成される第1層
導体は平坦性が非常に良いものとなる。
以下、この発明の実施例を説明する。第2図は
この発明の一実施例における第1層導体及び第2
層導体からなる多層配線部の形成方法を示したも
のである。まずセラミツク等の絶縁基板11の多
層配線形成領域全面に厚膜ペーストを比較的低粘
度で印刷し、焼成する。次に、この上にフオトレ
ジストを塗布し、露光現像を行なつた後、不要部
分をエツチング除去することにより、所定パター
ン例えば多数の平行な線状パターンからなる第1
層導体12を形成する。この第1層導体15は平
坦性がよく、平均厚さが10μの場合、厚み方向の
凹凸は±1μ程度である。また、幅方向の凹凸も
非常に少ない。
この発明の一実施例における第1層導体及び第2
層導体からなる多層配線部の形成方法を示したも
のである。まずセラミツク等の絶縁基板11の多
層配線形成領域全面に厚膜ペーストを比較的低粘
度で印刷し、焼成する。次に、この上にフオトレ
ジストを塗布し、露光現像を行なつた後、不要部
分をエツチング除去することにより、所定パター
ン例えば多数の平行な線状パターンからなる第1
層導体12を形成する。この第1層導体15は平
坦性がよく、平均厚さが10μの場合、厚み方向の
凹凸は±1μ程度である。また、幅方向の凹凸も
非常に少ない。
次に、第1層導体12の上に所定パターンの層
間絶縁用の絶縁層13を形成した後、第2層導体
14を形成する。第2層導体14は、従来と同じ
く薄膜導体を多層配線形成領域全面に蒸着した
後、フオトレジストを塗布し露光現像の後不要部
分をエツチング除去することによつて得られる。
この場合第2層導体14は絶縁層13のない個所
15で適宜第1層導体12と接続されることは勿
論である。
間絶縁用の絶縁層13を形成した後、第2層導体
14を形成する。第2層導体14は、従来と同じ
く薄膜導体を多層配線形成領域全面に蒸着した
後、フオトレジストを塗布し露光現像の後不要部
分をエツチング除去することによつて得られる。
この場合第2層導体14は絶縁層13のない個所
15で適宜第1層導体12と接続されることは勿
論である。
第1層導体12は前述の如く厚み方向の凹凸が
ないため、第2層導体14の形成時に用いるフオ
トレジストは低粘度で薄くとも第1層導体12は
完全にフオトレジストで覆われるので、第2層導
体14が断線することはない。従つてまた、フオ
トレジストが基板11と絶縁層13の端面との境
界付近に溜るという現象もないので、解像度が低
下することはない。すなわち第2層導体14に線
間シヨートが発生することも防止できる。
ないため、第2層導体14の形成時に用いるフオ
トレジストは低粘度で薄くとも第1層導体12は
完全にフオトレジストで覆われるので、第2層導
体14が断線することはない。従つてまた、フオ
トレジストが基板11と絶縁層13の端面との境
界付近に溜るという現象もないので、解像度が低
下することはない。すなわち第2層導体14に線
間シヨートが発生することも防止できる。
第3図はサーマルヘツドの一例として、マトリ
クス配線を用いたサーマルヘツドの回路図を示し
たものである。第3図において、21は一列に配
列された多数の発熱抵抗体であり、その各一端は
回り込み防止用ダイオード22を介してグループ
毎に共通接続されてグループ選択線23に接続さ
れ、各他端はマトリクス配線24によりグループ
間で相対応するものどうし共通接続されて、記録
信号供給線25に接続される。
クス配線を用いたサーマルヘツドの回路図を示し
たものである。第3図において、21は一列に配
列された多数の発熱抵抗体であり、その各一端は
回り込み防止用ダイオード22を介してグループ
毎に共通接続されてグループ選択線23に接続さ
れ、各他端はマトリクス配線24によりグループ
間で相対応するものどうし共通接続されて、記録
信号供給線25に接続される。
この場合、マトリクス配線23を、記録信号供
給線25を第1層導体12とし、発熱抵抗体21
に個別に接続されかつ記録信号供給線にグループ
間で相対応するものどうし一端側で共通接続され
た個別電極線26を第2層導体14とする多層配
線によつて形成すれば、第5図のようになる。第
1層導体12と第2層導体14とは、絶縁層13
に設けた開口部15′を通して接続される形とな
る。
給線25を第1層導体12とし、発熱抵抗体21
に個別に接続されかつ記録信号供給線にグループ
間で相対応するものどうし一端側で共通接続され
た個別電極線26を第2層導体14とする多層配
線によつて形成すれば、第5図のようになる。第
1層導体12と第2層導体14とは、絶縁層13
に設けた開口部15′を通して接続される形とな
る。
このようにサーマルヘツドにおけるマトリクス
配線に多層配線を適用する場合、発熱抵抗体21
の配列間隔が非常に狭い関係から、個別電極線2
6となる第2層導体14は線幅、ピツチともに極
めて小さくする必要がある。このため、従来の第
1層導体を混膜で形成する方法では第2層導体に
断線や線間シヨートが非常に発生し易かつたが、
この発明の方法によればこれらの問題がなく、サ
ーマルヘツドのマトリクス配線の形成にも十分適
用が可能である。
配線に多層配線を適用する場合、発熱抵抗体21
の配列間隔が非常に狭い関係から、個別電極線2
6となる第2層導体14は線幅、ピツチともに極
めて小さくする必要がある。このため、従来の第
1層導体を混膜で形成する方法では第2層導体に
断線や線間シヨートが非常に発生し易かつたが、
この発明の方法によればこれらの問題がなく、サ
ーマルヘツドのマトリクス配線の形成にも十分適
用が可能である。
以上述べたように、この発明によれば記録信号
供給線としての第1層導体の形成領域全域にわた
つて厚膜ペーストを印刷し焼成した後、フオトレ
ジスト塗布、露光現像の工程を経て第1層導体を
形成することによつて第1層導体の平坦化を図
り、その上に絶縁層を介して個別電極線としての
薄膜導体からなる第2層導体を形成して、絶縁層
のない所で第1層及び第2層導体を相互に接続す
ることにより、発熱抵抗体が高密度に配列された
サーマルヘツドを断線や線間シヨート等の不良を
起こすことなく、高い歩留りで製造することがで
きる。
供給線としての第1層導体の形成領域全域にわた
つて厚膜ペーストを印刷し焼成した後、フオトレ
ジスト塗布、露光現像の工程を経て第1層導体を
形成することによつて第1層導体の平坦化を図
り、その上に絶縁層を介して個別電極線としての
薄膜導体からなる第2層導体を形成して、絶縁層
のない所で第1層及び第2層導体を相互に接続す
ることにより、発熱抵抗体が高密度に配列された
サーマルヘツドを断線や線間シヨート等の不良を
起こすことなく、高い歩留りで製造することがで
きる。
第1図a,bは従来の多層配線形成方法を説明
するための平面図およびA−A′断面図、第2図
a,bはこの発明の一実施例を説明するための平
面図およびB−B′断面図、第3図はマトリクス
方式による感熱記録用サーマルヘツドの結線図、
第4図a,bはこの発明を第3図におけるマトリ
クス配線に適用した例を示す平面図およびC−
C′断面図である。 11……絶縁基板、12……第1層導体、13
……絶縁層、14……第2層導体。
するための平面図およびA−A′断面図、第2図
a,bはこの発明の一実施例を説明するための平
面図およびB−B′断面図、第3図はマトリクス
方式による感熱記録用サーマルヘツドの結線図、
第4図a,bはこの発明を第3図におけるマトリ
クス配線に適用した例を示す平面図およびC−
C′断面図である。 11……絶縁基板、12……第1層導体、13
……絶縁層、14……第2層導体。
Claims (1)
- 1 絶縁基板上に、一列に配列された複数の発熱
抵抗体と、これらの発熱抵抗体に個別に接続され
た個別電極線及び該個別電極線に接続された記録
信号供給線を形成してなるサーマルヘツドの製造
方法において、前記絶縁基板上の少なくとも前記
記録信号供給線の形成領域全面に厚膜ペーストを
印刷し焼成した後、フオトレジストを塗布し露光
現像して不要部分を除去することにより、前記記
録信号供給線となる第1層導体を形成し、次いで
絶縁層を介して前記個別電極線となる薄膜導体か
らなる第2層導体を形成し、前記絶縁層のない個
所で第1層及び第2層導体を相互に接続する工程
を備えたことを特徴とするサーマルヘツドの製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2182380A JPS56118395A (en) | 1980-02-23 | 1980-02-23 | Method of forming multilayer wire |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2182380A JPS56118395A (en) | 1980-02-23 | 1980-02-23 | Method of forming multilayer wire |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56118395A JPS56118395A (en) | 1981-09-17 |
JPS646030B2 true JPS646030B2 (ja) | 1989-02-01 |
Family
ID=12065776
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2182380A Granted JPS56118395A (en) | 1980-02-23 | 1980-02-23 | Method of forming multilayer wire |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS56118395A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58194397A (ja) * | 1982-05-10 | 1983-11-12 | 日本電気株式会社 | 銅厚膜ペ−ストによる多層配線基板の製造方法 |
JPS6010697A (ja) * | 1983-06-29 | 1985-01-19 | 三洋電機株式会社 | 多層配線基板の製造方法 |
JPS60167497A (ja) * | 1984-02-10 | 1985-08-30 | 松下電器産業株式会社 | 多層回路基板の製造方法 |
JPS617697A (ja) * | 1984-06-22 | 1986-01-14 | 富士通株式会社 | 多層配線基板及びその製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS557958B2 (ja) * | 1972-10-27 | 1980-02-29 | ||
JPS54135360A (en) * | 1978-04-13 | 1979-10-20 | Oki Electric Ind Co Ltd | Multiilayer ceramic board |
JPS5598897A (en) * | 1979-01-23 | 1980-07-28 | Nippon Electric Co | Multilayer circuit board |
-
1980
- 1980-02-23 JP JP2182380A patent/JPS56118395A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS56118395A (en) | 1981-09-17 |
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