JPS6394340A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6394340A JPS6394340A JP61239169A JP23916986A JPS6394340A JP S6394340 A JPS6394340 A JP S6394340A JP 61239169 A JP61239169 A JP 61239169A JP 23916986 A JP23916986 A JP 23916986A JP S6394340 A JPS6394340 A JP S6394340A
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- power
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- 230000000873 masking effect Effects 0.000 claims abstract description 6
- 230000001629 suppression Effects 0.000 claims description 2
- 230000006378 damage Effects 0.000 abstract description 2
- 230000000994 depressogenic effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電源により駆動するデータ処理装置に係り
、特にデータ処理中の電源遮断制御に関するものである
。
、特にデータ処理中の電源遮断制御に関するものである
。
従来のデータ処理装置、例えばデータ端末装置では、電
源スイッチは直接電池に接続されていて電源が遮断され
ると、アプリケーションプログラムの実行状態にかかわ
ず、全ての動作を強制的に終了させていた。
源スイッチは直接電池に接続されていて電源が遮断され
ると、アプリケーションプログラムの実行状態にかかわ
ず、全ての動作を強制的に終了させていた。
このため、重要なデータ処理中に使用者が誤って電源ス
イッチを切ってしまった場合には、重要なデータが消失
したり、最悪な場合には全てのデータが破壊されてしま
う問題点があった。
イッチを切ってしまった場合には、重要なデータが消失
したり、最悪な場合には全てのデータが破壊されてしま
う問題点があった。
この発明は、上記の問題点を解消するためになされたも
ので、電池から供給される電源の遮断を割込発生により
処理させ、さらにこの割込発生をアプリケーションプロ
グラムによりマスクさせることにより、アプリケーショ
ンプログラムに基づくデータの破壊または消失を未然に
防止できるデータ処理装置を得ることを目的とする。
ので、電池から供給される電源の遮断を割込発生により
処理させ、さらにこの割込発生をアプリケーションプロ
グラムによりマスクさせることにより、アプリケーショ
ンプログラムに基づくデータの破壊または消失を未然に
防止できるデータ処理装置を得ることを目的とする。
この発明に係るデータ処理装置は、電源スイッチのオフ
状態を指示する指示手段と、この指示手段からの割込み
発生後、あらかじめ作成される割込み制御プログラムに
より電源供給を制御する電源制御手段と、電源制御手段
が実行する割込み制御プログラム実行をマスクする電源
制御抑制手段とを設けたものである。
状態を指示する指示手段と、この指示手段からの割込み
発生後、あらかじめ作成される割込み制御プログラムに
より電源供給を制御する電源制御手段と、電源制御手段
が実行する割込み制御プログラム実行をマスクする電源
制御抑制手段とを設けたものである。
この発明においては、指示手段より割り込み発生が通知
されると、電源制御手段が制御プログラムにより電池か
らの電源供給を制御する。また、電源制御抑制手段が電
源制御手段により実行される割込制御プログラム実行を
マスクさせる。
されると、電源制御手段が制御プログラムにより電池か
らの電源供給を制御する。また、電源制御抑制手段が電
源制御手段により実行される割込制御プログラム実行を
マスクさせる。
第１図はこの発明の−・実施例を示すデータ処理装置の
構成を説明するブロック図であり、１はＣＰＵで、シス
テムＲＯＭ４に格納される、第３図、第４の手順に示す
制御プログラムに基づいて各部を総括的に制御する。２
はメインメモリで、ＣＰＵＩが処理する制御情報、例え
ばマスク信号（メモリＭに記憶される）およびデータが
一時記憶される。３はメモリパックで、メインメモリ２
の記憶容量が不足する事態が発生した場合に補助する。
構成を説明するブロック図であり、１はＣＰＵで、シス
テムＲＯＭ４に格納される、第３図、第４の手順に示す
制御プログラムに基づいて各部を総括的に制御する。２
はメインメモリで、ＣＰＵＩが処理する制御情報、例え
ばマスク信号（メモリＭに記憶される）およびデータが
一時記憶される。３はメモリパックで、メインメモリ２
の記憶容量が不足する事態が発生した場合に補助する。
５はキーボードで、制御コマンドおよびデータ等を入力
する。６は表示器で、ＣＰＵ１が処理中の情報やキーボ
ード５から入力されるデータに基づいて演算処理した結
果等を表示する。７はこの発明の指示手段を構成する電
源コントロール回路で、電池８から供給される電源をｔ
記１〜６に供給する。９は電源スイッチで、電池８から
の電源供給をＯＮ１０ Ｆ Ｆする。なお、ＣＰＵ１は
この発明の電源制御手段および電源制御抑制手段を兼ね
ている。
する。６は表示器で、ＣＰＵ１が処理中の情報やキーボ
ード５から入力されるデータに基づいて演算処理した結
果等を表示する。７はこの発明の指示手段を構成する電
源コントロール回路で、電池８から供給される電源をｔ
記１〜６に供給する。９は電源スイッチで、電池８から
の電源供給をＯＮ１０ Ｆ Ｆする。なお、ＣＰＵ１は
この発明の電源制御手段および電源制御抑制手段を兼ね
ている。
第２図は、第１図に示した電源コントロール回路７の構
成を説明する回路図であり、第１図と同一のものには同
じ符号を付しである。
成を説明する回路図であり、第１図と同一のものには同
じ符号を付しである。
この図において、１１はトランジスタで、１シゴツトパ
ルスを発生させる。１２．１３はフリップフロップ（Ｆ
Ｆ）で、ＦＦ１２は電池８から供給される電源をＤ端子
で受け、ＣＫ端子に入力されるトランジスタ１１から発
生される１シヨツトパルスにより、反転Ｑ端子がＬＯＷ
となり、トランジスタ］４がオンして基準電位Ｖｃｃが
各部に供給される。ＦＦ１３はＣＰＵＩから供給される
電源オフ信号（電源切断指示入力）ＯＦＦをＤ端子、Ｃ
Ｋ端子で受ける。電源オフ信号ＯＦＦは、正常時はプル
アップされている。ＩＲＱは割込要求信号で、トランジ
スタ１１がオンする際にＣＰＵ１の図示しない割込みポ
ートに送出される。この発明の電源制御手段をなすＣＰ
ＵＩがこの割込要求信号ＩＲＱがハイ状態となった場合
に、あらかじめ作成された割込み制御プログラム（シス
テムＲＯＭに格納される）により電池８からの電源供給
を制御する。
ルスを発生させる。１２．１３はフリップフロップ（Ｆ
Ｆ）で、ＦＦ１２は電池８から供給される電源をＤ端子
で受け、ＣＫ端子に入力されるトランジスタ１１から発
生される１シヨツトパルスにより、反転Ｑ端子がＬＯＷ
となり、トランジスタ］４がオンして基準電位Ｖｃｃが
各部に供給される。ＦＦ１３はＣＰＵＩから供給される
電源オフ信号（電源切断指示入力）ＯＦＦをＤ端子、Ｃ
Ｋ端子で受ける。電源オフ信号ＯＦＦは、正常時はプル
アップされている。ＩＲＱは割込要求信号で、トランジ
スタ１１がオンする際にＣＰＵ１の図示しない割込みポ
ートに送出される。この発明の電源制御手段をなすＣＰ
ＵＩがこの割込要求信号ＩＲＱがハイ状態となった場合
に、あらかじめ作成された割込み制御プログラム（シス
テムＲＯＭに格納される）により電池８からの電源供給
を制御する。
トランジスタ１１からなる回路は電源スイッチ９が押下
される毎に１シヨツトパルスを発生させ、その１シ目ツ
トパルス、すなわち割込要求信号ＩＲＱがＣＰＵ１の割
込みボートに入力されるとともに、ＦＦ１２のＣＫ端子
に入力される。
される毎に１シヨツトパルスを発生させ、その１シ目ツ
トパルス、すなわち割込要求信号ＩＲＱがＣＰＵ１の割
込みボートに入力されるとともに、ＦＦ１２のＣＫ端子
に入力される。
このためＦＦ１２の反転Ｑ端子がＬＯＷとなってトラン
ジスタ１４がオンして２！準電位Ｖｃｃが各部に供給さ
れる。なお、ＣＰＵＩが動作しているときは、電源オフ
信号ＯＦＦはｒｌＪになるようにＣＰＵＩからの出力を
あらかじめプルアップしておく。
ジスタ１４がオンして２！準電位Ｖｃｃが各部に供給さ
れる。なお、ＣＰＵＩが動作しているときは、電源オフ
信号ＯＦＦはｒｌＪになるようにＣＰＵＩからの出力を
あらかじめプルアップしておく。
この状態の下で、電源スイッチ９が押下されてトランジ
スタ１３の回路より１シヨツトパルスが出力されても、
ＦＦ１３の反転Ｑ端子の出力は変化しない。従って、Ｃ
ＰＵ１には割り込みがかかり、電源スイッチ９が押下さ
れた旨をＣＰＵ１が認識する０次いで、ＣＰＵ１が電源
オフ信号ＯＦＦを「０」にすると、ＦＦ１３のＱ端子が
「０」となりＦＦ１２の反転ＣＬ端子が「０」となり、
ＦＦ１２の反転Ｑ端子が「０」となり、トランジスタ１
４が０ＦＦＬ、基準電位ＶｃｃがｒＱＪとなり、システ
ムの電源がＯＦＦされる。この状態で、電源スイッチ９
を押下するとトランジスタ１１によりＦＦ１２のＣＫ端
子に１シヨツトパルスが入力され、ＦＦ１２の反転Ｑ端
子がｒｌＪとなりトランジスタ１４がＯＮＬ、基準電位
Ｖｃｃが供給され、システムの電源がＯＮとなる。
スタ１３の回路より１シヨツトパルスが出力されても、
ＦＦ１３の反転Ｑ端子の出力は変化しない。従って、Ｃ
ＰＵ１には割り込みがかかり、電源スイッチ９が押下さ
れた旨をＣＰＵ１が認識する０次いで、ＣＰＵ１が電源
オフ信号ＯＦＦを「０」にすると、ＦＦ１３のＱ端子が
「０」となりＦＦ１２の反転ＣＬ端子が「０」となり、
ＦＦ１２の反転Ｑ端子が「０」となり、トランジスタ１
４が０ＦＦＬ、基準電位ＶｃｃがｒＱＪとなり、システ
ムの電源がＯＦＦされる。この状態で、電源スイッチ９
を押下するとトランジスタ１１によりＦＦ１２のＣＫ端
子に１シヨツトパルスが入力され、ＦＦ１２の反転Ｑ端
子がｒｌＪとなりトランジスタ１４がＯＮＬ、基準電位
Ｖｃｃが供給され、システムの電源がＯＮとなる。
電源スイッチ９が押下されてＣＰＵＩに対して割込要求
信号ＩＲＦ送出されると、第３図に示すフローチャート
が実行される。
信号ＩＲＦ送出されると、第３図に示すフローチャート
が実行される。
第３図はこの発明による電源遮断制御動作手順を説明す
るフローチャートである。なお、（１）。
るフローチャートである。なお、（１）。
（２）は各ステップを示する。
電源スイッチ９が押下されてＣＰＵ１に対して割込要求
信号ＯＦＦが送出されると、ＣＰＵ１はアプリケーショ
ンプログラムにより割込要求信号ＩＲＱのマスクが指示
されているかどうかをメモリＭを調べて判断する（１）
、この判断で、Ｎｏならば電源オフ信号ＯＦＦを「０」
にしく２）、基準電位Ｖｃｃを「０」にし、電源を遮断
する。
信号ＯＦＦが送出されると、ＣＰＵ１はアプリケーショ
ンプログラムにより割込要求信号ＩＲＱのマスクが指示
されているかどうかをメモリＭを調べて判断する（１）
、この判断で、Ｎｏならば電源オフ信号ＯＦＦを「０」
にしく２）、基準電位Ｖｃｃを「０」にし、電源を遮断
する。
一方、ステップ（１）の判断で、ＹＥＳならばリターン
する。
する。
第４図は、第１図に示したデータ処理装置で起動するア
プリケーションプログラムの一例を説明するフローチャ
ートである。なお、（１）〜（３）は各ステップを示す
。
プリケーションプログラムの一例を説明するフローチャ
ートである。なお、（１）〜（３）は各ステップを示す
。
ＣＰＵＩがアプリケーションプログラムによるデータ処
理開始すると、まず最初に割込要求信号ＩＲＱをマスク
するマスク信号をメモリＭに記憶させる指示をする（１
）、これにより第３図に示したステップ（１）では常に
ＹＥＳが成立し、電源遮断が制限されることになる０次
いで、アプリケーションプログラムによる所定のデータ
処理を実行する（２）、このデータ処理が終了すると、
ＣＰＵ１がアプリケーションプログラムにより指示され
た割込要求信号ＩＲＱのマスク指示を解除しく３）、制
御を終了する。
理開始すると、まず最初に割込要求信号ＩＲＱをマスク
するマスク信号をメモリＭに記憶させる指示をする（１
）、これにより第３図に示したステップ（１）では常に
ＹＥＳが成立し、電源遮断が制限されることになる０次
いで、アプリケーションプログラムによる所定のデータ
処理を実行する（２）、このデータ処理が終了すると、
ＣＰＵ１がアプリケーションプログラムにより指示され
た割込要求信号ＩＲＱのマスク指示を解除しく３）、制
御を終了する。
このため、アプリケーションプログラムが実行されてい
る間に、オペレータが誤って電源スイッチ９をオフして
も、第３図に示したフローチャートのステップ（１）が
常にＹＥＳとなるので、アプリケーションプログラムに
基づくデータ処理は継続して実行され、データ消失また
はデータ破壊から保護される。
る間に、オペレータが誤って電源スイッチ９をオフして
も、第３図に示したフローチャートのステップ（１）が
常にＹＥＳとなるので、アプリケーションプログラムに
基づくデータ処理は継続して実行され、データ消失また
はデータ破壊から保護される。
なお、第４図に示したフローが終了した後は、第３図に
示したフローチャートのステップ（１）がＮＯとなり、
割込要求信号ＩＲＱにより電源遮断が制御される。
示したフローチャートのステップ（１）がＮＯとなり、
割込要求信号ＩＲＱにより電源遮断が制御される。
なお、上記実施例では、電源スイッチ９による割込要求
信号ＩＲＱによる電源遮断制御を開始をアプリケーショ
ンプログラムにより制限する場合について説明したが、
ハードウェアにより割込要求信号ＩＲＱをマスクするよ
うに構成しても、同様の効果を期待できることは云うま
でもない。
信号ＩＲＱによる電源遮断制御を開始をアプリケーショ
ンプログラムにより制限する場合について説明したが、
ハードウェアにより割込要求信号ＩＲＱをマスクするよ
うに構成しても、同様の効果を期待できることは云うま
でもない。
以上説明したように、この発明は電源スイッチのオフ状
態を指示する指示手段と、この指示手段からの割込み発
生後、あらかじめ作成される割込み制御プログラムによ
り電源供給を制御する電源制御手段と、電源制御手段が
実行する割込み制御プログラム実行をマスクする電源制
御抑制手段とを設けたので、アプリケーションプログラ
ム実行中に、オペレータが誤って電源スイッチを操作し
て割込要求信号が認められないので、アプリケーション
プログラムの実行が継続され、重要なデータの消失また
は破壊を未然に防止できる。また、アプリケーションプ
ログラムにより割込要求をマスクさせるので、ハードウ
ェアの追加を行うことなくコストを大幅に低減できる等
の優れた利点を有する。
態を指示する指示手段と、この指示手段からの割込み発
生後、あらかじめ作成される割込み制御プログラムによ
り電源供給を制御する電源制御手段と、電源制御手段が
実行する割込み制御プログラム実行をマスクする電源制
御抑制手段とを設けたので、アプリケーションプログラ
ム実行中に、オペレータが誤って電源スイッチを操作し
て割込要求信号が認められないので、アプリケーション
プログラムの実行が継続され、重要なデータの消失また
は破壊を未然に防止できる。また、アプリケーションプ
ログラムにより割込要求をマスクさせるので、ハードウ
ェアの追加を行うことなくコストを大幅に低減できる等
の優れた利点を有する。
第１図はこの発明の一実施例を示すデータ処理装置の構
成を説明するブロック図、第２図は、第１図に示した電
源コントロール回路の構成を説明する回路図、第３図は
この発明による電源遮断制御動作手順を説明するフロー
チャート、第４図は、第１図に示したデータ処理装置で
起動するアプリケーションプログラムの一例を説明する
フローチャートである。 図中、１はＣＰＵ、２はメインメモリ、３はメモリパッ
ク、４はシステムＲＯＭ、５はキーボード、６は表示器
、７は電源コントロール回路、８は電池、９は電源スイ
ッチである。
成を説明するブロック図、第２図は、第１図に示した電
源コントロール回路の構成を説明する回路図、第３図は
この発明による電源遮断制御動作手順を説明するフロー
チャート、第４図は、第１図に示したデータ処理装置で
起動するアプリケーションプログラムの一例を説明する
フローチャートである。 図中、１はＣＰＵ、２はメインメモリ、３はメモリパッ
ク、４はシステムＲＯＭ、５はキーボード、６は表示器
、７は電源コントロール回路、８は電池、９は電源スイ
ッチである。
Claims (1)
- 電源スイッチのオフ状態を指示する指示手段と、この指
示手段からの割込み発生後、あらかじめ作成される割込
み制御プログラムにより電源供給を制御する電源制御手
段と、前記電源制御手段が実行する割込み制御プログラ
ム実行をマスクする電源制御抑制手段とを具備したこと
を特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239169A JP2517563B2 (ja) | 1986-10-09 | 1986-10-09 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239169A JP2517563B2 (ja) | 1986-10-09 | 1986-10-09 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6394340A true JPS6394340A (ja) | 1988-04-25 |
| JP2517563B2 JP2517563B2 (ja) | 1996-07-24 |
Family
ID=17040755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61239169A Expired - Lifetime JP2517563B2 (ja) | 1986-10-09 | 1986-10-09 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2517563B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56148751U (ja) * | 1980-04-09 | 1981-11-09 | ||
| JPS5941025A (ja) * | 1982-08-31 | 1984-03-07 | Toshiba Corp | 電源制御装置 |
| JPS61163423A (ja) * | 1985-01-14 | 1986-07-24 | Ricoh Co Ltd | メモリバツクアツプ給電される処理装置 |
| JPS61201318A (ja) * | 1985-03-05 | 1986-09-06 | Nec Corp | 電源制御方式 |
-
1986
- 1986-10-09 JP JP61239169A patent/JP2517563B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56148751U (ja) * | 1980-04-09 | 1981-11-09 | ||
| JPS5941025A (ja) * | 1982-08-31 | 1984-03-07 | Toshiba Corp | 電源制御装置 |
| JPS61163423A (ja) * | 1985-01-14 | 1986-07-24 | Ricoh Co Ltd | メモリバツクアツプ給電される処理装置 |
| JPS61201318A (ja) * | 1985-03-05 | 1986-09-06 | Nec Corp | 電源制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2517563B2 (ja) | 1996-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |