JPS61163423A - メモリバツクアツプ給電される処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、メモリバックアップ給電される処理装置に係
り、とくに、データをファイル形式でメモリに格納する
ポータプルコンピュータ、ハンドベルトコンピュータ等
の可搬型処理装置の各部への電源の供給制御に関する。

従来技術 従来のこの種の装置、とくに携帯用処理装置にあっては
、装置各部に供給する電源のＯＮ　。

ＯＦＦは接点方式の電源スイッチを操作することにより
行うように構成されていた。この場合にＲＡＭ等のメモ
リは電源スイッチのＯＮ　、　ＯＦＦに関係なく常時、
給電されるようにバックアップされている。しかしこの
ような装置においても、プログラムの実行中にその一動
作（例えば一つのタスクあるいはノヨプ）の実行が終了
しないうちに電源スイッチをＯＦＦにすると、処理装置
の各部（バックアップ給電部を除く）への給電が停止さ
れるために、ＣＰＵがファイルをアクセス中などの場合
にはその部分のメモリ情報の破壊を招くという危険性が
あった。たとえば、メモリのある記憶位置のデータを書
き換えて、そのデータ書換えについて関連する他の記憶
位置のデータを修正する前にこのような給電停止が発生
すると、メモリの記憶内容に論理的矛盾が含まれること
になる。

目的 本発明はこのような従来技術の欠点を解消し、ＣＰＵが
プログラム実行中その一動作の実行が終了しないうちに
電源スイッチをＯＦＦにした際のメモリ情報の破壊を防
止することができるメモリバックアップ給電される処理
装置を提供することを目的としている。

構成 本発明は上記目的を達成するために、バックアップ給電
されデータを蓄積するメモリ手段と、メモリ手段に蓄積
されているデータを処理する処理手段とを有するメモリ
バックアップ給電される処理装置において、処理装置は
、電源スイッチと、電源スイッチの閉成に応動して処理
手段に電源を供給し、処理手段からの指示により処理手
段への電源供給を停止するスイッチング手段と、電源ス
イッチの状態を検出する検出手段とを含み、処理手段は
、実行中の１単位の処理を終了すると検出手段によって
電源スイッチの状態を判別し、検出手段が電源スイッチ
の開放を示しているとスイッチング手段に前記指示を与
えることを特徴とするものである。

すなわち、本発明に係るメモリバックアップ給電される
処理装置では、電源スイッチには処理装置各部に供給す
る電源をＯＮする機能を与え、電源をＯＦＦする機能は
主としてソフトウェアにより実現するように構成されて
いる。

本発明の構成について以下、実施例に基づいて説明する
。第１図には本発明に係るメモリバックアップ給電され
る処理装置、とくに携帯用処理装置の一実施例の全体構
成が示されている。

同図において、携帯用処理装置は装置各部に電源を供給
する電源部１０、各種のプログラムを実行するＣＰＵ　
２　Ｇ　、固定データ及び各種プログラムが格納されて
いるＲＯＭ　３０　、ファイル形式でデータが格納され
るＲＡＭ　４０　、クロック発生器５０、液晶表示部６
Ｇ、キーデート７０、及びその他グリ／り等のＩ１０装
置８０から構成されておシ、これらはシステムパス９０
を介して相互に接続されている。

電源部１０は、バッテリ１２と、電源スイッチ１４と、
バッテリ１２からの電源電圧を受けて各回路部に電源ｖ
　　１．ｖ　　Ｏを供給する電ｃｃ　　　　　　　　　
　ｃｃ 源制御部１６とから構成されている。ここで電源ｖｃｃ
１は処理装置各部を動作状態にするための電源であシ、
電源スイッチ１４がＯＮ状態になった時点で供給される
のに対し、電源■　０はＣ 処理装置が休止状態にあってもＲＡＭ　４０１クロック
発生器６０等をバックアップするように電源スイッチ１
４のＯＮ　、　ＯＦＦ状態に関係なく常時、供給される
。

上記構成において、電源ｖｃｃＯは電源スイッチ１４が
ＯＮ状態になる以前にＲＡＭ　４０　、クロック発生器
５０に供給されている。電源スイッチ１４をＯＮ状態に
すると、電源ｖ　１がＣＰＵ　２０゜Ｃ ＲＯＭ　３０　、液晶表示部６０、キーデート７０及び
その他のＩ１０装置８０に供給される。

一方、電源スイッチ１４をＯＦＦにしても必ずしも電源
ｖｃｃｌの各回路部への供給は停止されない。ＣＰＵ　
２　ＧがＲＯＭ　３０に格納されているプログラムを実
行中に電源スイッチ１４をＯＦＦにしても、ＣＰＵ　２
０はプログラムのうち１タスクまたは１ジヨブ等の１単
位のまとまった処理の実行が終了した後に電源スイッチ
１４の状態を判断するので、電源スイッチ１４がＯＦＦ
状態にあると判定されたときにＣＰＵ　２　Ｇはシステ
ムパス９０を介して電源制御部１６に対して電源ｖｃ０
１の各回路部への供給を停止させるための制御信号を出
力する。この結果、電源ｖｃｃ１の各回路部への供給は
その時点で停止される。

このように本実施例では、電源スイッチ１４は基本的に
電源ｖｃｃ１の給電を開始させる機能のみ有しておシ、
例えばＣＰｏ　２　ＧがＲＡＭ　４０のファイルをアク
セス中に電源スイッチ１４がＯＦＦにされても、ＣＰＵ
　２　Ｇはプログラムの実行を継続し、−動作の実行が
終了した時点で電源スイッチ１４の状態を判定して電源
ｖｃｃ１の各回路部への供給を停止するように電源制御
部１６を制御するので、ＲＡＭ　４　Ｇの記憶内容が破
壊されずに済む。

これに対して従来の携帯用処理装置の電源部は、第６図
に示すようにバッテリ１２よシミ源−スイッチ１４を介
してダイオード０１　Ｇ　、　Ｄｌｌを通じて電源ｖｃ
ｃ１．ｖｃｃＯが処理装置の各回路部に供給されるが、
バッファラグ用電源ｖｃｃＯは電源スイッチ１４のＯＮ
　、　ＯＦＦに関係なくダイオード１２を介して常時、
供給されるように構成されている。

このような構成の従来装置にあっては、ＣＰＵ２０がプ
ログラムを実行中にその一動作の実行を終了しないうち
に電源スイッチ１４がＯＦＦされると、電源ｖｃｃ１の
供給が停止されるために、メモリ内容が破壊される。例
えばＣＰＵ　２０がＲＡＭ　４０の番地Ａにアクセスし
、その記憶内容を書き換えた後に、更に番地Ｂにアクセ
スして番地Ｂの記憶エリアに「番地Ａの記憶エリアの内
容を書き換えたこと」を示すデータを格納する場合、番
地Ｂにそのデータを格納する前に電源スイッチ１４がＯ
ＦＦされると、番地Ｂには以前のデータが格納されたま
まの状態となシ、結局ＲＡＭ　４０の記憶内容に論理的
矛盾が生じたままとなる。

次に第２図に本発明に係る携帯用処理装置の電源部１０
の具体的構成を示す。同図において、ＮｉＣｄ電池（以
下、単にバッテリと称す）１２の電源電圧はトランジス
タＱｌ　、Ｑ２を介してそれぞれ電源ｖ　１．ｖｃｃＯ
として回路各部に供Ｃ 給されるように接続されている。トランジスタＱ１＃Ｑ
２の各ペースはそれぞれ抵抗Ｒ２゜Ｒ４を介してトラン
ジスタＱ４のコレクタに接続されておシ、トランジスタ
Ｑ４のＯＮ　、　ＯＦＦによりトランジスタＱｌ　ｌ　
Ｑ２のＯＮ　、　ＯＦＦ状態の切換えが制御され、結局
、電源ｖｃｃｌ。

ｖ　Ｏの各回路部への供給が制御される。このＣ ようにトランジスタＱ１＃ＱＩＱ４．抵抗Ｒ１〜Ｒ４、
Ｒ８、Ｒ９によりスイツチング回路が構成されている。

電源ｖｃｃＯはバッテリ１−２よシトランジスタＱ３、
抵抗Ｒ５及びツェナーダイオードＤ１により構成される
電圧レギュレータを介して常時、供給されておシ、電源
ｖｃｃＯにより動作する各回路部のバックアップがなさ
れている。更にリチウム電池１８が副電池としてスイッ
チ２２、ダイオードＤ４を介して電源ｖ　Ｏ電源ライン
Ｃ に接続されておシ、電源ｖｃｃＯのバックアップを可能
としている。

またトランジスタＱ４と並列にトランジスタＱ５が接続
されておシ、端子３０２よシ抵抗Ｒ６，Ｒ７を介して＋
５ｖの直流電圧１０２を印加することにより外部から本
装置の電源をＯＮ　、　ＯＦＦできるように構成されて
いる。

トランジスタＱ４のペースにはＩＣ７，８及びダイオー
ドＤ２によ）構成されるフリップフロップＦＦ２の出力
１０５が抵抗Ｒ８を介して入力されるようになっている
。フリップ７０ツｆＦＦ２の出力１０５は、ＩＣ５，６
により構成されるフリップフロラｆＦＦＩの出力１１２
と、抵抗Ｒ１２〜Ｒ１４、コンデンサＣ１及びＩＣｌ−
ＩＣ４により作成されるタイミング信号１０４により決
定される。入力信号１１０がＩＣ８の出力端からダイオ
ードＤ２を介してＩＣ７の入力端に供給されるようにな
っている。

また、電源ｖｃ０１と地気の間に抵抗ＲＩＯを介して接
続されているフェールセーフスイッチ２４の操作信号も
入力されるように構成されている。このスイッチ２４は
、ＣＰＵ　２０により実行されるプログラムで何らかの
理由によりトランジスタＱｌ　＃Ｑ２を介して供給され
る電源ｖｃｃ１．ｖｃｃＯをＯＦＦすることができなか
った場合に外部から強制的にこれらの電源をＯＦＦする
ためのものであシ、フェールセーフスイッチ２４はオペ
レータが触れにくい箇所に設けるのがよい。

また電源スイッチ１４は電源ｖｃｃＯと地気の間に抵抗
Ｒ１１を介して接続され、電源スイッチ１４と抵抗Ｒ１
１との接続点は抵抗Ｒ１３を介してＩＣ１の入力端に接
続されている。

フリップフロップＦＦＩを構成するＩＣ６には電源ＯＮ
時に端子３０１よシ抵抗Ｒ３０，Ｒ３２を介してリセッ
ト信号が入力されるようになっておシ、このリセット信
号はＩＣ９、ＩＣｌ０を介して各回路部に出力されるよ
うに構成されている。

またＩＣ１２は電源ｖｃｃ１、延いてはバッテリ１２の
電源電圧の状態を監視する電圧監視回路であシ、電圧監
視回路ＩＣ１２は２つの電圧検出回路Ａ、Ｂからなって
いる。そして電圧検出回路Ａ、Ｂは端子ＩＮ　、　ＨＹ
のレベル設定によりその検出レベルにヒステリシス特性
をもたせることができる。本実施例では電圧検出回路Ｂ
にはヒステリシスを与えず、電圧検出回路Ａのヒステリ
シス特性のスレッショールドレベルをｖｔｈ　ｉ　（電
圧上昇時の閾値）　、　Ｖｔｈ　２　（電圧下降時の閾
値）とし、電圧検出回路Ｂのスレッショールドレベルを
ｖｔｈ　ａとすると、抵抗Ｒ１８〜Ｒ２２に、！：　ッ
テＶｔｈ　３　）Ｖｔｈ　１　）Ｖｔｈ　２　（７）関
係に設定されている。したがって、バッテリ１２の電源
電圧が低下してゆくと、まず回路ＩＣ１２の出力Ｂがハ
イレベルからローレベルに変化、更にバッテリ１２の電
圧が低下すると出力Ａがハイレベルからローレベルに変
化するように構成されている。

ＩＣ１４はＣＰＵ　２０からの検出命令を選択するセレ
クタであり、ＣＰＵ２０が電源スイッチ１４や電源１２
の状態を読み取る検出命令を復号して所定の動作を行な
う回路である。ＩＣｌ３は電源スイッチ１４のＯＮ　、
　ＯＦＦ状態を示すデータＤＩ、及びバッテリ１２の電
源電圧が低下したことを示すデータＤＯをＣＰＵ　２　
Ｇに送出する回路である。

なお、ＩＣ１〜１１はその電源として電源ｖｃｃＯを用
いることにより常時、動作するように構成されている。

また、電源ＶＣ，ＨＱはバックア、グ時には３ｖ程度と
なるようにトランジスタＱ３、抵抗Ｒ５、ダイオードＤ
１からなる電圧レギュレータにより設定され、このため
にＩＣ１〜１１は低電圧動作が可能なＣＭＯＳタイプの
ＩＣを使用するものとする。

上記構成からなる携帯用処理装置の動作を第３図のタイ
ムチャート及び第４図のフローチャートを参照しながら
説明する。まず初期状態においては処理装置全体が非動
作状態、すなわち電源ｖｃ０１．ｖｃｃＯが供給されず
、電源スイッチ１４はＯＦＦ状態にあるものとする。こ
の状態において電源スイッチ１４が時刻で１でＯＮにさ
れると、工Ｃ１の入力１０６はハイレベル（以下、「Ｈ
」と記す）とな、り、ＩＣ２０入力１０７はローレベル
（以下、「Ｌ」と記す）の状態からＣＩ　、Ｒ１２によ
り定まる時定数で除徐に上昇してゆく（第３図（ｈ）〜
（ｄ））。

ＩＣ４の出力１０４はＩＣＩ、ＩＣ２の出力から直ちに
「Ｌ」となシ、フリップフロッグＦＦ２の出力であるＩ
Ｃ８の出力１０５もｒＨＪとなる（第３図（ｇ）　、　
（ｈ）　”）。この結果、トランジスタＱ４はＯＮ状態
となシ、トランジスタＱ４のコレクタ電圧１１１は時刻
Ｔ２で地気電位となシ、それに伴い、トランジスタＱｌ
、Ｑ２がＯＮ状態となって電源ｖｃ０１．ｖｃｃＯがバ
ッテリ１２の電源電圧、換言すれば各々、トランジスタ
Ｑｌ　＃Ｑ２の飽和時におけるコレクタ・エミッタ間電
圧ｖＣＥＳＡＴとなる（第３図（ｊ））。

これを例えば＋５ｖとすると、電源Ｖ　　１゜ｖｃｃＯ
は＋５ｖとなる。この電源ｖｃｃ１．ｖｃｃＯの立上シ
が時刻Ｔ２から時間ｔ２経過後の時刻で３で起こる（第
３図（ｋ）、（イ））。この時点では未だＩＣ２０入力
１０７は飽和しておらず、時刻Ｔ３から時間ｔ３経過後
の時刻で４でＩＣ２のスレッショールドレベルに達し、
ＩＣ２の出力はｒＬＪになる。この時刻Ｔ４でＩＣ８の
入力１０４は「Ｌ」からｒＨＪに変化するが、ＩＣ７、
ＩＣ８で構成されるフリップフロップＦＦ２により入力
１０４が「Ｈ」になっても出力１０５の「Ｈ」の状態は
保持される。したがって、この時点で電源スイッチ１４
をＯＦＦ’にしてもＩＣ８の出力１０５は変化しない。

このように本実施例では電源スイッチ１４は単に本装置
に電源を投入する機能しか有していない。

次にトランジスタＱ１ｔＱ２を介して各回路部に供給さ
れる電源ｖｃｃ１．ｖｃｃＯをＯＦＦする機能はＣＰＵ
　２０によ）実行されるプログラムにより実現される。

すなわち第４図に示すように、ステップ４０Ｇでイニシ
ャル処理がなされた後、ステラ７’　４０２で業務プロ
グラム等が実行される。その−動作の区切りである１ジ
ヨブまたは１タスクが終了すると、ステップ４Ｇ４に移
行する。

ステップ４０４では電源スイッチ１４がＯＮのままであ
るか否かが判定され、ＯＮのままであればステップ４０
２にもどシ、業務プログラムの実行を続行する。ステッ
プ４０４で電源スイ、チ１４がＯＦＦになっていると判
定されると、電源をＯＦＦするための命令である電源オ
フ・コマンドを電源部１６のセレクタ（ＩＣ１４）に送
出してこのプログラムの実行を終了する。

第２図に示す回路図において、ＩＣ１４にはＣＰＵ　２
０よシ読出信号（Ｒ／Ｗ）、アドレス信号（ＡＯ、ＡＩ
　）、セレクト信号（ＳＩ、）が、またクロク発生器５
０からシステムクロック＠）がそれぞれ入力される。前
述の処理４０４によって信号Ｒ／Ｗが付勢され、アドレ
スＡＯ，ＡＩによってＩＣ１４がアドレス指定されると
、それらをデコードした出力１１５によｆｉＩｃ１３の
各インバータは能動状態となル、電源スイッチ１４のＯ
Ｎ　、　ＯＦＦ状態を示すデータＤＩと、電圧監視回路
（ＩＣ１２）の出力１１６、すなわちバッテリ１２の電
圧の監視状態を示すデータＤＯがＣＰＵ　２　Ｇに送出
される。

ＣＰＵ　２０がプログラムの一動作である１ジヨブまた
は１タスク終了後に、これらのデータＤＯ，ＤＩから電
源スイッチ１４がＯＦＦ状態にあると判定した場合には
、ＩＣ１４に対し電源オフコマンドヲ出力する。電源オ
フコマンドはアドレス信号ＡＯ，ＡＩとセレクト信号Ｓ
Ｌにより特定される。これによりてＩＣ１４からはパワ
ーオフコマンドのデコード出力１１４が７リツプフロツ
グＦＦＩのＩＣ５に出力される。

ここで出力１１４は「Ｌ」で能動状態となる。

ＩＣ５，ＩＣ６で構成されるフリップフロップＦＦＩ（
初期状態ではリセット信号１１３によ、９ＩＣ６の出力
１１２はｒＨＪになりている。）のうちＩＣ５の入力１
１４が「Ｌ」になると、出力１１２は以後ｒＬＪとなｆ
ｉ、ＩＣ７の出力１１７は「■」となる。この時、ＩＣ
４の出力１０４も既に「Ｈ」の状態にあるのでＩＣ８の
出力１０５は「Ｈ」から「Ｌ」に変化し、この結果トラ
ンジスタＱ　４　、Ｑ　１　ｔ　Ｑ　２がカットオフ状
態となシトランジスタＱ　１．Ｑ　２を介して供給され
る電源ｖｃｃ１．ｖｃｃＯの供給が停止される。

このようにして電源のＯＦＦ動作がＣＰＵ　２０のプロ
グラムの実行により実現される。

また本装置では前述したように電源スイッチ１４の状態
に無関係に電源供給を停止することが可能であるため、
例えば第５図に示すようにステップ５０８を導入すれば
、前述の電圧監視状態がバッテリ低下を示したとき、そ
れ以上の処理続行はファイルメモリ内容の破壊につなが
る可能性があるとして、そこで電源オフコマンドを実行
するように構成して電源をＯＦＦさせることができる。

一方、ＣＰＵ　２０よシミ源オフコマンドを送出して電
源ｖ　１．ＶＣｃｏをＯＦＦするのでは遅いＣ ような急激な電圧低下（バッテリ除去などの誤操作等に
よる）に対しては、電圧監視回路（ＩＣ１２）の出力端
０ＵＴＡの状態をＩＣＩＩを介してＩＣ９に出力させる
信号にょシ、各回路部に対しＩＣ９，１０を介してリセ
ット信号が出力される。これによって回路全体をリセッ
トし、ＲＡＭ　４０についてはパックアッグ状態を維持
することにより、バッテリの電圧低下によるＲＡＭ４０
のメモリ破壊を防止することができる。なお前述の回路
ＩＣ１４におけるヒステリシスは、電源ｖｃｃ１の瞬断
についてこのような動作が行なわれるのを防止するため
に設定されている。

なお、ここで説明した実施例は本発明を説明するための
ものであって、本発明は必ずしもこれに限定されるもの
ではなく、本発明の精神を逸脱することなく当業者が可
能な変形および修正は本発明の範囲に含まれる。

前述の実施例では、たとえばｖｃｃＯは、主としてバッ
テリ１２から、また補助的にバッテリ１８から給電され
てＲＡＭ　４０などのバックアップ給電を行ない、ｖｃ
ｏｌは同じバッテリ１２から得ている。しかし必ずしも
このように構成する必要はなく、ｖｃｃｌはｖｃｃＯと
異なる電源、たとえばバッテリ１２とは別個の電池また
は商用電源から供給されるように構成してもよい。

要は、ＣＰＵ　２０などの処理ユニットへの給電が操作
者の操作などにより断たれる可能性のあるシステムに本
発明は有利に適用される。

効果 以上に説明したように本発明では、電源スイッチに対し
ては処理装置各部に供給する電源をＯＮする機能を与え
、電源をＯＦＦする機能はＣＰＵにより実行されるプロ
グラムにより実現し、しかも電源のＯＦＦ動作はプログ
ラムの１単位の動作の終了後に電源スイッチがＯＦＦ状
態にある場合あるいはバッテリ電圧が低下した場合に行
うように構成したので、電源スイッチをＯＦＦすること
に起因するメモリ内容の破壊を防止することができる。

【図面の簡単な説明】

第１図は本発明に係るメモリバックアップ給電される処
理装置の一実施例の全体構成を示すブロック図、 第２図は第１図に示す実施例の携帯用処理装置の電源部
の具体的構成例を示す回路図、第３図は、第２図に示し
た電源部の各回路部の動作を示すタイムチャート、 第４図は、第１図に示すＣＰＵにより実行され電源スイ
ッチをＯＦＦさせるための動作フローの例を示すフロー
チャート、 第５図は第４図に示したのと同様の動作フローの他の例
を示すフローチャート、 第６図は従来の携帯用処理装置の電源部の構成例を示す
回路図である。 ｌＯ・・・電源部 １２・・・バッテリ １４・・・電源スイッチ １６・・・電源制御部 ２０・・・ＣＰＵ ３０・・・ＲＯＭ ４０・・・ＲＡＭ 毛１図 輿ろ凹 奉４凹 算、５　　ＩＩ

Claims (1)

1. 【特許請求の範囲】 １、バックアップ給電されデータを蓄積するメモリ手段
   と、該メモリ手段に蓄積されているデータを処理する処
   理手段とを有するメモリバックアップ給電される処理装
   置において、該処理装置は、 電源スイッチと、 該電源スイッチの閉成に応動して前記処理手段に電源を
   供給し、該処理手段からの指示により該処理手段への電
   源の供給を停止するスイッチング手段と、 前記電源スイッチの状態を検出する検出手段とを含み、 前記処理手段は、実行中の１単位の処理を終了すると前
   記検出手段によって前記電源スイッチの状態を判別し、
   該検出手段が該スイッチの開放を示していると前記スイ
   ッチング手段に前記指示を与えることを特徴とするメモ
   リバックアップ給電される処理装置。 ２、特許請求の範囲第１項記載の装置において、 前記検出手段は、前記電源の電圧レベルを検出し、 前記処理手段は、実行中の１単位の処理を終了すると前
   記検出手段によって前記電源の電圧レベル状態を判別し
   、該検出手段が該電圧レベルの所定レベルよりの低下を
   示していると前記スイッチング手段に前記指示を与える
   ことを特徴とする処理装置。