JPS6378398A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS6378398A JPS6378398A JP61222421A JP22242186A JPS6378398A JP S6378398 A JPS6378398 A JP S6378398A JP 61222421 A JP61222421 A JP 61222421A JP 22242186 A JP22242186 A JP 22242186A JP S6378398 A JPS6378398 A JP S6378398A
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- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 206010011224 Cough Diseases 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
新しいデータを入力する毎に過去複数個のデータを順次
出力するに際し、新しいデータを入力する毎に1ずつ変
化する書込みアドレスから順に過去のデータを読出した
後、その書込みアドレスへ新しいデータを書込むように
して、過去のデータが時系列の順に出力されるようにし
た遅延回路である。
出力するに際し、新しいデータを入力する毎に1ずつ変
化する書込みアドレスから順に過去のデータを読出した
後、その書込みアドレスへ新しいデータを書込むように
して、過去のデータが時系列の順に出力されるようにし
た遅延回路である。
本発明は遅延回路の構成、特にディジタル信号の遅延回
路に関する。
路に関する。
近年、音声や画像におけるディジタルフィルタ等のディ
ジタル信号処理化が進み多量の時系列ザンプルデータを
−・度に取り扱う必要がある。このため、目的に応じて
必要な規模のテ゛−夕の記憶。
ジタル信号処理化が進み多量の時系列ザンプルデータを
−・度に取り扱う必要がある。このため、目的に応じて
必要な規模のテ゛−夕の記憶。
遅延回路が、安価に容易に実現できる方法が必要とされ
る。
る。
第4図に従来例のブロック図、第5図に第4図のタイム
チャートを示す。
チャートを示す。
制御信号は入力データの入力周期に同期していのクロッ
クの供給を行うとともに、リードカラン憶回路11の読
出しアドレス(リードアドレス)を発生し、ライトカウ
ンタa1は書込みアドレス(ライトアドレス)の発生を
行う。ライトカウンタ31は制御信号が入力されるとカ
ウントアツプしていく。
クの供給を行うとともに、リードカラン憶回路11の読
出しアドレス(リードアドレス)を発生し、ライトカウ
ンタa1は書込みアドレス(ライトアドレス)の発生を
行う。ライトカウンタ31は制御信号が入力されるとカ
ウントアツプしていく。
今、入力データD、、、、(時刻(n+1)のときのデ
ーユ タ)が入力され、ライトカウンタま1の値“2”となっ
ているものとする。リード力ウンタノ1は制御信号が入
力されると“0”にリセットされ、クロックに同期して
カウントアツプしていき、0〜N−1まで記憶回路のリ
ードアドレスデータとして使用する。アドレス″0″に
対してD n −1+アドレス“1”に対してり、l、
アドレス“2”に対してD 、、−H* 1−’ ”−
’アドレスN−1に対してDn−2とデータが読出され
、データDn ”Dn−M、lが全ろに入力データD
n + 1を書込む次の入力データが入ってくる周期で
はアドレス3が一番古いデータを格納しており、ここに
D7.2を書込む。
ーユ タ)が入力され、ライトカウンタま1の値“2”となっ
ているものとする。リード力ウンタノ1は制御信号が入
力されると“0”にリセットされ、クロックに同期して
カウントアツプしていき、0〜N−1まで記憶回路のリ
ードアドレスデータとして使用する。アドレス″0″に
対してD n −1+アドレス“1”に対してり、l、
アドレス“2”に対してD 、、−H* 1−’ ”−
’アドレスN−1に対してDn−2とデータが読出され
、データDn ”Dn−M、lが全ろに入力データD
n + 1を書込む次の入力データが入ってくる周期で
はアドレス3が一番古いデータを格納しており、ここに
D7.2を書込む。
之
このように、入力データはライトカウンタ31で与えら
れるアドレスに書込まれるので、指定したリードアドレ
スでの読出しく出力)データと入力データの時間的関係
(時間差、遅延)は、周期毎に1つづつずれていく。そ
こで、入力データから一定の遅延を持つデータを取り出
したいときは周期毎に取り出すタイミングを1タイムス
ロツトずらしていく必要がある。また、出力データが時
系列順に並んでいないという問題があった。
れるアドレスに書込まれるので、指定したリードアドレ
スでの読出しく出力)データと入力データの時間的関係
(時間差、遅延)は、周期毎に1つづつずれていく。そ
こで、入力データから一定の遅延を持つデータを取り出
したいときは周期毎に取り出すタイミングを1タイムス
ロツトずらしていく必要がある。また、出力データが時
系列順に並んでいないという問題があった。
第1図は本発明の遅延回路の原理ブロック図である。
1は記憶手段であり、アドレス指定による読出しおよび
書込みを行う。2は書込みアドレス発生手段であり、デ
ータが入力する毎に】ずつ変わる書込みアドレスを発生
し記憶手段1へ出力する。
書込みを行う。2は書込みアドレス発生手段であり、デ
ータが入力する毎に】ずつ変わる書込みアドレスを発生
し記憶手段1へ出力する。
3は読出しアドレス発生手段であり、該書込みアアドレ
スから一巡して咳書込みアドレスより1つ前までのアド
レスを読出しアドレスとして順次発生し、記憶手段1へ
出力する。4は制御手段であり、該読出しアドレスによ
り過去複数個のデータを順次読出した後に、該書込みア
ドレスに新しいデータを書込むよう制御する。
スから一巡して咳書込みアドレスより1つ前までのアド
レスを読出しアドレスとして順次発生し、記憶手段1へ
出力する。4は制御手段であり、該読出しアドレスによ
り過去複数個のデータを順次読出した後に、該書込みア
ドレスに新しいデータを書込むよう制御する。
本発明は、データが入力される毎に一巡する読出しアド
レスの開始アドレスを書込みアドレスの変化に併って変
えている。
レスの開始アドレスを書込みアドレスの変化に併って変
えている。
よって、常に最も古いデータから読出されるため、読出
されたデータは時系列順に並んで出力される。
されたデータは時系列順に並んで出力される。
第2図に本発明実施例の遅延回路のブロック図を示し、
第3図にそのタイムチャートを示す。
第3図にそのタイムチャートを示す。
記憶回路12は記憶手段1に、ライトカウンタ22は書
込みアドレス発生手段2に、リードカウンタ32と加算
器33は読出しアドレス発生手段3に、制御回路42は
制御手段4にそれぞれ対応する。
込みアドレス発生手段2に、リードカウンタ32と加算
器33は読出しアドレス発生手段3に、制御回路42は
制御手段4にそれぞれ対応する。
リードカウンタ32は、制御信号が入力されると、制御
回路42によりリセットされ、クロック信号に同期して
Oからカウント動作を開始する。
回路42によりリセットされ、クロック信号に同期して
Oからカウント動作を開始する。
また制御回路42は、このリードカウンタ32の出力を
利用して、記憶回路12へのライトクロック(WCK)
の発生などの制御を行う。
利用して、記憶回路12へのライトクロック(WCK)
の発生などの制御を行う。
ライトカウンタ22は制御信号に同期してカウント動作
を行い、その出力は記憶回路12のライトアドレス人力
(WA)と加算回路33に加えられる。加算回路33は
リードカウンタ32の出力とライトカウンタ22の出力
とを加算し、その結果を記憶回路12のリードアドレス
入力端子(RA)に加える。
を行い、その出力は記憶回路12のライトアドレス人力
(WA)と加算回路33に加えられる。加算回路33は
リードカウンタ32の出力とライトカウンタ22の出力
とを加算し、その結果を記憶回路12のリードアドレス
入力端子(RA)に加える。
制御信号の周期と、入力データの入力周期は同期してい
るものとする。今、制御信号が入力され入力データがD
いからI)t、l に、ライトカウンタ22が1から2
にカウントアツプされるとする。
るものとする。今、制御信号が入力され入力データがD
いからI)t、l に、ライトカウンタ22が1から2
にカウントアツプされるとする。
リードカウンタ32はリセットされ、動作クロノ 。
りに同期して0からカウントアブされていく。
加算回路33にはり−ドカウンタ32とライトカウンタ
22の出力が入力されているので、加算回路33の出力
は2,3.i−・−・−となる、これが読出しアドレス
となるので出力はD n −N。l+D11−8゜lD
n〜1.となる、Nは2飛となる数であり、記憶回路1
2はNワードあるものとする。
22の出力が入力されているので、加算回路33の出力
は2,3.i−・−・−となる、これが読出しアドレス
となるので出力はD n −N。l+D11−8゜lD
n〜1.となる、Nは2飛となる数であり、記憶回路1
2はNワードあるものとする。
カウンタ1の出力がN−3,N−2,N−1となった時
、実際に2進演算を行うので、加算回路33の出力はキ
ャリーを無視するとN−1,0゜1となり、それに対応
する出力はD +1−Z+ Dn−1+Dいとなる。
、実際に2進演算を行うので、加算回路33の出力はキ
ャリーを無視するとN−1,0゜1となり、それに対応
する出力はD +1−Z+ Dn−1+Dいとなる。
カウンタ1の出力がN+1になったとき制御回路42か
らライトクロフタを送出し2番地にD7.1を書込む。
らライトクロフタを送出し2番地にD7.1を書込む。
再び制御信号が入力されると、カウンタIはまた0から
カウントを開始しカウンタ2は3となる。
カウントを開始しカウンタ2は3となる。
よって記憶回路33の読出しアドレスは、3,4゜5
・・−・・−となり、出力はDI’l−?2+ Dn
−?ff+Dn−8,4となり、最後の読出しアドレス
は2となり、前周期に書込まれた。Dゎ。1が出力され
る。人力信号D7.2はアドレス3に書込まれる(図示
せず)。
・・−・・−となり、出力はDI’l−?2+ Dn
−?ff+Dn−8,4となり、最後の読出しアドレス
は2となり、前周期に書込まれた。Dゎ。1が出力され
る。人力信号D7.2はアドレス3に書込まれる(図示
せず)。
これらの動作を繰り返す。よって常に最も古いデータか
ら読出されることになる。
ら読出されることになる。
以上のように、出力データはいつも時系列順になってお
り、入力データに対し一定遅延したデータを取り出した
いときは、例えば、この回路の最大遅延データが欲しい
場合には、先頭の読出しデータを取り出せば良いので、
タイミング設計が容易になり、また、時系列順にデータ
が出力されるので以後のデータ処理が容易になるという
効果がある。
り、入力データに対し一定遅延したデータを取り出した
いときは、例えば、この回路の最大遅延データが欲しい
場合には、先頭の読出しデータを取り出せば良いので、
タイミング設計が容易になり、また、時系列順にデータ
が出力されるので以後のデータ処理が容易になるという
効果がある。
第1図は本発明の原理図ブロック図、
第2図は本発明の実施例を示す図、
第3図は第2図のタイムチャート、
第4図は従来例を示す図、
第5図は第4図のタイムチャートをそれぞれ示す。
図において、1は記憶手段、2は書込み発生手段、3は
読出しアドレス発生手段、4は制御手段である。 木登θ月の、η2理フ゛口・・Iダ図 第1図
読出しアドレス発生手段、4は制御手段である。 木登θ月の、η2理フ゛口・・Iダ図 第1図
Claims (1)
- 【特許請求の範囲】 新しいデータを入力する毎に、過去複数個のデータを
順次出力する遅延回路において、 指定されたアドレスで読出しおよび書込みを行う記憶手
段(1)と、 新しいデータを入力する毎に1ずつ変わるアドレスを発
生し、該記憶手段へ書込みアドレスとして出力する書込
みアドレス発生手段(2)と、新しいデータを入力する
毎に該書込みアドレスから一巡して該書込みアドレスの
1つ前までのアドレスを順次発生し、該記憶手段へ読出
しアドレスとして出力する読出しアドレス発生手段(3
)と、該読出しアドレスにより過去複数個のデータを順
次読出した後に、該書込みアドレスに新しいデータを書
込むよう前記各手段へのタイミングを制御する制御手段
(4)とを有することを特徴とする遅延回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61222421A JPS6378398A (ja) | 1986-09-19 | 1986-09-19 | 遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61222421A JPS6378398A (ja) | 1986-09-19 | 1986-09-19 | 遅延回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6378398A true JPS6378398A (ja) | 1988-04-08 |
Family
ID=16782124
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61222421A Pending JPS6378398A (ja) | 1986-09-19 | 1986-09-19 | 遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6378398A (ja) |
-
1986
- 1986-09-19 JP JP61222421A patent/JPS6378398A/ja active Pending
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