JPS6378398A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 新しいデータを入力する毎に過去複数個のデータを順次
出力するに際し、新しいデータを入力する毎に１ずつ変
化する書込みアドレスから順に過去のデータを読出した
後、その書込みアドレスへ新しいデータを書込むように
して、過去のデータが時系列の順に出力されるようにし
た遅延回路である。

〔産業上の利用分野〕

本発明は遅延回路の構成、特にディジタル信号の遅延回
路に関する。

近年、音声や画像におけるディジタルフィルタ等のディ
ジタル信号処理化が進み多量の時系列ザンプルデータを
−・度に取り扱う必要がある。このため、目的に応じて
必要な規模のテ゛−夕の記憶。

遅延回路が、安価に容易に実現できる方法が必要とされ
る。

〔従来の技術〕

第４図に従来例のブロック図、第５図に第４図のタイム
チャートを示す。

制御信号は入力データの入力周期に同期していのクロッ
クの供給を行うとともに、リードカラン憶回路１１の読
出しアドレス（リードアドレス）を発生し、ライトカウ
ンタａ１は書込みアドレス（ライトアドレス）の発生を
行う。ライトカウンタ３１は制御信号が入力されるとカ
ウントアツプしていく。

今、入力データＤ、、、、（時刻（ｎ＋１）のときのデ
ーユ タ）が入力され、ライトカウンタま１の値“２”となっ
ているものとする。リード力ウンタノ１は制御信号が入
力されると“０”にリセットされ、クロックに同期して
カウントアツプしていき、０〜Ｎ−１まで記憶回路のリ
ードアドレスデータとして使用する。アドレス″０″に
対してＤ　ｎ　−１＋アドレス“１”に対してり、ｌ、
アドレス“２”に対してＤ　、、−Ｈ＊　１−’　”−
’アドレスＮ−１に対してＤｎ−２とデータが読出され
、データＤｎ　”Ｄｎ−Ｍ、ｌが全ろに入力データＤ　
ｎ　＋　１を書込む次の入力データが入ってくる周期で
はアドレス３が一番古いデータを格納しており、ここに
Ｄ７．２を書込む。

〔発明が解決しようとする問題点〕

之 このように、入力データはライトカウンタ３１で与えら
れるアドレスに書込まれるので、指定したリードアドレ
スでの読出しく出力）データと入力データの時間的関係
（時間差、遅延）は、周期毎に１つづつずれていく。そ
こで、入力データから一定の遅延を持つデータを取り出
したいときは周期毎に取り出すタイミングを１タイムス
ロツトずらしていく必要がある。また、出力データが時
系列順に並んでいないという問題があった。

〔問題点を解決するための手段〕

第１図は本発明の遅延回路の原理ブロック図である。

１は記憶手段であり、アドレス指定による読出しおよび
書込みを行う。２は書込みアドレス発生手段であり、デ
ータが入力する毎に】ずつ変わる書込みアドレスを発生
し記憶手段１へ出力する。

３は読出しアドレス発生手段であり、該書込みアアドレ
スから一巡して咳書込みアドレスより１つ前までのアド
レスを読出しアドレスとして順次発生し、記憶手段１へ
出力する。４は制御手段であり、該読出しアドレスによ
り過去複数個のデータを順次読出した後に、該書込みア
ドレスに新しいデータを書込むよう制御する。

〔作　　用〕

本発明は、データが入力される毎に一巡する読出しアド
レスの開始アドレスを書込みアドレスの変化に併って変
えている。

よって、常に最も古いデータから読出されるため、読出
されたデータは時系列順に並んで出力される。

〔実　施　例〕

第２図に本発明実施例の遅延回路のブロック図を示し、
第３図にそのタイムチャートを示す。

記憶回路１２は記憶手段１に、ライトカウンタ２２は書
込みアドレス発生手段２に、リードカウンタ３２と加算
器３３は読出しアドレス発生手段３に、制御回路４２は
制御手段４にそれぞれ対応する。

リードカウンタ３２は、制御信号が入力されると、制御
回路４２によりリセットされ、クロック信号に同期して
Ｏからカウント動作を開始する。

また制御回路４２は、このリードカウンタ３２の出力を
利用して、記憶回路１２へのライトクロック（ＷＣＫ）
の発生などの制御を行う。

ライトカウンタ２２は制御信号に同期してカウント動作
を行い、その出力は記憶回路１２のライトアドレス人力
（ＷＡ）と加算回路３３に加えられる。加算回路３３は
リードカウンタ３２の出力とライトカウンタ２２の出力
とを加算し、その結果を記憶回路１２のリードアドレス
入力端子（ＲＡ）に加える。

制御信号の周期と、入力データの入力周期は同期してい
るものとする。今、制御信号が入力され入力データがＤ
いからＩ）ｔ、ｌ　に、ライトカウンタ２２が１から２
にカウントアツプされるとする。

リードカウンタ３２はリセットされ、動作クロノ　。

りに同期して０からカウントアブされていく。

加算回路３３にはり−ドカウンタ３２とライトカウンタ
２２の出力が入力されているので、加算回路３３の出力
は２，３．ｉ−・−・−となる、これが読出しアドレス
となるので出力はＤ　ｎ　−Ｎ。ｌ＋Ｄ１１−８゜ｌＤ
ｎ〜１．となる、Ｎは２飛となる数であり、記憶回路１
２はＮワードあるものとする。

カウンタ１の出力がＮ−３，Ｎ−２，Ｎ−１となった時
、実際に２進演算を行うので、加算回路３３の出力はキ
ャリーを無視するとＮ−１，０゜１となり、それに対応
する出力はＤ　＋１−Ｚ＋　　Ｄｎ−１＋Ｄいとなる。

カウンタ１の出力がＮ＋１になったとき制御回路４２か
らライトクロフタを送出し２番地にＤ７．１を書込む。

再び制御信号が入力されると、カウンタＩはまた０から
カウントを開始しカウンタ２は３となる。

よって記憶回路３３の読出しアドレスは、３，４゜５　
・・−・・−となり、出力はＤＩ’ｌ−？２＋　　Ｄｎ
−？ｆｆ＋Ｄｎ−８，４となり、最後の読出しアドレス
は２となり、前周期に書込まれた。Ｄゎ。１が出力され
る。人力信号Ｄ７．２はアドレス３に書込まれる（図示
せず）。

これらの動作を繰り返す。よって常に最も古いデータか
ら読出されることになる。

〔発明の効果〕

以上のように、出力データはいつも時系列順になってお
り、入力データに対し一定遅延したデータを取り出した
いときは、例えば、この回路の最大遅延データが欲しい
場合には、先頭の読出しデータを取り出せば良いので、
タイミング設計が容易になり、また、時系列順にデータ
が出力されるので以後のデータ処理が容易になるという
効果がある。

【図面の簡単な説明】

第１図は本発明の原理図ブロック図、 第２図は本発明の実施例を示す図、 第３図は第２図のタイムチャート、 第４図は従来例を示す図、 第５図は第４図のタイムチャートをそれぞれ示す。 図において、１は記憶手段、２は書込み発生手段、３は
読出しアドレス発生手段、４は制御手段である。 木登θ月の、η２理フ゛口・・Ｉダ図 第１図

Claims (1)

1. 【特許請求の範囲】 　新しいデータを入力する毎に、過去複数個のデータを
   順次出力する遅延回路において、 指定されたアドレスで読出しおよび書込みを行う記憶手
   段（１）と、 新しいデータを入力する毎に１ずつ変わるアドレスを発
   生し、該記憶手段へ書込みアドレスとして出力する書込
   みアドレス発生手段（２）と、新しいデータを入力する
   毎に該書込みアドレスから一巡して該書込みアドレスの
   １つ前までのアドレスを順次発生し、該記憶手段へ読出
   しアドレスとして出力する読出しアドレス発生手段（３
   ）と、該読出しアドレスにより過去複数個のデータを順
   次読出した後に、該書込みアドレスに新しいデータを書
   込むよう前記各手段へのタイミングを制御する制御手段
   （４）とを有することを特徴とする遅延回路。