JPS6365627A - 半導体基板のエツチング方法 - Google Patents
半導体基板のエツチング方法Info
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- JPS6365627A JPS6365627A JP21007086A JP21007086A JPS6365627A JP S6365627 A JPS6365627 A JP S6365627A JP 21007086 A JP21007086 A JP 21007086A JP 21007086 A JP21007086 A JP 21007086A JP S6365627 A JPS6365627 A JP S6365627A
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- etching
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- etching region
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Landscapes
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- Element Separation (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
、度１ユＪ１胆１分亘
この発明は特にエアアイソレーションの形成など基板を
深くエツチングするときに好適な半導体基板のエツチン
グ方法に関する。
深くエツチングするときに好適な半導体基板のエツチン
グ方法に関する。
従迷勿且玉
メサ構造のチップの製造や複数の素子間の絶縁分離のた
めのエアアイソレーションの形成など半導体基板上のバ
ターニングされた絶縁膜をマスクとして基板を深くエツ
チングするときにも、異方性エツチング手段にみられる
ようなイオン衝撃による素子への影響がなく、また一括
処理量の多い浸漬エツチング手段が用いられている。
めのエアアイソレーションの形成など半導体基板上のバ
ターニングされた絶縁膜をマスクとして基板を深くエツ
チングするときにも、異方性エツチング手段にみられる
ようなイオン衝撃による素子への影響がなく、また一括
処理量の多い浸漬エツチング手段が用いられている。
、 ＜１ しよ゛と るロ 占
等方性エツチング手段によれば、例えば１０μｍの深さ
のエツチングを行った場合、マスクの開口端部より横方
向にも１０μｍのサイドエツチングが生じ、このサイド
エツチング部分では絶縁膜が片側支持となって割れやす
い状態になるといった問題があった。絶縁膜が割れてそ
の一片が半導体基板の表面に付着するとポンディング不
良の原因となったり、割れたときのクラックが素子表面
にまで達すると眉間絶縁不良を招くのである。
のエツチングを行った場合、マスクの開口端部より横方
向にも１０μｍのサイドエツチングが生じ、このサイド
エツチング部分では絶縁膜が片側支持となって割れやす
い状態になるといった問題があった。絶縁膜が割れてそ
の一片が半導体基板の表面に付着するとポンディング不
良の原因となったり、割れたときのクラックが素子表面
にまで達すると眉間絶縁不良を招くのである。
本発明の目的は、表面に絶縁膜が形成された半導体基板
を等方性エツチング手段によりエツチングするときのサ
イドエツチング量を少なくすることである。
を等方性エツチング手段によりエツチングするときのサ
イドエツチング量を少なくすることである。
口 占 １ るための 。
除去するエツチング領域に比べてエッチングレ−トの小
さい領域をエツチング領域の側面に接するように形成し
た後、等方性エツチングを行う。
さい領域をエツチング領域の側面に接するように形成し
た後、等方性エツチングを行う。
詐且
半導体基板のエツチング領域が厚さ方向にエツチングさ
れるにしたがい横方向にも蝕刻が進むがエツチング領域
の側辺に形成されたエツチングレートの小さい領域では
厚さ方向に比べて単位時間あたりのエツチング量が少な
い。したがって絶縁膜をマスクとして基板を深くエツチ
ングしてもサイドエツチング量は多くならない。
れるにしたがい横方向にも蝕刻が進むがエツチング領域
の側辺に形成されたエツチングレートの小さい領域では
厚さ方向に比べて単位時間あたりのエツチング量が少な
い。したがって絶縁膜をマスクとして基板を深くエツチ
ングしてもサイドエツチング量は多くならない。
ス蓋±
第１図は、この発明をエアアイソレーションの形成に適
用した実施例における各工程での半導体基板の断面図で
ある。
用した実施例における各工程での半導体基板の断面図で
ある。
同図（ａ ）の段階で既にＮ中型シリコンサブストレー
ト基板１に厚さ１０μＩのＮ−型エピタキシャル層２を
積層したシリコン基板３の表面は絶縁膜であるｓｉｏ
ｚ ｌｉ＋４で覆われている。またエピタキシャル層２
内には図外の複数個の素子領域が形成されている。この
ようなシリコン基板３において各素子間の絶縁分離のた
めエピタキシャル層２の一部をサブストレート基板１に
達するまで除去しエアアイソレーションを形成するので
ある。そこで以下の説明では、除去される部分をエツチ
ング領域という。
ト基板１に厚さ１０μＩのＮ−型エピタキシャル層２を
積層したシリコン基板３の表面は絶縁膜であるｓｉｏ
ｚ ｌｉ＋４で覆われている。またエピタキシャル層２
内には図外の複数個の素子領域が形成されている。この
ようなシリコン基板３において各素子間の絶縁分離のた
めエピタキシャル層２の一部をサブストレート基板１に
達するまで除去しエアアイソレーションを形成するので
ある。そこで以下の説明では、除去される部分をエツチ
ング領域という。
第１図ｃｂ ＞に示す工程では、素子領域の間にある蝕
刻予定のエツチング領域５上のＳｉＯを膜４ａを囲む帯
状の開口６を設け、これよりボロンをドープしてエッチ
ング領域５側面に接し、サブストレート基板１に達する
不純物濃度１０／ｃｍ３のＰ＋型拡散領域７を形成する
。
刻予定のエツチング領域５上のＳｉＯを膜４ａを囲む帯
状の開口６を設け、これよりボロンをドープしてエッチ
ング領域５側面に接し、サブストレート基板１に達する
不純物濃度１０／ｃｍ３のＰ＋型拡散領域７を形成する
。
つぎに拡散領域７上を熱酸化膜４１で覆った後、エツチ
ング領域５上のＳｉＯ□膜４ａを取り除いてエツチング
領域５の表面を露出させる（第１図（ｃ ））。
ング領域５上のＳｉＯ□膜４ａを取り除いてエツチング
領域５の表面を露出させる（第１図（ｃ ））。
つづいて本実施例では第１図（ｄ ）に示すように拡散
領域７とのエツチングレート差を大きくするためリンを
ドープして工７ツチング領域５を不純物濃度１０／ｃｍ
”のＮ十拡散領域８とする。
領域７とのエツチングレート差を大きくするためリンを
ドープして工７ツチング領域５を不純物濃度１０／ｃｍ
”のＮ十拡散領域８とする。
その後、シリコン基板３を２５℃のフッ硝酸系水溶液に
浸漬するとこにより第２図のエツチング時間とエツチン
グ深さの関係を表す図かられかるように厚さ１０μｍの
エツチング領域５が蝕刻されてエアアイソレージタンが
形成される（第１図（ａ ））。このときシリコン基板
３は横方向にもエツチングされるが、厚さ方向に１０μ
ｍの深さの蝕刻が行われる１５分間にＰ十拡散領域７は
２．５μｍ蝕刻されるのみでサイドエツチング量は従来
の１／４である。
浸漬するとこにより第２図のエツチング時間とエツチン
グ深さの関係を表す図かられかるように厚さ１０μｍの
エツチング領域５が蝕刻されてエアアイソレージタンが
形成される（第１図（ａ ））。このときシリコン基板
３は横方向にもエツチングされるが、厚さ方向に１０μ
ｍの深さの蝕刻が行われる１５分間にＰ十拡散領域７は
２．５μｍ蝕刻されるのみでサイドエツチング量は従来
の１／４である。
金皿ニガ呈
半導体基板上のパターニングされた絶縁膜をマスクとし
て等方性エツチング手段により半導体基板をエツチング
する際、予めエツチング領域の側面に接するエツチング
レートの小さい領域を形成するので、サイドエツチング
量を少なくすることができる。
て等方性エツチング手段により半導体基板をエツチング
する際、予めエツチング領域の側面に接するエツチング
レートの小さい領域を形成するので、サイドエツチング
量を少なくすることができる。
第１図（ａ ）乃至（ｅ ）は、この発明の実施例にお
ける各工程での半導体基板の断面図、第２図はエツチン
グ時間とエツチング深さの関係を表す図である。 ３ ・・・シリコン基板（半導体基板）４ ・・・Ｓｉ
０２膜（絶縁膜） ５ ・・・エツチング領域 ７ ・・・Ｐ十拡散領＠（エツチング領域よりエツチン
グレートの小さい領域）
ける各工程での半導体基板の断面図、第２図はエツチン
グ時間とエツチング深さの関係を表す図である。 ３ ・・・シリコン基板（半導体基板）４ ・・・Ｓｉ
０２膜（絶縁膜） ５ ・・・エツチング領域 ７ ・・・Ｐ十拡散領＠（エツチング領域よりエツチン
グレートの小さい領域）
Claims (1)
- 半導体基板内の除去すべきエッチング領域の側面に接す
るようにエッチング領域に比べてエッチングレートの小
さい領域を形成した後、エッチング領域表面以外を覆う
絶縁膜をマスクとして等方性エッチング手段によってエ
ッチング領域を蝕刻する半導体基板のエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210070A JP2610420B2 (ja) | 1986-09-05 | 1986-09-05 | 半導体基板のエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210070A JP2610420B2 (ja) | 1986-09-05 | 1986-09-05 | 半導体基板のエツチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6365627A true JPS6365627A (ja) | 1988-03-24 |
| JP2610420B2 JP2610420B2 (ja) | 1997-05-14 |
Family
ID=16583320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61210070A Expired - Lifetime JP2610420B2 (ja) | 1986-09-05 | 1986-09-05 | 半導体基板のエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2610420B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480684A (en) * | 1977-12-09 | 1979-06-27 | Mitsubishi Electric Corp | Manufacture for semiconductor device |
| JPS59219932A (ja) * | 1983-05-30 | 1984-12-11 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-09-05 JP JP61210070A patent/JP2610420B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480684A (en) * | 1977-12-09 | 1979-06-27 | Mitsubishi Electric Corp | Manufacture for semiconductor device |
| JPS59219932A (ja) * | 1983-05-30 | 1984-12-11 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2610420B2 (ja) | 1997-05-14 |
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