JPS6343624Y2 - - Google Patents
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- Publication number
- JPS6343624Y2 JPS6343624Y2 JP1978183518U JP18351878U JPS6343624Y2 JP S6343624 Y2 JPS6343624 Y2 JP S6343624Y2 JP 1978183518 U JP1978183518 U JP 1978183518U JP 18351878 U JP18351878 U JP 18351878U JP S6343624 Y2 JPS6343624 Y2 JP S6343624Y2
- Authority
- JP
- Japan
- Prior art keywords
- level
- circuit
- data pulse
- pcm code
- peak
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000003786 synthesis reaction Methods 0.000 claims description 6
- 238000009499 grossing Methods 0.000 claims description 5
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Description
【考案の詳細な説明】
本考案は、動作の確実なスレツシユホールドレ
ベル設定回路に関する。
ベル設定回路に関する。
映像信号化したPCM符号をビデオテープレコ
ーダに記録して再生する場合、特定の固定レベル
を基準にしてレベル変動のある再生PCM符号を
誤りなく完全に読取ることは困難である。そこで
先に出願人は再生PCM符号の読取りに際し水平
同期周期毎にスレツシユホールドレベルを設定
し、該レベルによつて再生PCM符号を正確に読
取る技術（特願昭53−91206号）を提案した。し
かし斯る先願技術ではスレツシユホールドレベル
を一水平同期周期毎に設定するためノイズ等によ
つて変動し易いと云う欠点を免れ得ない。
ーダに記録して再生する場合、特定の固定レベル
を基準にしてレベル変動のある再生PCM符号を
誤りなく完全に読取ることは困難である。そこで
先に出願人は再生PCM符号の読取りに際し水平
同期周期毎にスレツシユホールドレベルを設定
し、該レベルによつて再生PCM符号を正確に読
取る技術（特願昭53−91206号）を提案した。し
かし斯る先願技術ではスレツシユホールドレベル
を一水平同期周期毎に設定するためノイズ等によ
つて変動し易いと云う欠点を免れ得ない。
そこで本考案は上述の点に鑑みスレツシユホー
ルドレベルを整流回路を介して導出することによ
り、ノイズによるスレツシユホールドレベルの脈
流成分による影響を解消した新規なスレツシユホ
ールドレベル設定回路に関する。
ルドレベルを整流回路を介して導出することによ
り、ノイズによるスレツシユホールドレベルの脈
流成分による影響を解消した新規なスレツシユホ
ールドレベル設定回路に関する。
以下本考案を図示せる一実施例に従い説明す
る。第１図は本考案に係るPCM符号の構成を示
す図であり、同図ａは、１水平同期周期を168bit
に分割し、水平同期信号に13bit、バツクポーチ
に13bit、データパルスに4bit、左右３対の音声
レベルに計84bit（＝14×６）、訂正符号P14bit、
誤検出符号Q14bit、CRC信号（16bit）、空白部に
１ビツト、ホワイトレフアレンス信号に4bit、フ
ロントポーチに５ビツトをそれぞれ割当てた状態
を示し、同図ｂは本考案で問題とするバツクポー
チとデータパルスの拡大波形図を示す。また第２
図は本考案の一実施回路図であり、１は再生
PCM符号を増幅するアンプ、２は該アンプ出力
をクランプするクランプ回路、３は該クランプ出
力を入力としてバツクポーチのレベルが安定な領
域（第１図∝）に同期して入力されるペデスタル
レベル検出パルスＡ及びデータパルス挿入域（第
２図β）に同期して入力されるデータレベル検出
パルスによつてそれぞれ導通状態となるアナログ
スイツチ（スイツチング回路）、４は該スイツチ
３の一より導出されるデータパルスのピーク値を
ホールドするピークレベルホールド回路、５はペ
デスタルレベルとデータパルスのピークレベルの
相加平均値をホールドするレベル合成回路、６は
該合成出力の脈流成分を解消して安定したスレツ
シユホールド出力を導出する平滑回路、７はクラ
ンプ出力とスレツシユホールド出力を比較して
PCM符号を読取る符号読取回路、８は水平同期
分離回路をそれぞれ顕わす。よつて本実施例によ
ればPCM符号の読取に際し、クランプ出力を入
力する前記アナログスイツチ３より、データパル
スと安定なバツクポーチレベルを別々の線路より
導出し、データパルスは前記ピークホールド回路
４にてピークレベルをホールドされ、バツクポー
チレベルはサンプリングコンデンサ（Cs）にホ
ールドされ、両ホールド出力は前記レベル合成回
路５の分割抵抗R1，R2の接続点より相加平均出
力を導出し、該相加平均出力のピーク値がホール
ドされて次段の平滑回路６に入力され、脈流成分
のない安定なスレツシユホールド出力を導出し後
段の前記符号読取回路７にて再生PCM符号の読
取を行なつている。
る。第１図は本考案に係るPCM符号の構成を示
す図であり、同図ａは、１水平同期周期を168bit
に分割し、水平同期信号に13bit、バツクポーチ
に13bit、データパルスに4bit、左右３対の音声
レベルに計84bit（＝14×６）、訂正符号P14bit、
誤検出符号Q14bit、CRC信号（16bit）、空白部に
１ビツト、ホワイトレフアレンス信号に4bit、フ
ロントポーチに５ビツトをそれぞれ割当てた状態
を示し、同図ｂは本考案で問題とするバツクポー
チとデータパルスの拡大波形図を示す。また第２
図は本考案の一実施回路図であり、１は再生
PCM符号を増幅するアンプ、２は該アンプ出力
をクランプするクランプ回路、３は該クランプ出
力を入力としてバツクポーチのレベルが安定な領
域（第１図∝）に同期して入力されるペデスタル
レベル検出パルスＡ及びデータパルス挿入域（第
２図β）に同期して入力されるデータレベル検出
パルスによつてそれぞれ導通状態となるアナログ
スイツチ（スイツチング回路）、４は該スイツチ
３の一より導出されるデータパルスのピーク値を
ホールドするピークレベルホールド回路、５はペ
デスタルレベルとデータパルスのピークレベルの
相加平均値をホールドするレベル合成回路、６は
該合成出力の脈流成分を解消して安定したスレツ
シユホールド出力を導出する平滑回路、７はクラ
ンプ出力とスレツシユホールド出力を比較して
PCM符号を読取る符号読取回路、８は水平同期
分離回路をそれぞれ顕わす。よつて本実施例によ
ればPCM符号の読取に際し、クランプ出力を入
力する前記アナログスイツチ３より、データパル
スと安定なバツクポーチレベルを別々の線路より
導出し、データパルスは前記ピークホールド回路
４にてピークレベルをホールドされ、バツクポー
チレベルはサンプリングコンデンサ（Cs）にホ
ールドされ、両ホールド出力は前記レベル合成回
路５の分割抵抗R1，R2の接続点より相加平均出
力を導出し、該相加平均出力のピーク値がホール
ドされて次段の平滑回路６に入力され、脈流成分
のない安定なスレツシユホールド出力を導出し後
段の前記符号読取回路７にて再生PCM符号の読
取を行なつている。
上述せる如く本考案によればスレツシユホール
ドレベルがノイズ成分によつて大きく変動するこ
ともなく安定した読取が可能となり、その効果は
大である。
ドレベルがノイズ成分によつて大きく変動するこ
ともなく安定した読取が可能となり、その効果は
大である。
第１図は本考案に係るPCM波形の説明図、第
２図は本考案の一実施回路ブロツク図をそれぞれ
顕わす。 主な図番の説明、３……アナログスイツチ（ス
イツチング回路）、４……レベル合成回路、６…
…平滑回路、７……符号読取回路。
２図は本考案の一実施回路ブロツク図をそれぞれ
顕わす。 主な図番の説明、３……アナログスイツチ（ス
イツチング回路）、４……レベル合成回路、６…
…平滑回路、７……符号読取回路。
Claims (1)
- 映像信号の水平走査期間のペデスタルレベルに
対し２値化データを重畳して成る映像化PCM符
号をビデオテープレコーダに記録し、再生により
得られる再生PCM符号を読取るべく、該再生
PCM符号に先行するデータパルスと安定なバツ
クポーチレベルを水平同期周期で導出するスイツ
チング回路と、前記データパルスのピークレベル
を保持するピークレベルホールド回路と、前記バ
ツクポーチレベルと前記ピークレベルとの相加平
均値を導出するレベル合成回路と、該合成出力を
平滑する平滑回路と、該平滑出力をスレツシユホ
ールドレベル電圧として入力する符号読取回路と
を、それぞれ配して成るスレツシユホールドレベ
ル設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978183518U JPS6343624Y2 (ja) | 1978-12-19 | 1978-12-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978183518U JPS6343624Y2 (ja) | 1978-12-19 | 1978-12-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5593824U JPS5593824U (ja) | 1980-06-28 |
| JPS6343624Y2 true JPS6343624Y2 (ja) | 1988-11-14 |
Family
ID=29195201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1978183518U Expired JPS6343624Y2 (ja) | 1978-12-19 | 1978-12-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6343624Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0619904B2 (ja) * | 1983-05-20 | 1994-03-16 | 日本ビクター株式会社 | デジタル信号の波形処理方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4898760A (ja) * | 1972-03-29 | 1973-12-14 | ||
| JPS5563147A (en) * | 1978-11-06 | 1980-05-13 | Victor Co Of Japan Ltd | Control circuit for signal detection reference level |
-
1978
- 1978-12-19 JP JP1978183518U patent/JPS6343624Y2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4898760A (ja) * | 1972-03-29 | 1973-12-14 | ||
| JPS5563147A (en) * | 1978-11-06 | 1980-05-13 | Victor Co Of Japan Ltd | Control circuit for signal detection reference level |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5593824U (ja) | 1980-06-28 |
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