JPS6333724B2 - - Google Patents
Info
- Publication number
- JPS6333724B2 JPS6333724B2 JP55037446A JP3744680A JPS6333724B2 JP S6333724 B2 JPS6333724 B2 JP S6333724B2 JP 55037446 A JP55037446 A JP 55037446A JP 3744680 A JP3744680 A JP 3744680A JP S6333724 B2 JPS6333724 B2 JP S6333724B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- circuit
- bias
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003321 amplification Effects 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は、一電源増幅回路等へのバイアス電
圧を形成するバイアス回路に関する。
圧を形成するバイアス回路に関する。
一電源増幅回路等へのバイアス電圧を形成する
場合、第１図に示すように、分圧抵抗R1，R2と、
電源リツプル除去コンデンサC1とで構成された
バイアス回路を用いることが提案される。
場合、第１図に示すように、分圧抵抗R1，R2と、
電源リツプル除去コンデンサC1とで構成された
バイアス回路を用いることが提案される。
この場合、増幅回路１には、抵抗R2，R3を介
してバイアス電圧が与えられるものであるが、増
幅回路１の入力（同図に示すように帰還増幅回路
にあつては出力も含む）におけるバイアス電流、
微小な信号電流が上記分圧抵抗R1，R2に流れる
ものとなる。したがつて、分圧抵抗R1，R2の値
を大きくすると、上記微小な電流によりバイアス
電圧が変化する。
してバイアス電圧が与えられるものであるが、増
幅回路１の入力（同図に示すように帰還増幅回路
にあつては出力も含む）におけるバイアス電流、
微小な信号電流が上記分圧抵抗R1，R2に流れる
ものとなる。したがつて、分圧抵抗R1，R2の値
を大きくすると、上記微小な電流によりバイアス
電圧が変化する。
増幅回路１の電源利用率を良くするため、バイ
アス電圧VBは、中点電圧（VCC／２）に設定され
るが、上記分圧抵抗R1，R2への上記微小電流に
よりバイアス電圧VBが中点からずれてしまい、
増幅回路１の電源率利用を悪化させるものとな
る。
アス電圧VBは、中点電圧（VCC／２）に設定され
るが、上記分圧抵抗R1，R2への上記微小電流に
よりバイアス電圧VBが中点からずれてしまい、
増幅回路１の電源率利用を悪化させるものとな
る。
上記バイアス電圧VBの変化を小さくするため
に、分圧抵抗R1，R2の値を小さくすると、無効
電流が増加するとともに、電源リツプル除去率が
悪化するため、上記抵抗R1，R2の値をあまり小
さくすることができない。
に、分圧抵抗R1，R2の値を小さくすると、無効
電流が増加するとともに、電源リツプル除去率が
悪化するため、上記抵抗R1，R2の値をあまり小
さくすることができない。
この発明は、バイアス電圧の変化を防止しつつ
電源リツプル除去率の変化を防止したバイアス回
路を提供するためになされていた。
電源リツプル除去率の変化を防止したバイアス回
路を提供するためになされていた。
この発明は、分圧抵抗と、電源リツプル除去コ
ンデンサとで形成した分圧出力をボルテージフオ
ロワ回路を介して得るものとするものである。
ンデンサとで形成した分圧出力をボルテージフオ
ロワ回路を介して得るものとするものである。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第２図は、この発明の基本的一実施例を示す回
路図である。
路図である。
この回路は、分圧抵抗R1，R2と、この分圧出
力点に設けられた電源リツプル除去コンデンサ
C1と、上記分圧回路の出力が入力に印加された
ボルテージフオロワ回路２とにより構成され、こ
のボルテージフオロワ回路２を通して得られた分
圧抵抗出力VB′をバイアス電圧として用いるもの
である。
力点に設けられた電源リツプル除去コンデンサ
C1と、上記分圧回路の出力が入力に印加された
ボルテージフオロワ回路２とにより構成され、こ
のボルテージフオロワ回路２を通して得られた分
圧抵抗出力VB′をバイアス電圧として用いるもの
である。
すなわち、増幅回路１の入力（＋）と帰還入力
（−）は、それぞれ抵抗R3，R4を介して上記バイ
アス電圧VB′が印加され、バイアスされるもので
あり、上記入力（＋）には、カツプリングコンデ
ンサC2が設けられ、このコンデンサC2を通して
入力信号が供給されるものである。また、この増
幅回路１の出力と帰還入力（−）との間には、帰
還抵抗R5が設けられるものである。
（−）は、それぞれ抵抗R3，R4を介して上記バイ
アス電圧VB′が印加され、バイアスされるもので
あり、上記入力（＋）には、カツプリングコンデ
ンサC2が設けられ、このコンデンサC2を通して
入力信号が供給されるものである。また、この増
幅回路１の出力と帰還入力（−）との間には、帰
還抵抗R5が設けられるものである。
上記ボルテージフオロワ回路２の具体的一実施
例回路を第３図に示すものである。
例回路を第３図に示すものである。
この実施例回路は、上記分圧出力がベースに印
加されたnpnトランジスタQ1と、このトランジス
タQ1のコレクタに設けられた抵抗R6と、上記ト
ランジスタQ1のコレクタ出力がベースに印加さ
れたpnpトランジスタQ2と、このトランジスタQ2
のコレクタに設けられた負荷抵抗R7とで構成さ
れた増幅回路の出力であるトランジスタQ2のコ
レクタと、帰還入力であるトランジスタQ1のエ
ミツタとを接続してボルテージフオロワ回路とす
るものである。
加されたnpnトランジスタQ1と、このトランジス
タQ1のコレクタに設けられた抵抗R6と、上記ト
ランジスタQ1のコレクタ出力がベースに印加さ
れたpnpトランジスタQ2と、このトランジスタQ2
のコレクタに設けられた負荷抵抗R7とで構成さ
れた増幅回路の出力であるトランジスタQ2のコ
レクタと、帰還入力であるトランジスタQ1のエ
ミツタとを接続してボルテージフオロワ回路とす
るものである。
なお、この増幅回路にあつては、入力と、帰還
入力との間には、トランジスタQ1のベース、エ
ミツタ間電圧VBEによるオフセツト電圧を有する
ものであるので、分圧抵抗R1，R2で形成したバ
イアス電圧VBに対して、上記ボルテージフオロ
ワ回路２を通した出力バイアス電圧VB′は、上記
オフセツト電圧VBE分だけレベルシフトしたもの
が得られる。したがつて、上記電圧VB，VB′を等
しくする場合には、出力バイアス電圧VB′をダイ
オード（ダイオード接続したトランジスタを含
む、以下同じ）でレベルシフトして、上記トラン
ジスタQ1のエミツタに帰還するものとすればよ
い。
入力との間には、トランジスタQ1のベース、エ
ミツタ間電圧VBEによるオフセツト電圧を有する
ものであるので、分圧抵抗R1，R2で形成したバ
イアス電圧VBに対して、上記ボルテージフオロ
ワ回路２を通した出力バイアス電圧VB′は、上記
オフセツト電圧VBE分だけレベルシフトしたもの
が得られる。したがつて、上記電圧VB，VB′を等
しくする場合には、出力バイアス電圧VB′をダイ
オード（ダイオード接続したトランジスタを含
む、以下同じ）でレベルシフトして、上記トラン
ジスタQ1のエミツタに帰還するものとすればよ
い。
以上説明した実施例回路によれば、分圧抵抗
R1，R2で形成したバイアス電圧VBをボルテージ
フオロワ回路２を介して得るものであるので、バ
イアス回路としての出力インピーダンスを小さく
することができる。すなわち、上記ボルテージフ
オロワ回路２中のトランジスタQ1のコレクタよ
り出力を取出し、かつ前記コレクタの増幅出力を
トランジスタQ2によつて形成された負帰還ルー
プを介して前記トランジスタQ1のエミツタに負
帰還させているため、前記ボルテージフオロワ回
路２の開ループ利得Avは１より極めて大きい。
このことから上記ボルテージフオロワ回路２の出
力から分圧抵抗R1，R2側を見たインピーダンス
は極めて小さなものとなる。
R1，R2で形成したバイアス電圧VBをボルテージ
フオロワ回路２を介して得るものであるので、バ
イアス回路としての出力インピーダンスを小さく
することができる。すなわち、上記ボルテージフ
オロワ回路２中のトランジスタQ1のコレクタよ
り出力を取出し、かつ前記コレクタの増幅出力を
トランジスタQ2によつて形成された負帰還ルー
プを介して前記トランジスタQ1のエミツタに負
帰還させているため、前記ボルテージフオロワ回
路２の開ループ利得Avは１より極めて大きい。
このことから上記ボルテージフオロワ回路２の出
力から分圧抵抗R1，R2側を見たインピーダンス
は極めて小さなものとなる。
したがつて、抵抗R1，R2の値を大きくして無
動電流を小さくするとともに、電源リツプル除去
率を高めるものとしても、ボルテージフオロワ回
路２によるインピーダンス変換作用により、微小
なバイアス電流、信号電流があつてもバイアス電
圧VB′の変動が防止できる。これにより、バイア
ス電圧VB′を安定な中点電圧（VCC／２）とする
ことができるため、一電源増幅回路１の電源利用
率を安定に保持することができる。
動電流を小さくするとともに、電源リツプル除去
率を高めるものとしても、ボルテージフオロワ回
路２によるインピーダンス変換作用により、微小
なバイアス電流、信号電流があつてもバイアス電
圧VB′の変動が防止できる。これにより、バイア
ス電圧VB′を安定な中点電圧（VCC／２）とする
ことができるため、一電源増幅回路１の電源利用
率を安定に保持することができる。
なお、第３図に示すようなボルテージフオロワ
回路にあつては、その出力インピーダンスは、吸
い込み電流に対しては、低インピーダンスとなる
が、押し出し電流に対しては、負荷抵抗R7によ
り決定されるものであるので、押し出し電流に対
して弱い回路ということができる。
回路にあつては、その出力インピーダンスは、吸
い込み電流に対しては、低インピーダンスとなる
が、押し出し電流に対しては、負荷抵抗R7によ
り決定されるものであるので、押し出し電流に対
して弱い回路ということができる。
そこで、第４図に示すように、増幅トランジス
タとして、インバーテイツドダーリントン形態に
接続されたnpnトランジスタQ3，Q4と、上記pnp
トランジスタQ4のコレクタに設けられたレベル
シフトダイオードQ7，Q8及び定電流負荷I0と、
上記トランジスタQ4のコレクタ出力が入力に印
加され、上記レベルシフトダイオードQ7，Q8で
形成されたバイアス電圧が与えられ、npnトラン
ジスタQ5とpnpトランジスタQ6とで構成されたプ
ツシユプル出力回路とで構成された増幅回路を用
い、その出力であるプツシユプルトランジスタ
Q5，Q6のエミツタと帰還入力であるトランジス
タQ3のエミツタとを接続してボルテージフオロ
ワ回路２とするものである。
タとして、インバーテイツドダーリントン形態に
接続されたnpnトランジスタQ3，Q4と、上記pnp
トランジスタQ4のコレクタに設けられたレベル
シフトダイオードQ7，Q8及び定電流負荷I0と、
上記トランジスタQ4のコレクタ出力が入力に印
加され、上記レベルシフトダイオードQ7，Q8で
形成されたバイアス電圧が与えられ、npnトラン
ジスタQ5とpnpトランジスタQ6とで構成されたプ
ツシユプル出力回路とで構成された増幅回路を用
い、その出力であるプツシユプルトランジスタ
Q5，Q6のエミツタと帰還入力であるトランジス
タQ3のエミツタとを接続してボルテージフオロ
ワ回路２とするものである。
この実施例回路においては、ボルテージフオロ
ワ回路２の出力回路がプツシユプル出力回路で構
成されるものであるため、バイアス電圧が与えら
れる増幅回路１の前記微小電流における押し出し
電流、吸い込み電流に対しても低インピーダンス
とすることができるものとなる。すなわち、ボル
テージフオロワ回路２中のトランジスタQ3のコ
レクタより出力を取出し、かつ前記コレクタの増
幅出力をトランジスタQ4，Q5およびトランジス
タQ4，Q6によつて形成された負帰還ループを介
して前記トランジスタQ3のエミツタに負帰還さ
せるため、前記ボルテージフオロワ回路２の開ル
ープ利得Avは１より大きい。
ワ回路２の出力回路がプツシユプル出力回路で構
成されるものであるため、バイアス電圧が与えら
れる増幅回路１の前記微小電流における押し出し
電流、吸い込み電流に対しても低インピーダンス
とすることができるものとなる。すなわち、ボル
テージフオロワ回路２中のトランジスタQ3のコ
レクタより出力を取出し、かつ前記コレクタの増
幅出力をトランジスタQ4，Q5およびトランジス
タQ4，Q6によつて形成された負帰還ループを介
して前記トランジスタQ3のエミツタに負帰還さ
せるため、前記ボルテージフオロワ回路２の開ル
ープ利得Avは１より大きい。
このことから、プツシユプル回路の出力から分
圧抵抗R1，R2側を見た場合のトランジスタQ5，
Q6の各エミツタ抵抗reは実質的に前記開ループ
利得Av分の１に夫々低減されて見える。また、
前記トランジスタQ3のエミツタから分圧抵抗R1，
R2を見た場合のインピーダンスも前記開ループ
利得Avが１より大きいことから、極めて小さく
押えられる。したがつてボルテージフオロワ回路
の出力回路は、上記プツシユプル形式とすること
が望ましい。
圧抵抗R1，R2側を見た場合のトランジスタQ5，
Q6の各エミツタ抵抗reは実質的に前記開ループ
利得Av分の１に夫々低減されて見える。また、
前記トランジスタQ3のエミツタから分圧抵抗R1，
R2を見た場合のインピーダンスも前記開ループ
利得Avが１より大きいことから、極めて小さく
押えられる。したがつてボルテージフオロワ回路
の出力回路は、上記プツシユプル形式とすること
が望ましい。
なお、この実施例回路においては、入力と帰還
入力との間にはトランジスタQ3による前記同様
なオフセツト電圧を有するものである。したがつ
て、バイアス電圧VB′を中点電圧とするためには、
増幅トランジスタQ3のベース電圧は、VCC／２＋VBE とするか、又は同図に示すように、分圧抵抗R1，
R2にレベルシフトダイオードQ9を設けて、分圧
電圧VBを上記同様にVCC／２＋VBEとするものとすれ ばよい。
入力との間にはトランジスタQ3による前記同様
なオフセツト電圧を有するものである。したがつ
て、バイアス電圧VB′を中点電圧とするためには、
増幅トランジスタQ3のベース電圧は、VCC／２＋VBE とするか、又は同図に示すように、分圧抵抗R1，
R2にレベルシフトダイオードQ9を設けて、分圧
電圧VBを上記同様にVCC／２＋VBEとするものとすれ ばよい。
あるいは、トランジスタQ3のエミツタに抵抗
を設けて、このトランジスタQ3とトランジスタ
Q5，Q6のエミツタとの間にレベルシフトダイオ
ードを設けるものとすればよい。
を設けて、このトランジスタQ3とトランジスタ
Q5，Q6のエミツタとの間にレベルシフトダイオ
ードを設けるものとすればよい。
この発明は、前記実施例に限定されるものでは
なく、ボルテージフオロワ回路２の具体的回路は
何んであつてもよい。さらに、バイアス電圧は中
点電圧（VCC/2）とする必要はなく、必要に応じ
て種々設定するものである。また、バイアス電圧
が与えられる増幅回路１は上記実施例以外の他の
回路であつてもよい。
なく、ボルテージフオロワ回路２の具体的回路は
何んであつてもよい。さらに、バイアス電圧は中
点電圧（VCC/2）とする必要はなく、必要に応じ
て種々設定するものである。また、バイアス電圧
が与えられる増幅回路１は上記実施例以外の他の
回路であつてもよい。
第１図は、バイアス回路図、第２図は、この発
明の基本的一実施例を示す回路図、第３図、第４
図は、それぞれこの発明の具体的一実施例を示す
回路図である。 １……増幅回路、２……ボルテージフオロワ回
路。
明の基本的一実施例を示す回路図、第３図、第４
図は、それぞれこの発明の具体的一実施例を示す
回路図である。 １……増幅回路、２……ボルテージフオロワ回
路。
Claims (1)
- 【特許請求の範囲】 １ 分圧抵抗手段と、電源リツプル除去コンデン
サと、トランジスタを含む開放電圧増幅率が１よ
り大きい電圧増幅回路とを具備し、前記トランジ
スタのベースを非反転入力として前記分圧抵抗手
段に結合し、前記トランジスタのコレクタ増幅出
力を負帰還ループを介して反転入力として前記ト
ランジスタのエミツタに供給し、前記負帰還ルー
プ内に発生する電圧を直接バイアス電圧として取
出すことを特徴とするバイアス回路。 ２ 分圧抵抗手段と、電源リツプル除去コンデン
サと、トランジスタを含む開放電圧増幅率が１よ
り大きい電圧増幅回路とを具備し、前記トランジ
スタのベースを非反転入力として前記分圧抵抗手
段に結合し、前記トランジスタのコレクタ増幅出
力を負帰還ループを介して反転入力として前記ト
ランジスタのエミツタに供給し、前記負帰還ルー
プ内に前記トランジスタとは別個の第２トランジ
スタのベース、エミツタ接合を介在させ、前記第
２トランジスタのエミツタに発生する電圧を直接
バイアス電圧として取出すことを特徴とするバイ
アス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3744680A JPS56136005A (en) | 1980-03-26 | 1980-03-26 | Biasing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3744680A JPS56136005A (en) | 1980-03-26 | 1980-03-26 | Biasing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56136005A JPS56136005A (en) | 1981-10-23 |
| JPS6333724B2 true JPS6333724B2 (ja) | 1988-07-06 |
Family
ID=12497717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3744680A Granted JPS56136005A (en) | 1980-03-26 | 1980-03-26 | Biasing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56136005A (ja) |
-
1980
- 1980-03-26 JP JP3744680A patent/JPS56136005A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56136005A (en) | 1981-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6119170B2 (ja) | ||
| JPS6148168B2 (ja) | ||
| US4692711A (en) | Current mirror circuit | |
| JPS6333724B2 (ja) | ||
| US4553107A (en) | Current mirror circuit having stabilized output current | |
| JPH0362042B2 (ja) | ||
| JPS5915124Y2 (ja) | 電力増幅回路 | |
| JPS6141293Y2 (ja) | ||
| JP2661358B2 (ja) | レベルシフト回路 | |
| JPS6333723B2 (ja) | ||
| JPH0528809Y2 (ja) | ||
| JP2520219Y2 (ja) | 電力増幅器 | |
| JP2902277B2 (ja) | エミッタホロワ出力電流制限回路 | |
| JPS6259926B2 (ja) | ||
| JPH0441610Y2 (ja) | ||
| JPH0258911A (ja) | 電力増幅回路 | |
| JP2776019B2 (ja) | 定電圧回路 | |
| JPS6325769Y2 (ja) | ||
| JPH0332096Y2 (ja) | ||
| JPS5827539Y2 (ja) | 音声増幅器 | |
| JPS6340901Y2 (ja) | ||
| JPH035091B2 (ja) | ||
| JPS6256685B2 (ja) | ||
| JPS6123691B2 (ja) | ||
| JPH0410763B2 (ja) |