JPS63293602A - プログラマブル・コントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＮＣ装置と機械とのインターフェイス機能を
有するプログラマブル・コントローラに関する。

（従来の技術） 通常のりレーラダーダイアグラム方式のプログラマブル
・コントローラでは、１つの条件設定により複数の異な
る定格を持った出力機器の動作を制御する出力が必要に
なる場合がある。

第６図は、このような複数負荷制御の一例を示すラダー
図である。図の処理は次のようにしておこなわれる。

（１）ステップａ：ＬＯＡＤ　　Ａ 接点Ａの状態を内部レジスタにセットする。

（２）ステップｂ：ＡＮＤ　　ＮＯＴ　　Ｂ内部レジス
タの値と接点Ｂの値の否定とのＡＮＤをとる。

（３）ステップｃ：ＯＲＣ 内部レジスタの値とＣの値のＯＲをとる。

（４）ステップｄ：５ＴＯＲＥ　　Ｄ 内部レジスタの値をＤに書込む。

（５）ステップｅ：５ＴＯＲＥ　　Ｅ 内部レジスタの値を已に書込む。

上記のように、出力りとＥは同一条件で動作する出力で
あるにもかかわらず、ステップｄ１ステップｅの順序で
出力に値が書込まれるため、時間的にはＰＣの処理速度
に依存して動作時間に差が生じていた。

特に、ステップ数の多い大規模なシーケンスプロプラム
を実行するときには、論理的にはプログラマブル・コン
トローラからの出力が同一の条件で同時に形成されてい
るのに、出力機器の動作タイミングに数ｌｌｌ５オーダ
のばらつきが生じる。これは、ラダーダイアグラムの処
理手順が逐次的に行なわれているからである。

そこでプログラマブル・コントローラを構成する演算部
に並列処理型のプロセッサを使用し、複数の入出力デー
タを同時に処理して、同一のラダー出力を同じバイト或
いはワードのアドレスに割付けることにより、プロセッ
サのサイクルタイムに依存する遅れ時間を除去すること
が考えられている。

（発明が解決しようとする問題点） ところが、このような処理方法を採用するとぎ、従来の
プログラマブル・コントローラでは、出力データはそれ
を記憶しているそれぞれの内部レジスタから、共通した
アドレス信号により出力部の対応するバイト、またはワ
ードに書き込むようにしているため、プロセッサの内部
レジスタに出力部の状態を記憶するイメージ領域を必要
としていた。そのため、イメージメモリのデータを書換
える毎に出力メモリに転送される制御信号は、リレーラ
ダーダイヤグラム上では同一条件で同時に作用するべき
であるにもかかわらず、ｍ５ｅｃ単位でのづれをもフて
読み出されることになり、出力機器での動作時間に差が
生じてしまうという問題点があった。

本発明は、上記の点に鑑みてなされたもので、ラダー処
理される制御信号のづれをなくして出力機器の同時動作
を保障できるプログラマブル・コントローラを提供しよ
うとするものである。

（問題点を解決するための手段） 本発明によれば、リレーラダーダイヤグラム方式のプロ
グラマブル・コントローラにおいて、複数ビットデータ
を同時処理して出力機器への複数の制御信号を形成する
演算制御手段と、同一条件で動作する制御信号を同一番
地内に記憶するメモリ手段と、このメモリ手段と対応す
る番地を有し前記制御信号のイメージデータを記憶する
イメージメモリ手段と、同一番地のイメージデータが同
−周期内で書換えられた後にそれを同時に前記メモリ手
段への出力イメージとする書き込み制御手段とを有する
ことを特徴とするプログラマブル・コントローラを提供
できる。

（作用） 本発明のプログラマブル・コントローラでは、ラダーダ
イヤグラム中の特定出力シンボルに対しては、プロセッ
サの内部レジスタの値を出力イメージメモリのみに記憶
させるように制御し、同一番地内の出力イメージデータ
が全て書換られた後に、実際の出力として制御信号をメ
モリに書き込み制御して転送するようにしている。

（実施例） 以下、本発明の一実施例を図面に従って詳細に説明する
９ 第１図は、プログラマブルコントローラ（ＰＣ）のブロ
ック図で、ＰＣは、シーケンス・コントローラ本体１０
１と、シーケンス・プログラムを作成するときのみ使用
され、入力されたシーケンス・プログラムを機械語に翻
訳したり、シーケンス・プログラムの修正等を行なうプ
ログラマ１０２を有している。

１０２ａは、シーケンス・プログラムを作成するとき使
用するキーボード、１０２ｂは、シーケンス・プログラ
ムを記憶するランダム・アクセス・メモリ（ＲＡＭ）で
ある。１０２Ｃは、シーケンス・プログラムのオペラン
ドで指示された各機能情報とデータメモリ１０１ａの記
憶位置との対応関係を記憶するテーブルである。１０２
ｄは、プログラマ１０２全体を制御する制御プログラム
及びキーボード１０２ａから入力されたシーケンス・プ
ログラムを機械語に翻訳する言語翻訳プログラム等を記
憶するリード・オンリ・メモリ（ＲＯＭ）である。１０
２ｅは、ＲＯＭ１０２ｄに記憶されたプログラムに応じ
てシーケンス・プログラムの翻訳、修正等を実行する処
理装置（ＣＰＵ）、１０２ｆは、シーケンス・コントロ
ーラ本体１０１との間でデータの授受を行なうバッファ
等を有する送受信部、１０２ｇはバス線である。

１０１ａはデータメモリで、１０１ｂは、プログラマ２
との間でデータの授受を司るバッファ等を有する送受信
部、１０１ｃは、プログラマ１０２で機械語に翻訳され
たシーケンス・プログラムを記干意するＲＡＭ、１０１
ｄはシーケンス・コン）−ローラ１０１を制御する制御
プログラムを記憶するＲＯＭ、１０１ｅは、演算処置を
行なうためのＲＡＭ、１０１ｆは制御プログラム及びシ
ーケンス・プログラムに応じて所定のシーケンス処理を
行なう処理装置、１０１ｇ、１０１ｈは、外部機器と接
続するための入力回路と出力回路である。

第２図は、上記ＰＣ本体１０１におけるラダー処理方式
の一例を示すブロック図で、ＲＡＭ構成のメモリエリア
１には、人力レシーバ１ｏからの入力信号により逐次更
新された入力イメージが記憶されるとともに、仮想的な
コントロールリレーのビット状態として記憶されるラダ
ーの内部状態も演算結果に従って更新記憶されている。

このメモリエリア１は、少なくとも直前のイメージを保
存して、それが更新される毎にビットアドレス検出器２
に出力され、入力状態の変化をビット単位で検出するよ
うにしている。３は、ＲＯＭ構成のプログラムメモリで
、このプログラムメモリ３には、ラダー処理プログラム
とともに、それに対応して組立てられたアドレス参照テ
ーブルが含まれている。このアドレス参照テーブルは、
検出されたビットアドレスとラダー処理プログラムをそ
の出力リレ一単位で分割したときの先頭アドレスとを対
応させるためのもので、ラダーに対応したプログラム処
理を実行するアドレスカウンタの実行先頭アドレスを参
照するために使用される。ＰＣからの出力信号は、シー
ケンスの解読結果として出力ドライバ３０を介して工作
機械等の負荷に与えられる。

次に、本発明の動作について説明する。本発明はＰＣの
メモリに、シーケンスの出力が割付けられているバイト
またはワードのアドレス、例えばＹ、に、このＹｌのイ
メージＹ１゛を設けて処理することを前提としており、
最初に本発明の前提技術を第３図により説明する。第３
図が、第６図のラダー図に対応するメモリ構成の説明図
である。

シーケンスの出力り、Ｅが、所定のバイトまたはワード
として同図（ｂ）のように割付けられており、このアド
レスをＹ、とする。逐次更新されるシーケンスの出力が
書込まれるメモリエリアに対応して、制御信号のイメー
ジが記憶されるメモリのエリアが同図（ａ）のように設
定されており、このアドレスをＹｌ“とする。

ここで、前記した第６図のステップｄの処理においては
、一旦内部レジスタの値をイメージＹｌ’のＤに対応す
るビットに書込み（■）、その後、Ｙｌ’の値をＹ、に
書込み（■）、出力を更新し、同一アドレスＹ、内に複
数の出力が含まれていても、Ｄ以外の出力の値に影響を
与える事なくＤの値のみを書替えることが可能となって
いる。

同様に、第６図の例でステップｅの処理においても、内
部レジスタの値を一旦イメージＹ１゛の已に対応するビ
ットに書込み（■）、次いで、Ｙ、゛の値をＹｌに書込
んで（■）、出力を更新しており、このため前述のよう
に実際にプログラムが駆動されたときに、出力ＤとＥに
は動作時間の差が生じていた。

そこで、本発明においては、複数出力の同時動作が必要
な場合には、ラダーダイヤグラムに特定の出力シンボル
を設けておくことを特徴としている。

第４図は、本発明によるラダー図の一例を示すものであ
り、第６図と同様のシーケンスにおいて出力りは口のシ
ンボルで表示して、出力のイメージのみを書替え、実際
のプログラム出力は出力Ｅの○のシンボルが読込まれた
ときに形成されるようにしている。このような本発明の
処理について、第５図により更に説明する。

シーケンスの出力りが読込まれ、内部レジスタの値は同
図（ａ）のイメージＹ、゛のＤに対応するビットに書込
む（■）。このときには、アドレスＹｌの出力は書替え
られず、次のステップで出力のイメージＹｌ’の已に対
応するビットに内部レジスタの値が書込まれ（■）、続
いて、イメージＹｌ゛の内容が出力Ｙ１に同時に書込ま
れ（■）、出力りとＥの状態を同時に変化させる。

以上、本発明の一実施例について説明したが、本発明の
精神から逸れないかぎりで、種々の異なる実施例は容易
に構成できるから、本発明は前記特許請求の範囲におい
て記載した限定以外、特定の実施例に制約されるもので
はない。

（発明の効果） 以上説明したように、本発明によれば、ラダーダイヤグ
ラム中の特定出力シンボルに対しては、プロセッサの内
部レジスタの値を出力イメージメモリのみに記憶させ、
同一番地内のイメージデータが全て書替えられてからメ
モリの出力を更新しているので、ラダー処理される制御
信号のずれをなくして出力機器の同時動作を保障するこ
とができる。

【図面の簡単な説明】

第１図、第２図はブロック図、第３図（ａ）。 （ｂ）、第５図（ａ）、（ｂ）は説明図、第４図、第６
図はラダー図である。 １０１・・・シーケンス・コントローラ本体、１０２・
・・プログラマ。 特許出願人　　ファナック株式会社 代　　理　　人　　　弁理士　　辻　　　　　實第３図 第５図 Ｙ／Ｌ−−Ｌゼ」（ｂ〕

Claims (2)

【特許請求の範囲】
1. （１）リレーラダーダイヤグラム方式のプログラマブル
   ・コントローラにおいて、複数ビットデータを同時処理
   して出力機器への複数の制御信号を形成する演算制御手
   段と、同一条件で動作する制御信号を同一番地内に記憶
   するメモリ手段と、このメモリ手段と対応する番地を有
   し前記制御信号のイメージデータを記憶するイメージメ
   モリ手段と、同一番地のイメージデータが同一周期内で
   書換えられた後にそれを同時に前記メモリ手段への出力
   イメージとする書き込み制御手段とを有することを特徴
   とするプログラマブル・コントローラ。
2. （２）前記書き込み制御手段を、前記メモリ手段に記憶
   されるシーケンスプログラムにより選択的に機能させる
   ようにしたことを特徴とする特許請求の範囲第（１）項
   に記載のプログラマブル・コントローラ。