JPS63251997A

JPS63251997A - Ｉｃメモリ・セル回路

Info

Publication number: JPS63251997A
Application number: JP62085487A
Authority: JP
Inventors: Noriyuki Tokuhiro; 宣幸徳廣
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-04-07
Filing date: 1987-04-07
Publication date: 1988-10-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕２個のインバータ回路がたすき掛けに接続され。

フリップ・フロップ回路を構成するスタティックＲＡＭ
のＩＣメモリ・セル回路において、上記インバータ回路
の１つに、電源投入時その電源電流を制限する電流制限
素子を設け、電源投入直後のＩＣメモリ・セル回路の記
憶論理を所望に指定できるようにしたものである。

〔産業上の利用分野〕

本発明は、ＩＣメモリ・セル回路、特に電源投入直後の
記憶論理の内容を任意に指定できるようにしたスタティ
ックＲＡＭのＩＣメモリ・セル回路に関するものである
。

〔従来の技術〕

マイクロコンピュータ等メモリを使用した装置では、シ
ステムの電源投入後、装置内に搭載されているＲＡＭの
内容が不明の為、一度必要なデータを外部の記憶装置１
例えば磁気テープ、フロッピィ等から読み出し、装置内
のメモリに書き込んでから使用していることが多い、特
に初期化プロダラムを最初に読み、そのプログラムを実
行した後、メモリをＲＡＭとして使用することが多い。

第４図は従来のスタティックＲＡＭのメモリ・セル回路
構成を示している。図中、符号１ないし４はＭＯＳ）ラ
ンジスタ、５．６は抵抗を表わしている。

該メモリ・セル回路に信号の書き込み動作を行う場合、
アドレス端子に該メモリ・セル回路を指定する信号が入
力され、これによってＭＯＳ）ランジスタ１，４が共に
オンとなる。データ入出力端子Ｄ＋　、　ｒｆ＋に入力
信号が加えられることにより３例えばデータ入出力端子
Ｄ＋に“１”、データ入出力端子ｒｆ、に“０“が加え
られることにより。

ＭＯＳ）ランジスタ２はオフ、ＭＯＳ）ランジスタ３は
オンとなって安定し、入力信号のデータが記憶保持され
る。

該メモリ・セル回路に書き込まれた信号の続出しを行う
場合、アドレス端子に該メモリ・セル回路を指定する信
号が入力され、これによってＭＯＳトランジスタ１．４
が共にオンとなり、ＭＯＳトランジスタ２．３に記憶保
持されている信号“１″、＠０＃がデータ入出力端子Ｄ
ｏ　、　ｆ５”ｏに出力される。

このメモリ・セル回路を用いたＲＡＭの構成図が第５図
に示されている。同図において、７はデコーダ、８はメ
モリ・セル回路、９は人カバソファ、１０は出力バンフ
ァを表わしている。

書込み動作のとき、デコーダ７から出力される信号によ
って書き込まれるべきメモリ・セル回路８が指定され、
入力バッファ９に人力信号が入力される。該入力バンフ
ァ９に入力されているライト・エナプル（ＷＥ）信号が
入力すると、該入力バッファ９から指定されたメモリ・
セル回路８のデータ入出力端子ＤＩ、ｒｆｌへそれぞれ
入力信号が送られ、第４図で説明の如く該入力信号が指
定されたメモリ・セル回路８に記憶される。

続出し動作のとき、デコーダ７から出力される信号によ
って読み出されるべきメモリ・セル回路８が指定され、
該メモリ・セル回路８からデータ入出力端子り、　、　
ｆｆ。へ読み出された出力信号が出力バッファ１０に入
力し、該化カバソファ１０から該メモリ・セル回路８の
記憶内容の信号が出力される。

〔発明が解決しようとする問題点〕

第４図に示された様なメモリ・セル回路では。

電源が投入された直後には、ＭＯＳ）ランジスタ２．３
のどちら側がオンとなるのか常に一定ではな（、従って
メモリ・セル回路８がランダム状態で“０”又は“１＃
で安定し、必ず書き直してから使用しなければならなか
った。

そのため、ｉｓ投入直後には必ず指定されたデータが記
憶されている状態となるメモリ・セル回路が望まれる場
合がある。電源投入直後には任意の情報をＲＡＭに蓄え
ておくために、電源投入時に“１°になるメモリ・セル
回路と′０″になるメモリ・セル回路を、取り出したい
情報に応じて任意に配し、電源投入直後より有効なデー
タとして利用でき、かつその内容が不要になり次第書き
換えることの可能なＲＡＭを実現することのできるメモ
リ・セル回路が望まれている。

〔問題点を解決するための手段〕

第１図は本発明に係るＩＣメモリ・セル回路の基本構成
図を示しており、符号１１．１２はインバータ回路、１
３ないし１６はＭＯ３Ｉ−ランジスタ、１７．１７’は
電流制限素子を表わしている。

インバータ回路１１．１２はたすき掛けに接続されてフ
リップ・フロップ回路を構成しており。

インバータ回路の一方、第１図ではインバータ回路ｌｌ
側に電流制限素子１７が接続されている。

該電流制限素子１７が接続されているときには点線で表
示されている電流制限素子１７’は接続されておらず、
該電流制限素子１７’が接続されているときには、電流
制限素子１７は接続されていない構成となっている。

電流制限素子１７が接続されている構成では。

７Ｍ源投入直欲該メモリ・セル回路内の点Ｂでは常に“
０”となり、電流制限素子１７′が接続されている構成
では点Ｂは常に“１”となる。

〔作用〕

第１図図示の実線で示された位置に電流制限素子１７が
接続されたメモリ・セル回路において。

電源が投入された瞬間ｌＭＯＳトランジスタ１３ないし
１６は総べてオンとなる。しかしながら電流制限素子１
７のためＭＯＳ）ランジスタ１３はオフ、ＭＯＳ）ラン
ジスタ１４はオンとなり、インバータ回路１２の点Ｂは
“０″となる。これによりインバータ回路１２内のＭＯ
３Ｉ−ランジスタ１５はオン、ＭＯＳトランジスタ１６
はオフとなり１点Ｃはｌ′″となる。従ってインバータ
回路１１内の点Ａは１”となるので、ＭＯＳトランジス
タ１３はオフ、ＭＯ３Ｉ−ランジスタ１４はオンとなり
安定化する。

また、第１図図示の点線で示された位置に電流制限素子
１７′が接続されたメモリ・セル回路において、電源が
投入された瞬間ＭＯ３Ｉ−ランジスタ１３ないし１６は
総べてオンとなるが、電流制限素子１７′のためＭＯＳ
　）ランジスタ１４はオフ。

ＭＯＳトランジスタ１３はオンとなり、インバータ回路
１２の点Ｂは“ドとなる。これによりインバータ回路１
２内のＭＯＳ）ランジスタ１５はオフ、ＭＯＳ）ランジ
スタ１６はオンとなって２点Ｃは“Ｏ”となる、従って
インバータ回路ｌｌ内のＭＯＳトランジスタ１３はオン
、ＭＯＳ）ランジスタ１４はオフとなって安定化する。

（実施例〕以下図面を参照しつつ本発明の一実施例を説明する。

第２図（Ａ）、　　（Ｂ）は本発明に係るメモリ・セル
回路の一実施例回路構成、第３図は本発明に係るメモリ
・セル回路を用いてＲＡＭを構成した一実施例回路構成
を示している。

第２図（Ａ）、　　（Ｂ）において、符号１３ないし１
６は第１図のものに対応しており、１８ないし２１はＭ
ＯＳ）ランジスタ、２２．２２’ないし２４は抵抗を表
わしている。

ＭＯＳトランジスタ１３ないし１６及び抵抗２２．２２
’ないし２４でフリツブ・フロン１回路を形成し、動作
を安定するためにＭＯＳ）ランジスタ１８．１９のイン
バータ回路が接続されている。ＭＯ３Ｉ−ランジスタ２
０，２１はメモリ・セル回路と入出力線とを接続・分離
を行う選択トランジスタである。

第２図（Ａ）において、電源投入時には、第１図で説明
した如く、電流制限素子として動作する抵抗２２により
、電源投入直後には、抵抗２３゜２４の存在に関係な（
常に点Ｃは“ｌ”となり、従ってＭＯＳ）ランジスタ１
８はオフ、ＭＯＳトランジスタ１９がオンとなって２点
りは“０”となる。

アドレス信号によってＭＯＳ）ランジスタ２１をオンと
することにより１点Ｂの記憶内容″０”を読み出すこと
ができる。

第２図（Ｂ）において、電源投入時には、第１図で説明
した如く、電流制限素子として動作する抵抗２２′によ
り、電源投入直後には９点Ｂは“１″となり、また抵抗
２３．２４の存在に関係な（常に点Ｃは“０″　となる
。従ってＭＯＳトランジスタ１８はオン、ＭＯＳ）ラン
ジスタ１９がオフとなって点りは“１″となる。アドレ
ス信号によってＭＯＳ）ランジスタ２１をオンとするこ
とにより。

点Ｂの記憶内容“１“を読み出すことができる。

以上の説明から明らかな様に電源投入直後の記憶内容を
“０″　（点Ｂの保持信号を読み出すものとして）にし
たいときには、第２図（Ａ）図示の回路構成の如く抵抗
２２を形成させればよく、また電源投入直後の記憶内容
を“１″　（点Ｂの保持信号を読み出すものとして）に
したいときには、第２図ＣＢ）図示の回路構成の如く抵
抗２２′を形成させればよい。

次に電源投入後の一般的な動作を説明する。

第２図（Ａ）において、このＩＣメモリ・セル回路が現
在１例えば“１”を記憶しているものとする（点Ｂに記
憶保持されている信号を言う）。こノトキ点Ａハ”Ｏ”
、点Ｂハ”ｌ”、点ＣＬ；！”Ｏ”　、　点りは６１″
で、、ＭＯＳトランジスタ１３，１６゜１８はオン、Ｍ
ＯＳ）ランジスタ１４，１５゜１９はオフの状態で安定
している。

この状態、すなわち“１”から“θ″へ点Ｂの記憶内容
を書き替える為に、アドレス信号を与えＭＯＳトランジ
スタ２０をオンにし、データ入力端子Ｄ＋から信号“ｌ
”を与える。これにより点Ａは１″となり、ＭＯＳ）ラ
ンジスタ１３はオフ、ＭＯＳトランジスタ１４はオンと
なって点Ｂは１０″となる。これにより、ＭＯＳ）ラン
ジスタ１５がオン。

ＭＯＳ）ランジスタ１６がオフとなって点Ｃは“ドとな
る。この状態でＭＯＳトランジスタ１３ないし１６は安
定する。点Ｃが１１２となるためＭＯＳ）ランジスタ１
８はオフ、ＭＯＳ）ランジスタ１９はオンとなって点り
は“０”に反転し、その状態が保持される。

また、“０”から“１”へ点Ｂの記憶内容を書き替える
動作は、この説明と逆になる。

第２図（Ｂ）のメモリ・セル回路構成についても第２図
（Ａ）と同様であるので、その動作は同様であり、その
説明を省略する。

第３図は第２図（Ａ＞、　　（Ｂ）に示された本発明に
係るメモリ・セル回路を用いたＲＡＭの構成図であり、
２５はメモリ・セル回路、２６は入力バッファ、２７は
出カバソファを表わしている。

符号７は第５図のものに対応している。

メモリ・セル回路２５は第２図（Ａ＞、　　（Ｂ）で説
明した本発明に係るメモリ・セル回路そのものであり、
入出力端子、アドレス端子等の構成も従来の構成と同様
となっている。

電源投入直後゛においては、メモリ・セル回路２５が第
２図（Ａ）又は（Ｂ）のいずれの構成のものが指定され
ているかによってその記憶内容が定まるが、その後の書
込み動作、読出し動作は従来のものと全く同様である。

すなわち。

書込み動作のとき、デコーダ７から出力される信号によ
って書き込まれるべきメモリ・セル回路２５が指定され
、入力バッファ２６に入力信号が入力される。該入力バ
ッファ２６に入力されているライト・エナブル（ＷＥ）
信号が入力すると。

該入力パンツ、７２６から指定されたメモリ・セル回路
２５のデータ入力端子Ｄ１へ人力信号が送られ、第２図
（Ａ＞、　　（Ｂ）で説明の如く、該入力信号が指定さ
れたメモリ・セル回路２５に記憶される。

読出し動作のとき、デコーダ７から出力される信号によ
って読み出されるべきメモリ・セル回路２５が指定され
、該メモリ・セル回路２５からデータ出力端子Ｄ０へ読
み出された出力信号が出力バッファ２７に入力し、該出
力バッファ２７から該メモリ・セル回路２５の記憶内容
の信号が出力される。

〔発明の効果〕

以上説明した如く１本発明によれば、ｉ源投入直後の論
理をＲＡＭの１ビツト毎に任意に確定することができる
。従って該ＲＡＭをシステムに使用すれば、ＲＡＭの初
期化が不要となる為、イニシャル・プログラムをＪＲＡ
Ｍに組み込んでおけば、外部の記憶装置から該プログラ
ムを読み込む必要がなく、電源投入後直ちにそのプログ
ラムを実行することができるようになる。そして該プロ
グラム実行終了後は、ＲＡＭ全体を一般的なＲＡＭとし
て自由に使用できる。

またデータ、すなわちプログラム復旧も、電源の再投入
を行うことによって該プログラムを再現できる。

【図面の簡単な説明】

第１図は本発明に係るＩＣメモリ・セル回路の基本構成
図、第２図（Ａ）、　　（Ｂ）は本発明に係るメモリ・
セル回路の一実施例構成、第３図は本発明に係るメモリ
・セル回路を用いたＲＡＭ構成図、第４図は従来のメモ
リ・セル回路構成、第５図は従来のＲＡＭ構成を示して
いる。図中、１ないし４はＭＯＳ）ランジスタ、５゜６は抵抗
、７はデコーダ、８はメモリ・セル回路。９は人力バッファ、１０は出カバソファ、１１゜１２は
インバータ回路、１３ないし１６はＭＯＳトランジスタ
、１７．１７’は電流制限素子、１８ないし２１はＭＯ
Ｓ）ランジスタ、２２．２２’ないし２４は抵抗、２５
はメモリ・セル回路、２６は入カバソファ、２７は出力
バッファを表わしている。

Claims

【特許請求の範囲】　２個のインバータ回路（１１、１２）がたすき掛けに
接続され、フリップ・フロップ回路を構成するスタティ
ックＲＡＭのＩＣメモリ・セル回路において、上記インバータ回路（１１、１２）の１つに、電源投入
時その電源電流を制限する電流制限素子（１７又は１７
′）を設け、電源投入直後のＩＣメモリ・セル回路の記憶論
理を所望に確定されるようにしたことを特徴とするＩＣ
メモリ・セル回路。