JPS632421A - 位相調整回路 - Google Patents
位相調整回路Info
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- JPS632421A JPS632421A JP62150077A JP15007787A JPS632421A JP S632421 A JPS632421 A JP S632421A JP 62150077 A JP62150077 A JP 62150077A JP 15007787 A JP15007787 A JP 15007787A JP S632421 A JPS632421 A JP S632421A
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- 230000001105 regulatory effect Effects 0.000 title claims 2
- 230000003068 static effect Effects 0.000 claims description 17
- 230000000737 periodic effect Effects 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 description 6
- 230000001934 delay Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000002596 correlated effect Effects 0.000 description 2
- 230000000875 corresponding effect Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000032683 aging Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/12—Synchronisation between the display unit and other units, e.g. other display units, video-disc players
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Details Of Television Scanning (AREA)
- Controls And Circuits For Display Device (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、特にデータディスプレイにおける水平位相
調整のための位相調整回路に関するものである。
調整のための位相調整回路に関するものである。
既知のように、コンピュータにより給送されるデータの
デイスプレィの分野において、垂直および水平の両方の
同期信号は異なる型式のコンピュータから生じ、そのた
めビデオ信号に関する同期信号の持続期間および位相に
関して統一された標準がない。
デイスプレィの分野において、垂直および水平の両方の
同期信号は異なる型式のコンピュータから生じ、そのた
めビデオ信号に関する同期信号の持続期間および位相に
関して統一された標準がない。
したがって、特定のデータディスプレイが異なる型式の
コンピュータと一致することが可能な装置を提供するこ
とが必要である。特に、この種の調整装置は、データデ
ィスプレイのスクリーン上で正確にセンタリングされた
フレーム画像を得るために、同期信号およびビデオ信号
の活性前面間の位相差を回復することが可能でなければ
ならない。特に、この位相差は、データディスプレイの
駆動エレメントの作用によりダイナミック構成要素を、
かつ同期信号とビデオ信号との間の固定された位相差を
回復するためのスタティック構成要素の両方を有する。
コンピュータと一致することが可能な装置を提供するこ
とが必要である。特に、この種の調整装置は、データデ
ィスプレイのスクリーン上で正確にセンタリングされた
フレーム画像を得るために、同期信号およびビデオ信号
の活性前面間の位相差を回復することが可能でなければ
ならない。特に、この位相差は、データディスプレイの
駆動エレメントの作用によりダイナミック構成要素を、
かつ同期信号とビデオ信号との間の固定された位相差を
回復するためのスタティック構成要素の両方を有する。
調整装置は既に知られていて、コンピュータとデータデ
ィスプレイとの間に挾まれ、この位相差を部分的に補償
することが可能である。特に、既知の位相調整装置は、
コンピュータにより発生される基準信号および同期信号
を受取り、かつ定常状態で外部同期信号と同期される三
角(鋸)波を発生することが可能な位相ロック段を含む
。回路は、三角波形を受取りかつデイスプレィの行駆動
システムに与えられた一連の矩形パルスを出力で与える
ことが可能な水平パルス形ブロックをさらに含む。典型
的にはトランジスタを含むこの駆動システムは順に電圧
を発生し、それは適当に四角形にされ、かつ駆動システ
ム自体により生じられる任意の位相シフトを補償するよ
うに、位相ロック段および第2の基準電圧により発生さ
れる三角信号もまた受取る位相比較器に与えられる。こ
の目的のために、位相比較器は方形波発生器により生じ
られるパルスに先行するように、それに給送される出力
信号を発生する。さらに、コンピュータにより与えられ
る同期信号とビデオ信号との間の任意のスタティック位
相差を回復するために、同期信号に関して出力パルスを
先行させまたは遅延させるように矩形波形発生器に作用
し、かつその基準電圧を変化させることが可能な電位差
計システムが提供される。既知のシステムのより詳細な
回路図は、第1図に例として例示される。
ィスプレイとの間に挾まれ、この位相差を部分的に補償
することが可能である。特に、既知の位相調整装置は、
コンピュータにより発生される基準信号および同期信号
を受取り、かつ定常状態で外部同期信号と同期される三
角(鋸)波を発生することが可能な位相ロック段を含む
。回路は、三角波形を受取りかつデイスプレィの行駆動
システムに与えられた一連の矩形パルスを出力で与える
ことが可能な水平パルス形ブロックをさらに含む。典型
的にはトランジスタを含むこの駆動システムは順に電圧
を発生し、それは適当に四角形にされ、かつ駆動システ
ム自体により生じられる任意の位相シフトを補償するよ
うに、位相ロック段および第2の基準電圧により発生さ
れる三角信号もまた受取る位相比較器に与えられる。こ
の目的のために、位相比較器は方形波発生器により生じ
られるパルスに先行するように、それに給送される出力
信号を発生する。さらに、コンピュータにより与えられ
る同期信号とビデオ信号との間の任意のスタティック位
相差を回復するために、同期信号に関して出力パルスを
先行させまたは遅延させるように矩形波形発生器に作用
し、かつその基準電圧を変化させることが可能な電位差
計システムが提供される。既知のシステムのより詳細な
回路図は、第1図に例として例示される。
この既知の装置は現在、広範囲にわたって利用されるが
、しかしながら、存在する位相差が成るレベルを超える
ときそれを回復することが不可能であるために不利な点
がないわけではない。特に、実際、処理された信号の期
間のほぼ8分の1以上の位相差を回復することは不可能
になる。
、しかしながら、存在する位相差が成るレベルを超える
ときそれを回復することが不可能であるために不利な点
がないわけではない。特に、実際、処理された信号の期
間のほぼ8分の1以上の位相差を回復することは不可能
になる。
したがってこの発明のねらいは、特に同期信号とビデオ
信号との間に広範囲にわたる位相調整を与え、かつ異な
る型式のコンピュータにより生じられるスタティック差
および用いられるデイスプレィの駆動構成要素に関連の
ダイナミックシフトの両方のために位相差を補償するこ
とが可能な、データディスプレイにおける水平位相調整
のための位相調整回路を提供することである。
信号との間に広範囲にわたる位相調整を与え、かつ異な
る型式のコンピュータにより生じられるスタティック差
および用いられるデイスプレィの駆動構成要素に関連の
ダイナミックシフトの両方のために位相差を補償するこ
とが可能な、データディスプレイにおける水平位相調整
のための位相調整回路を提供することである。
この狙いの範囲内では、この発明の特定の目的は、確実
に動作し、かつ処理された信号期間の半分以上の高いス
タティック差に対してさえも優れたダイナミック位相補
償を常に確実にすることが可能な位相調整回路を提供す
ることである。
に動作し、かつ処理された信号期間の半分以上の高いス
タティック差に対してさえも優れたダイナミック位相補
償を常に確実にすることが可能な位相調整回路を提供す
ることである。
この発明のさらに他の目的は、概念的には簡単でありか
つ現在用いられる方法を用いて製造され得て、特に容易
に集積化されかつその価格が既知の装置と同じ範囲内に
ある位相調整回路を提供することである。
つ現在用いられる方法を用いて製造され得て、特に容易
に集積化されかつその価格が既知の装置と同じ範囲内に
ある位相調整回路を提供することである。
上記の狙いおよび目的は、この発明により、特にデータ
ディスプレイにおける水平位相調整のための位相調整回
路により達成され、それは以下のものを含む、すなわち
第1の基準信号および同期信号を入力で受取り、かつ前
記同期信号と位相相互関連の三角信号を出力で発生する
位相ロック段と、前記三角信号を入力で受取り、かつ矩
形波形信号を出力で与える矩形波形発生器と、前記矩形
波形信号を受取りかつ周期的制御信号を発生する駆動エ
レメントと、前記三角信号および前記周期的制御信号な
らびに第2の基準信号を入力で受取り、かつ前記駆動エ
レメントにより生じられるダイナミック位相差を補償す
るための補償信号を出力で発生する位相比較器とを含み
、前記補償信号は前記矩形波形発生器に給送され、前記
入力同期信号と前記周期的制御信号との間のスタティッ
ク位相差を補償するために、前記基準信号の少なくとも
1個がプリセット可能な最小値と最大値との間で可変的
であることを特徴とする。
ディスプレイにおける水平位相調整のための位相調整回
路により達成され、それは以下のものを含む、すなわち
第1の基準信号および同期信号を入力で受取り、かつ前
記同期信号と位相相互関連の三角信号を出力で発生する
位相ロック段と、前記三角信号を入力で受取り、かつ矩
形波形信号を出力で与える矩形波形発生器と、前記矩形
波形信号を受取りかつ周期的制御信号を発生する駆動エ
レメントと、前記三角信号および前記周期的制御信号な
らびに第2の基準信号を入力で受取り、かつ前記駆動エ
レメントにより生じられるダイナミック位相差を補償す
るための補償信号を出力で発生する位相比較器とを含み
、前記補償信号は前記矩形波形発生器に給送され、前記
入力同期信号と前記周期的制御信号との間のスタティッ
ク位相差を補償するために、前記基準信号の少なくとも
1個がプリセット可能な最小値と最大値との間で可変的
であることを特徴とする。
さらなる特徴および利点は、添付の図面において非制限
的例としてのみ例示された2つの好ましいが排他的でな
い実施例の説明から明らかになる。
的例としてのみ例示された2つの好ましいが排他的でな
い実施例の説明から明らかになる。
先行技術により特徴づけられる不利な点を解決するこの
発明および態様を理解するために、第1図に例示された
既知の調整器がまず述べられる。
発明および態様を理解するために、第1図に例示された
既知の調整器がまず述べられる。
この図面を参照すると、既知の位相調整器は一般に、位
相ロック段50、矩形パルスシェーパまたは発生器38
、位相比較器28および駆動エレメント22を含む。詳
細には、位相ロック段5゜は、1対の入力6および7、
ならびにたとえばコンピュータにより与えられる外部同
期信号5YNCを受取る可能化入力ENを有する第1の
位相比較器1を含む。位相比較器lの正の入力6は、第
1の固定基準電圧V、lに接続され、またその負のまた
は反転入カフは電流制御発振器2の出力でライン5に接
続され、そのため同期信号が到達すると、位相比較器1
は入力6の基準信号を、入カフで与えられた三角または
側波形と比較し、がっ比較の結果により、その周波数を
変化させかつ外部コンピュータにより与えられた水平同
期信号で発振器2がロックされたままになるように、出
力3で与えられかつ構成要素8によりフィルタリングさ
れ、発振器2に与えられる信号を発生する。
相ロック段50、矩形パルスシェーパまたは発生器38
、位相比較器28および駆動エレメント22を含む。詳
細には、位相ロック段5゜は、1対の入力6および7、
ならびにたとえばコンピュータにより与えられる外部同
期信号5YNCを受取る可能化入力ENを有する第1の
位相比較器1を含む。位相比較器lの正の入力6は、第
1の固定基準電圧V、lに接続され、またその負のまた
は反転入カフは電流制御発振器2の出力でライン5に接
続され、そのため同期信号が到達すると、位相比較器1
は入力6の基準信号を、入カフで与えられた三角または
側波形と比較し、がっ比較の結果により、その周波数を
変化させかつ外部コンピュータにより与えられた水平同
期信号で発振器2がロックされたままになるように、出
力3で与えられかつ構成要素8によりフィルタリングさ
れ、発振器2に与えられる信号を発生する。
出力5で与えられた三角信号はさらに、三角波形信号と
同期された矩形波形信号を、かつそれゆえに外部同期信
号を発生する水平パルスシェーバ38に与えられ、この
矩形波形は、この場合誘導子25に接続されたトランジ
スタ22を含むデイスプレィ駆動システムに与えられる
。パルスシェーパ38の矩形パルスは、駆動するために
所要のON(飽和)状態とOFF状態との間で交互にト
ランジスタ22のスイッチングを生じる。その結果、ト
ランジスタ22のコレクタはトランジスタ22のスイッ
チング状態に相互関連の電圧信号を示す。
同期された矩形波形信号を、かつそれゆえに外部同期信
号を発生する水平パルスシェーバ38に与えられ、この
矩形波形は、この場合誘導子25に接続されたトランジ
スタ22を含むデイスプレィ駆動システムに与えられる
。パルスシェーパ38の矩形パルスは、駆動するために
所要のON(飽和)状態とOFF状態との間で交互にト
ランジスタ22のスイッチングを生じる。その結果、ト
ランジスタ22のコレクタはトランジスタ22のスイッ
チング状態に相互関連の電圧信号を示す。
この信号(フライバック信号)は、トランジスタ22の
異なる記憶時間のため、同期信号に関する位相差を有し
得る。これらの位相差を補償するために、トランジスタ
22のコレクタ上でとられるフライバック信号はそれか
ら、その可能化入力ENで第2の位相比較器28に与え
られる。この比較器28はさらに、反転入力29で発振
器2により発生される三角波形信号を、かつ比較器の正
の入力30に与えられる第2の固定基1$電圧VR2を
受取る。したがって、比較器28はフライバックパルス
を検出して、発振器2により発生される三角信号を固定
基準電圧VR2と比較し、かつコンデンサ37により適
当にフィルタリングされ、こうして位相エラーを補償す
るのに適当な時間だけ、発生された矩形パルスを進める
かまたは遅延させるシェーバブロック38の入力に与え
られる位相差に相互関連のエラー信号を出力で与える。
異なる記憶時間のため、同期信号に関する位相差を有し
得る。これらの位相差を補償するために、トランジスタ
22のコレクタ上でとられるフライバック信号はそれか
ら、その可能化入力ENで第2の位相比較器28に与え
られる。この比較器28はさらに、反転入力29で発振
器2により発生される三角波形信号を、かつ比較器の正
の入力30に与えられる第2の固定基1$電圧VR2を
受取る。したがって、比較器28はフライバックパルス
を検出して、発振器2により発生される三角信号を固定
基準電圧VR2と比較し、かつコンデンサ37により適
当にフィルタリングされ、こうして位相エラーを補償す
るのに適当な時間だけ、発生された矩形パルスを進める
かまたは遅延させるシェーバブロック38の入力に与え
られる位相差に相互関連のエラー信号を出力で与える。
さらに、コンピュータにより発生される同期信号とビデ
オ信号との間の位相差によるスタティック位相エラーを
回復するために、スタティック調整もまた与えられ1.
それはシェーバ38の入力で基準電圧を低下させるかま
たは高め、かつこうして同期信号に関して駆動パルスの
進みまたは遅延を達成するように、コンデンサ37に向
かう正のまたは負の電流を注入するように電位差計32
により得られる。
オ信号との間の位相差によるスタティック位相エラーを
回復するために、スタティック調整もまた与えられ1.
それはシェーバ38の入力で基準電圧を低下させるかま
たは高め、かつこうして同期信号に関して駆動パルスの
進みまたは遅延を達成するように、コンデンサ37に向
かう正のまたは負の電流を注入するように電位差計32
により得られる。
既知の装置の動作およびその限界をより良く理解するた
めに、第2図ないし第5図で例示された波形を参照する
べきである。詳細には、第2a図、第2b図および第2
C図は、発振器2により発生された入力同期信号と三角
波形信号との間の3つの異なる位相関係における、比較
器1の出力で与えられた信号の作用を例示する。詳細に
は、工。
めに、第2図ないし第5図で例示された波形を参照する
べきである。詳細には、第2a図、第2b図および第2
C図は、発振器2により発生された入力同期信号と三角
波形信号との間の3つの異なる位相関係における、比較
器1の出力で与えられた信号の作用を例示する。詳細に
は、工。
は発振器2により与えられる三角信号を示し、■8.は
比較器1の入力6で与えられる基準電圧を示し、5YN
Cはコンピュータにより与えられる外部パルスを示す。
比較器1の入力6で与えられる基準電圧を示し、5YN
Cはコンピュータにより与えられる外部パルスを示す。
第2a図の例では、比較器1を可能化する同期パルスが
受取られるとき、三角信号は基準電圧より大きく、その
ため構成要素8を介して、それ自体の周波数を増加させ
る発振器2に与えられるエラー電流を発生するように、
比較器1の出力での信号I2は負である。第2b図の場
合、基準電圧VRIと工、との間の均等性は同期パルス
が到達すると生じ、発振器2により発生される三角信号
の周波数の変化を妨げる正の構成要素および負の構成要
素の両方を有する信号I′2を得る。逆に、第2C図の
例では、三角電流が基準電圧より低いとき5YNCパル
スが生じ、こうして発振器周波数の減少を生じる正の信
号■′2を得る。その結果、タイミング信号5YNCに
関するイソフリクエンシャリティ (l5of req
uentlalHy )および所望の位相が達成される
まで、発振器2により発生される三角信号の周波数を変
更するように段50が展開する。
受取られるとき、三角信号は基準電圧より大きく、その
ため構成要素8を介して、それ自体の周波数を増加させ
る発振器2に与えられるエラー電流を発生するように、
比較器1の出力での信号I2は負である。第2b図の場
合、基準電圧VRIと工、との間の均等性は同期パルス
が到達すると生じ、発振器2により発生される三角信号
の周波数の変化を妨げる正の構成要素および負の構成要
素の両方を有する信号I′2を得る。逆に、第2C図の
例では、三角電流が基準電圧より低いとき5YNCパル
スが生じ、こうして発振器周波数の減少を生じる正の信
号■′2を得る。その結果、タイミング信号5YNCに
関するイソフリクエンシャリティ (l5of req
uentlalHy )および所望の位相が達成される
まで、発振器2により発生される三角信号の周波数を変
更するように段50が展開する。
このように同期状態にロックされた三角信号はそれから
、第2の位相比較器28にも与えられる。
、第2の位相比較器28にも与えられる。
この比較器の動作に関連の波形は、第3図に例示され、
そこではl、が、発振器2により発生される三角波形を
再度示し、VR2が、正の入力で比較器28に与えられ
る固定基準電圧を示し、またI、は、ライン2.7を介
してトランジスタ22のコレクタからとられ、かつ比較
器28の可能化入力ENで給送されるフライバックパル
スを示す。
そこではl、が、発振器2により発生される三角波形を
再度示し、VR2が、正の入力で比較器28に与えられ
る固定基準電圧を示し、またI、は、ライン2.7を介
してトランジスタ22のコレクタからとられ、かつ比較
器28の可能化入力ENで給送されるフライバックパル
スを示す。
第1の比較器と同様に、第2の位相比較器28は、この
場合フライバックパルスにより構成された到来する可能
化パルスにより可能化されるとき、三角波形を基準電圧
と比較する。比較に依存して、比較器28はこうして、
三角信号とフライバックパルスとの間に存在する位相差
を引き起こす信号1、を出力で発生し、その信号は水平
発振器をフライバックパルスと同期(かつそれゆえに外
部同期状態に)するように、さらなる位相ロックシステ
ムを実際に得るように、その三角パルスをこのように進
めるかまたは遅延させるシェーパ38に与えられる。第
3図は安定状態を例示し、そこでは信号I、が、以前到
達された同一の現存の位相関係を維持するように正の構
成要素および負の構成要素の両方を有する。
場合フライバックパルスにより構成された到来する可能
化パルスにより可能化されるとき、三角波形を基準電圧
と比較する。比較に依存して、比較器28はこうして、
三角信号とフライバックパルスとの間に存在する位相差
を引き起こす信号1、を出力で発生し、その信号は水平
発振器をフライバックパルスと同期(かつそれゆえに外
部同期状態に)するように、さらなる位相ロックシステ
ムを実際に得るように、その三角パルスをこのように進
めるかまたは遅延させるシェーパ38に与えられる。第
3図は安定状態を例示し、そこでは信号I、が、以前到
達された同一の現存の位相関係を維持するように正の構
成要素および負の構成要素の両方を有する。
第4図は、フライバックパルス、水平同期パルスおよび
三角波形間の位相関係を示す波形を例示する。この位相
関係を調整するために、比較器28は矩形パルスシェー
パ38と協動し、それは図面で観察され得るように1対
の比較器9および10ならびに論理NANDゲート20
からなる。詳細には、比較器9はその負の入力11が発
振器2の出力に接続され、かつその正の入力12が、抵
抗器の両端部で固定電圧降下Δ■を生じる電流源15に
より与えられる抵抗器16の端子に接続される。抵抗器
16の他方の端子は、比較器10の負の入力で接続され
、かつその正の入力13が発振器2の出力に接続される
。比較器9および10はそのとき、それぞれの出力端子
17および18が、可能化信号に接続されたライン19
とともに論理NANDゲート20に与えられ、その出力
21はトランジスタ22のベースに与えられる。
三角波形間の位相関係を示す波形を例示する。この位相
関係を調整するために、比較器28は矩形パルスシェー
パ38と協動し、それは図面で観察され得るように1対
の比較器9および10ならびに論理NANDゲート20
からなる。詳細には、比較器9はその負の入力11が発
振器2の出力に接続され、かつその正の入力12が、抵
抗器の両端部で固定電圧降下Δ■を生じる電流源15に
より与えられる抵抗器16の端子に接続される。抵抗器
16の他方の端子は、比較器10の負の入力で接続され
、かつその正の入力13が発振器2の出力に接続される
。比較器9および10はそのとき、それぞれの出力端子
17および18が、可能化信号に接続されたライン19
とともに論理NANDゲート20に与えられ、その出力
21はトランジスタ22のベースに与えられる。
シェーバ38の動作は、第5図から明らかに推論でき、
それは発振器2により与えられる三角波形I、、比較器
9の入力12および比較器10の入力14でそれぞれ与
えられる2個の比較電圧V8、およびv、4、ならびに
比較器の出力17および18に存在する出力信号I4お
よびI5を例示する。明らかなように、2個の基準電圧
V、□およびvRA間の差は、電流[15により注入さ
れる電流により生じられる、抵抗器16上の降下に全く
等しい。このように、外部同期信号(かつそれゆえにそ
れに相互関連の三角波形)と、ゲート20により出力で
発生された信号I6に関連のフライバックパルスとの間
のスタティック位相制御を行なうために、電位差計32
により2個の基準電圧VR3およびVR4を変化させ、
その電圧差、かつそれゆえにパルスI6の持続期間をい
ずれにせよ一定のままに維持することが可能である。
それは発振器2により与えられる三角波形I、、比較器
9の入力12および比較器10の入力14でそれぞれ与
えられる2個の比較電圧V8、およびv、4、ならびに
比較器の出力17および18に存在する出力信号I4お
よびI5を例示する。明らかなように、2個の基準電圧
V、□およびvRA間の差は、電流[15により注入さ
れる電流により生じられる、抵抗器16上の降下に全く
等しい。このように、外部同期信号(かつそれゆえにそ
れに相互関連の三角波形)と、ゲート20により出力で
発生された信号I6に関連のフライバックパルスとの間
のスタティック位相制御を行なうために、電位差計32
により2個の基準電圧VR3およびVR4を変化させ、
その電圧差、かつそれゆえにパルスI6の持続期間をい
ずれにせよ一定のままに維持することが可能である。
実際、既知のシステムの電位差計は抵抗器33および3
4により形成される分圧器を含み、そこでは抵抗器34
が抵抗器33上で移動可能なスライダ36に接続される
。この態様では、比較器9および10の基準電圧、かつ
それゆえにシェーパ38の出力信号I、と外部同期信号
との間の位相差が同時にかつ等しく変化する。
4により形成される分圧器を含み、そこでは抵抗器34
が抵抗器33上で移動可能なスライダ36に接続される
。この態様では、比較器9および10の基準電圧、かつ
それゆえにシェーパ38の出力信号I、と外部同期信号
との間の位相差が同時にかつ等しく変化する。
実際わかるように、抵抗器33のスライダを移動させる
ことにより、比較器9および10の入力でより大きいま
たはより小さい電圧を発生するコンデンサ37上に正の
または負の電流が注入される。その結果、位相シェーパ
38により発生されるパルスおよびトランジスタ22の
コレクタから得られるフライバックパルスが進むかまた
は遅延する。前記から、第3図に例示された波形に注意
すると、電流I、がすべて正またはすべて負になるのを
妨げるように(第3図で例示された均衡状態に関して)
その持続期間のわずか半分だけフライバックパルスが進
められるかまたは遅延され得ることが明らかである。実
際この場合、位相比較器28を介するダイナミック位相
制御の可能性はない。利用する際にシステムにおいて、
フライバックパルスは典型的にはほぼ8μsの持続期間
を有するので、スタティック位相差を補償するための最
大手動調整はほぼ±4μsである。36o。
ことにより、比較器9および10の入力でより大きいま
たはより小さい電圧を発生するコンデンサ37上に正の
または負の電流が注入される。その結果、位相シェーパ
38により発生されるパルスおよびトランジスタ22の
コレクタから得られるフライバックパルスが進むかまた
は遅延する。前記から、第3図に例示された波形に注意
すると、電流I、がすべて正またはすべて負になるのを
妨げるように(第3図で例示された均衡状態に関して)
その持続期間のわずか半分だけフライバックパルスが進
められるかまたは遅延され得ることが明らかである。実
際この場合、位相比較器28を介するダイナミック位相
制御の可能性はない。利用する際にシステムにおいて、
フライバックパルスは典型的にはほぼ8μsの持続期間
を有するので、スタティック位相差を補償するための最
大手動調整はほぼ±4μsである。36o。
を介する偏向に対応する信号の期間は64μsに等しい
ので、実際±22.5°の位相調整が得られ、それは成
る場合には制限されすぎる。
ので、実際±22.5°の位相調整が得られ、それは成
る場合には制限されすぎる。
先行技術により、シェーパ回路からの出力での信号の、
かつそれゆえに三角波形1+ (第3図参照)に関す
るフライバックパルスのシフトを生じる、同期信号とビ
デオ信号との間のスタティック位相差を補償するための
調整がダイナミック調整の可能性に影響を及ぼし、その
ため45°の全調整可能性を維持するが、この調整可能
性はパルスの遅延または進みに関して対称的ではなく、
2つの場合のうちの1つにおいても実際的に零になり得
ることがさらに注目されるべきである。
かつそれゆえに三角波形1+ (第3図参照)に関す
るフライバックパルスのシフトを生じる、同期信号とビ
デオ信号との間のスタティック位相差を補償するための
調整がダイナミック調整の可能性に影響を及ぼし、その
ため45°の全調整可能性を維持するが、この調整可能
性はパルスの遅延または進みに関して対称的ではなく、
2つの場合のうちの1つにおいても実際的に零になり得
ることがさらに注目されるべきである。
この発明による回路の実施例は、代わりに第6図で例示
される。この発明による調整器は第1図のものと同じ一
般的機構を有するので、先行技術に共通の構成要素に対
して同じ参照数字が用いられている。このように、第6
図に関してこの発明による位相調整器は再度、位相ロッ
ク段50、水平パルスシェーパ38および比較器28を
含む。
される。この発明による調整器は第1図のものと同じ一
般的機構を有するので、先行技術に共通の構成要素に対
して同じ参照数字が用いられている。このように、第6
図に関してこの発明による位相調整器は再度、位相ロッ
ク段50、水平パルスシェーパ38および比較器28を
含む。
位相ロック段は、シェーパ38および比較器28の両方
に与えられる三角信号をライン5上に発生するように、
上記のように接続された位相比較器1および電流制御発
振器2を含む。特に比較器1はハイのインピーダンスの
電流出力を有する型式、たとえば動作相互コンダクタン
ス増幅器0. T。
に与えられる三角信号をライン5上に発生するように、
上記のように接続された位相比較器1および電流制御発
振器2を含む。特に比較器1はハイのインピーダンスの
電流出力を有する型式、たとえば動作相互コンダクタン
ス増幅器0. T。
A、である。先行技術でのように、三角信号は比較器1
の負の入力に与えられるが、その正の入力6では、ここ
で類似によりVR4で示された基準電圧が与えられる。
の負の入力に与えられるが、その正の入力6では、ここ
で類似によりVR4で示された基準電圧が与えられる。
この基準電圧が(基準電圧V8□の場合のように)集積
分圧器により得られた先行技術に関して異なるように、
ここではこの第1の基準電圧が可変的であり、かつその
スライダ46が入力6に接続される電位差計45により
得られる。
分圧器により得られた先行技術に関して異なるように、
ここではこの第1の基準電圧が可変的であり、かつその
スライダ46が入力6に接続される電位差計45により
得られる。
先行技術でのように、パルスシェーパ38は、負の入力
11および正の入力13でライン5にそれぞれ接続され
た1対の比較器9および1oを含むが、比較器9の正の
入力12は抵抗器16の一方の端子に接続され、その他
方の端子は比較器10の負の入力14に接続される。ま
たこの場合、抵抗器16上に固定電圧降下ΔVを生じる
電流源15が設けられる。比較器9の出力17および比
較器10の出力1.8は、可能化信号ENとともに、そ
の出力21がベースで駆動システムのトランジスタ22
を制御する論理NANDゲート2oに与えられる。この
トランジスタ22は、そのコレクタが一方の側でデイス
プレィシステムの誘導子25に接続され、かつ他方の側
で、抵抗器26を含みかつ位相比較器28の可能化入力
ENに案内するライン27に接続される。またこの場合
、比較器28は、先行技術による例でのように、発振器
2により発生される三角信号を受取る負の入力29、お
よびここでもまた予め設定された値の第2の基準電圧V
II2に接続された正の入力3oを有する。先行技術と
は異なり、比較器28の出力31はもはや電位差計シス
テム32を有さずフィルタコンデンサ37のみを有し、
かつシェーバ38に直接部られる。
11および正の入力13でライン5にそれぞれ接続され
た1対の比較器9および1oを含むが、比較器9の正の
入力12は抵抗器16の一方の端子に接続され、その他
方の端子は比較器10の負の入力14に接続される。ま
たこの場合、抵抗器16上に固定電圧降下ΔVを生じる
電流源15が設けられる。比較器9の出力17および比
較器10の出力1.8は、可能化信号ENとともに、そ
の出力21がベースで駆動システムのトランジスタ22
を制御する論理NANDゲート2oに与えられる。この
トランジスタ22は、そのコレクタが一方の側でデイス
プレィシステムの誘導子25に接続され、かつ他方の側
で、抵抗器26を含みかつ位相比較器28の可能化入力
ENに案内するライン27に接続される。またこの場合
、比較器28は、先行技術による例でのように、発振器
2により発生される三角信号を受取る負の入力29、お
よびここでもまた予め設定された値の第2の基準電圧V
II2に接続された正の入力3oを有する。先行技術と
は異なり、比較器28の出力31はもはや電位差計シス
テム32を有さずフィルタコンデンサ37のみを有し、
かつシェーバ38に直接部られる。
位相比較器1の正の入力に可変的基準電圧を配置するこ
とにより、入力同期パルスを受けて発振器2により与え
られる三角信号と比較される基準電圧に直接作用するこ
とによりスタティック位相補償を行ない、この態様でよ
り大きい補償ダイナミックスを達成することがこのよう
に可能になる。
とにより、入力同期パルスを受けて発振器2により与え
られる三角信号と比較される基準電圧に直接作用するこ
とによりスタティック位相補償を行ない、この態様でよ
り大きい補償ダイナミックスを達成することがこのよう
に可能になる。
位相ロック段50に関連の波形は、最大の、最小のまた
は典型的な基準電圧を得るようにスライダ46の3つの
異なる調整に関連の第7a図、第7b図および第7C図
に例示される。第7a図でわかるように、調整の最大可
能性は、最大基準電圧(V )が発振器2により
発生される三角R1)IAX 形の尖頭または頂点に最も近い場合に対応する。
は典型的な基準電圧を得るようにスライダ46の3つの
異なる調整に関連の第7a図、第7b図および第7C図
に例示される。第7a図でわかるように、調整の最大可
能性は、最大基準電圧(V )が発振器2により
発生される三角R1)IAX 形の尖頭または頂点に最も近い場合に対応する。
この場合システムは、最大値基準電圧と三角信号の立ち
下り縁との間の交差点において同期パルスで表わされる
安定状態に到達するように展開し、かつ比較器1の出力
信号12が第7a図で例示されるように同期インパルス
で得られる。代わりに第7b図は、(図面においてV
で示される)IMIN 最小基準電圧値を得るように、電位差計45が調整され
る場合を例示する。発振器2により発生される信号の最
小値に最も近いこの値は、図面で例示される同期パルス
5YNCと三角波形との間の位を目関係の基になる。ま
たこの場合、安定状態を達成した後、出力信号■2が図
面で例示される。
下り縁との間の交差点において同期パルスで表わされる
安定状態に到達するように展開し、かつ比較器1の出力
信号12が第7a図で例示されるように同期インパルス
で得られる。代わりに第7b図は、(図面においてV
で示される)IMIN 最小基準電圧値を得るように、電位差計45が調整され
る場合を例示する。発振器2により発生される信号の最
小値に最も近いこの値は、図面で例示される同期パルス
5YNCと三角波形との間の位を目関係の基になる。ま
たこの場合、安定状態を達成した後、出力信号■2が図
面で例示される。
その代わり、例第7c図は典型的調整を例示し、そこで
は基準電圧が、図面で例示される11、同期信号5YN
Cおよび出力信号12間の関係を有する値V を仮
定する。この状態は同期信号ITYP と三角形との間の零のスタティック位相差に対応し、ま
た第7a図の状態は位相差く一90°に対応し、かつ第
7b図の状態はスタティック位相差〉90°に対応する
。
は基準電圧が、図面で例示される11、同期信号5YN
Cおよび出力信号12間の関係を有する値V を仮
定する。この状態は同期信号ITYP と三角形との間の零のスタティック位相差に対応し、ま
た第7a図の状態は位相差く一90°に対応し、かつ第
7b図の状態はスタティック位相差〉90°に対応する
。
第8図は、変化し得る基準電圧がもはや位゛相比較器1
に給送される基準VR+ではなく比較器28に給送され
る基準v、2である異なる実施例を例示する。
に給送される基準VR+ではなく比較器28に給送され
る基準v、2である異なる実施例を例示する。
特に、第8図はそれが第1図と異なる詳細を例示するの
みである。第8図でわかるように、比較器28はその負
の入力が発振器2の出力5に今までどおり接続され、ま
たその正の入力30が電位差計60のスライダ61に接
続される。その他は、比較器28の可能化入力ENで、
フライバックパルスを搬送するライン27が接続され、
またその出力31は比較器10の入力14に案内する抵
抗器16の一方の端子に直接部えられ、また抵抗器16
の他方の端子はライン12および電流源15に接続され
る。フィルタコンデンサ37が、さらに設けられる。
みである。第8図でわかるように、比較器28はその負
の入力が発振器2の出力5に今までどおり接続され、ま
たその正の入力30が電位差計60のスライダ61に接
続される。その他は、比較器28の可能化入力ENで、
フライバックパルスを搬送するライン27が接続され、
またその出力31は比較器10の入力14に案内する抵
抗器16の一方の端子に直接部えられ、また抵抗器16
の他方の端子はライン12および電流源15に接続され
る。フィルタコンデンサ37が、さらに設けられる。
第8図の実施例が第1図の回路において与えられるとき
、位相調整器は第2a図ないし第2C図および第4図で
例示されるように位相ロックループ50およびパルスシ
ェーバ38に関して作用し、また第3図とは異なり、基
準電圧V22は出力信号■、の立ち下り部分に沿って可
変的でありかつ移動可能である。その結果、構成要素9
の端子12および構成要素10の端子14上の電圧が高
められるかまたは低下され、かつそれゆえにフライバッ
クパルスは進められるかまたは遅延される。
、位相調整器は第2a図ないし第2C図および第4図で
例示されるように位相ロックループ50およびパルスシ
ェーバ38に関して作用し、また第3図とは異なり、基
準電圧V22は出力信号■、の立ち下り部分に沿って可
変的でありかつ移動可能である。その結果、構成要素9
の端子12および構成要素10の端子14上の電圧が高
められるかまたは低下され、かつそれゆえにフライバッ
クパルスは進められるかまたは遅延される。
先行技術とは異なり、第3図のフライバックパルスの位
相シフトに、VR2とI、との交差点の対応するシフト
が伴い、こうして位相ロックループ50を介するダイナ
ミック位相補償の可能性の問題をなくする。第8図の解
決では、第6図の解決に関する、より低いダイナミック
範囲がいずれにせよ達成される、なぜなら出力31にお
ける電圧の変化は、■2.(比較器9の正の入力12に
おける基準電圧)が三角波形I、の頂点を越えてはなら
ず、かつ他方で(比較器10の負の入力14で与えられ
た基準電圧に対応する)■、4がトランジスタ22の駆
動パルスを変化させるのを避けるように、同じ三角波形
I+ (第5図の上部を参照すべきである)の最小レ
ベルよりも小さくはなり得ないという事実により制限さ
れるからである。
相シフトに、VR2とI、との交差点の対応するシフト
が伴い、こうして位相ロックループ50を介するダイナ
ミック位相補償の可能性の問題をなくする。第8図の解
決では、第6図の解決に関する、より低いダイナミック
範囲がいずれにせよ達成される、なぜなら出力31にお
ける電圧の変化は、■2.(比較器9の正の入力12に
おける基準電圧)が三角波形I、の頂点を越えてはなら
ず、かつ他方で(比較器10の負の入力14で与えられ
た基準電圧に対応する)■、4がトランジスタ22の駆
動パルスを変化させるのを避けるように、同じ三角波形
I+ (第5図の上部を参照すべきである)の最小レ
ベルよりも小さくはなり得ないという事実により制限さ
れるからである。
いずれにせよ、第8図の実施例でさえ、先行技術による
調整器に関して顕著な利得が達成される。
調整器に関して顕著な利得が達成される。
さらに、第6図の実施例を第8図の実施例と組合わせ、
位相比較器1の入力上の可変的基準電圧およ゛び位相比
較器28の正の入力30上の可変的基準電圧の両方を与
え、かつそれらを対立して変化させることが可能である
。
位相比較器1の入力上の可変的基準電圧およ゛び位相比
較器28の正の入力30上の可変的基準電圧の両方を与
え、かつそれらを対立して変化させることが可能である
。
前の説明かられかるように、この発明は意図された狙い
を充分に達成する。実際に、許容された位相調整の可能
性を顕著に増加させるのを可能にする非常に簡単な構造
ををする位相調整器が設けられ、広い限界内で同期位相
とビデオ信号位相との間の調整を可能にする。
を充分に達成する。実際に、許容された位相調整の可能
性を顕著に増加させるのを可能にする非常に簡単な構造
ををする位相調整器が設けられ、広い限界内で同期位相
とビデオ信号位相との間の調整を可能にする。
特に、比較器28のダイナミック利得は、スタティック
補償にもかかわらずフライバックパルスが発振器2によ
り与えられる信号に常にロックされたままであるという
事実により従来のシステムにおいて生じられる次のスタ
ティック位相調整を変化させず、そのためスタティック
位相補償の存在は、用いられるトランジスタ22の型式
およびそのエージングにより導入される遅延を引き起こ
すようにダイナミック補償も行なう可能性に影響を及ぼ
さない。
補償にもかかわらずフライバックパルスが発振器2によ
り与えられる信号に常にロックされたままであるという
事実により従来のシステムにおいて生じられる次のスタ
ティック位相調整を変化させず、そのためスタティック
位相補償の存在は、用いられるトランジスタ22の型式
およびそのエージングにより導入される遅延を引き起こ
すようにダイナミック補償も行なう可能性に影響を及ぼ
さない。
このように考えられるこの発明は、そのすべてが発明の
概念の範囲内にある多くの修正および変更が可能である
。
概念の範囲内にある多くの修正および変更が可能である
。
さらに、すべての詳細は他の技術的に均等なエレメント
と置換されてもよい。
と置換されてもよい。
第1図は、先行技術による位相調整器の簡単な回路図で
ある。 第2a図、第2b図、第2c図、第3図、第4図および
第5図は、その動作を明白にするように第1図の回路に
関連の波形を例示する。 第6図は、この発明による調整器の第1の実施例の簡単
な回路図である。 第7a図ないし第7c図は、この発明による第6図の回
路に関連の波形を例示する。 第8図は、第6図の調整器の詳細の異なる実施例を示す
。 図において、1.9,10.28は比較器、2は発振器
、15は電流源、16,26,33,34は抵抗器、2
0はゲート、22はトランジスタ、25は誘導子、32
,45.60は電位差計、36.46.61はスライダ
、37はコンデンサ、38はシェーバまたは発生器、5
oは位相ロック段である。 特許出願人 エッセ・ジ争エッセΦミクロエレット口二
一カーエッセーピーア
ある。 第2a図、第2b図、第2c図、第3図、第4図および
第5図は、その動作を明白にするように第1図の回路に
関連の波形を例示する。 第6図は、この発明による調整器の第1の実施例の簡単
な回路図である。 第7a図ないし第7c図は、この発明による第6図の回
路に関連の波形を例示する。 第8図は、第6図の調整器の詳細の異なる実施例を示す
。 図において、1.9,10.28は比較器、2は発振器
、15は電流源、16,26,33,34は抵抗器、2
0はゲート、22はトランジスタ、25は誘導子、32
,45.60は電位差計、36.46.61はスライダ
、37はコンデンサ、38はシェーバまたは発生器、5
oは位相ロック段である。 特許出願人 エッセ・ジ争エッセΦミクロエレット口二
一カーエッセーピーア
Claims (5)
- (1)特にデータディスプレイにおける水平位相調整の
ための位相調整回路であって、第1の基準信号V_R_
1および同期信号(SYNC)を入力で受取り、かつ前
記同期信号に位相相互関連の三角信号(I_1)を出力
で発生する位相ロック段(50)と、前記三角信号(I
_1)を入力で受取りかつ矩形波形信号(I_6)を出
力で与える矩形波形発生器(38)と、前記矩形波形信
号(I_6)を受取りかつ周期的制御信号を発生する駆
動エレメント(22)と、前記三角信号(I_1)およ
び前記周期的制御信号、ならびに第2の基準信号(V_
R_2)を入力で受取り、かつ前記駆動エレメントによ
り生じられるダイナミック位相差を補償するための補償
信号を出力で発生する位相比較器(28)とを含み、前
記補償信号は前記矩形波形発生器(38)に給送され、
前記入力同期信号(SYNC)と前記周期的制御信号と
の間のスタティック位相差を補償するために、前記基準
信号(V_R_1、V_R_2)の少なくとも1個がプ
リセット可能な最小値および最大値間で可変的であるこ
とを特徴とする、位相調整回路。 - (2)前記可変的基準信号が前記第1の基準信号(V_
R_1)であることを特徴とする、特許請求の範囲第1
項に記載の調整回路。 - (3)移動可能スライダ(46)が前記位相ロック段(
50)に接続され、前記第1の基準信号を構成する可変
的基準電圧を与えるための電位差計(45)を特徴とす
る、特許請求の範囲第1項または第2項に記載の調整回
路。 - (4)前記可変的基準信号が前記第2の基準信号(V_
R_2)であることを特徴とする、特許請求の範囲第1
項に記載の調整回路。 - (5)移動可能スライダ(61)が前記位相比較器(2
8)に接続され、前記第2の基準信号(V_R_2)を
構成する可変的基準電圧を与えるための電位差計(60
)を特徴とする、特許請求の範囲第1項および第4項に
記載の調整回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
IT20837/86A IT1204395B (it) | 1986-06-18 | 1986-06-18 | Circuito regolatore di fase,in particolare di fase orizzontale per visualizzatori di dati |
IT20837A/86 | 1986-06-18 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS632421A true JPS632421A (ja) | 1988-01-07 |
Family
ID=11172790
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62150077A Pending JPS632421A (ja) | 1986-06-18 | 1987-06-16 | 位相調整回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US4837464A (ja) |
JP (1) | JPS632421A (ja) |
DE (1) | DE3719876C2 (ja) |
FR (1) | FR2600472B1 (ja) |
GB (1) | GB2193399B (ja) |
IT (1) | IT1204395B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5157277A (en) * | 1990-12-28 | 1992-10-20 | Compaq Computer Corporation | Clock buffer with adjustable delay and fixed duty cycle output |
JPH05207327A (ja) * | 1992-01-27 | 1993-08-13 | Mitsubishi Electric Corp | 水平同期回路 |
DE4432755A1 (de) * | 1994-04-04 | 1995-10-05 | Hitachi Ltd | Einstellbare Bildröhren-Anzeigevorrichtung und phasensynchrone Schaltung zur Verwendung in einer Anzeigevorrichtung |
JP3123358B2 (ja) * | 1994-09-02 | 2001-01-09 | 株式会社日立製作所 | ディスプレイ装置 |
Citations (2)
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---|---|---|---|---|
JPS5160149A (ja) * | 1974-11-21 | 1976-05-25 | Hitachi Ltd | |
JPS6094527A (ja) * | 1983-09-30 | 1985-05-27 | テクトロニツクス・インコーポレイテツド | 矩形波パルス発生器 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US3863080A (en) * | 1973-10-18 | 1975-01-28 | Rca Corp | Current output frequency and phase comparator |
GB1485788A (en) * | 1975-02-11 | 1977-09-14 | Rca Corp | Drive pulse generator for a television deflection circuit |
US4535358A (en) * | 1982-04-13 | 1985-08-13 | U.S. Philips Corporation | Line synchronizing circuit for a picture display devices and picture display device comprising such a circuit |
US4547710A (en) * | 1983-01-26 | 1985-10-15 | International Business Corporation | Cathode ray tube display horizontal deflection system with delay compensation |
-
1986
- 1986-06-18 IT IT20837/86A patent/IT1204395B/it active
-
1987
- 1987-06-01 US US07/055,954 patent/US4837464A/en not_active Expired - Lifetime
- 1987-06-10 GB GB8713550A patent/GB2193399B/en not_active Expired - Lifetime
- 1987-06-13 DE DE3719876A patent/DE3719876C2/de not_active Expired - Fee Related
- 1987-06-16 JP JP62150077A patent/JPS632421A/ja active Pending
- 1987-06-17 FR FR878708475A patent/FR2600472B1/fr not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5160149A (ja) * | 1974-11-21 | 1976-05-25 | Hitachi Ltd | |
JPS6094527A (ja) * | 1983-09-30 | 1985-05-27 | テクトロニツクス・インコーポレイテツド | 矩形波パルス発生器 |
Also Published As
Publication number | Publication date |
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