JPH0691367B2 - 電圧制御形発振器 - Google Patents
電圧制御形発振器Info
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- JPH0691367B2 JPH0691367B2 JP60044539A JP4453985A JPH0691367B2 JP H0691367 B2 JPH0691367 B2 JP H0691367B2 JP 60044539 A JP60044539 A JP 60044539A JP 4453985 A JP4453985 A JP 4453985A JP H0691367 B2 JPH0691367 B2 JP H0691367B2
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- phase
- control
- signal
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- Oscillators With Electromechanical Resonators (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明はアナログ信号によって発振周波数を制御する
ようにした電圧制御形発振器に関し，特に回路構成素子
の素子値の変動による影響に対処し発振周波数を安定に
した発振器である。
ようにした電圧制御形発振器に関し，特に回路構成素子
の素子値の変動による影響に対処し発振周波数を安定に
した発振器である。
一般にカラーテレビジョン受像機やビデオテープレコー
ダ等の電子機器にあっては，信号処理回路に電圧制御形
発振器（VCO）が用いられている。例えばカラーテレビ
ジョン受像機で云えば水平発振回路や色同期発振回路が
ある。
ダ等の電子機器にあっては，信号処理回路に電圧制御形
発振器（VCO）が用いられている。例えばカラーテレビ
ジョン受像機で云えば水平発振回路や色同期発振回路が
ある。
第11図は従来，半導体集積回路で最もよく用いられてい
る代表的なVCOの構成をブロック図で示したものであ
る。この第11図の回路は，移相回路（１），（２）を含
んで入力信号a0を互に位相差の異なる信号a1，a2として
取出すための位相回路（ps）と，上記信号a1，a2を外部
制御電圧Vcにて相対的振幅を制御して加算し，その合成
出力信号a3を作る加算制御回路（３）と，出力信号a3を
タンク回路にて所定の周波数を通過させ，かつ増幅して
入力へ正帰還する帰還回路（４）によって構成されてい
る。
る代表的なVCOの構成をブロック図で示したものであ
る。この第11図の回路は，移相回路（１），（２）を含
んで入力信号a0を互に位相差の異なる信号a1，a2として
取出すための位相回路（ps）と，上記信号a1，a2を外部
制御電圧Vcにて相対的振幅を制御して加算し，その合成
出力信号a3を作る加算制御回路（３）と，出力信号a3を
タンク回路にて所定の周波数を通過させ，かつ増幅して
入力へ正帰還する帰還回路（４）によって構成されてい
る。
第12図は第11図の回路の信号ベクトルを示すもので，位
相関係に着目した図である。入力信号a0を基準として移
相回路（１），（２）にて移相した信号a1，a2を作る。
図では信号a1は進相，信号a2は遅相になっている。信号
a1，a2はそれぞれ振幅を適宜制御されて加算され，出力
信号a3が得られる。そしてこの信号a3は帰還回路（４）
によって信号a0まで位相回転して発振し，電圧制御発振
器の発振周波数（自由発振周波数）は前記制御電圧Vcが
所定値（Vc1）のとき基準の周波数となるように設計さ
れる。
相関係に着目した図である。入力信号a0を基準として移
相回路（１），（２）にて移相した信号a1，a2を作る。
図では信号a1は進相，信号a2は遅相になっている。信号
a1，a2はそれぞれ振幅を適宜制御されて加算され，出力
信号a3が得られる。そしてこの信号a3は帰還回路（４）
によって信号a0まで位相回転して発振し，電圧制御発振
器の発振周波数（自由発振周波数）は前記制御電圧Vcが
所定値（Vc1）のとき基準の周波数となるように設計さ
れる。
ところで上述の如き発振器にあっては，回路を構成する
素子の特性に変動が生じると，発振周波数が変動するた
め，所定の周波数に設定すべく可変容量や可変抵抗等の
調整素子を設けている。
素子の特性に変動が生じると，発振周波数が変動するた
め，所定の周波数に設定すべく可変容量や可変抵抗等の
調整素子を設けている。
一方，最近ではディジタル技術の進歩に伴い，調整を要
する回路においてもバスラインコントロール方式が利用
され，所定の値に制御した後，その値を維持するための
コントロール信号をメモリ等に記憶し，バスラインで常
時制御するようにした技術も生れている。
する回路においてもバスラインコントロール方式が利用
され，所定の値に制御した後，その値を維持するための
コントロール信号をメモリ等に記憶し，バスラインで常
時制御するようにした技術も生れている。
上述の如きバスラインコントロール方式は，バスライン
で送られる信号がディジタル信号であるため，これをデ
ィジタル・アナログ変換器（D/A変換器）でアナログ信
号に変換し，そのアナログ信号を利用して所定の制御を
成すようにしている。しかしながら前述の発振器におけ
る前記可変容量や可変抵抗等の調整素子は機械的制御で
あるため，アナログ信号で直接駆動することはできず，
何らかの電気−機械的変換技術を介在させねばならなか
った。
で送られる信号がディジタル信号であるため，これをデ
ィジタル・アナログ変換器（D/A変換器）でアナログ信
号に変換し，そのアナログ信号を利用して所定の制御を
成すようにしている。しかしながら前述の発振器におけ
る前記可変容量や可変抵抗等の調整素子は機械的制御で
あるため，アナログ信号で直接駆動することはできず，
何らかの電気−機械的変換技術を介在させねばならなか
った。
したがってバスラインコントロール方式を第11図の如き
VCOに適用するには不向きであった。
VCOに適用するには不向きであった。
本発明は，アナログ信号（直流または交流）で自由発振
周波数を制御でき，もって発振周波数の安定化を計った
電圧制御形発振器を提供することを目的とする。
周波数を制御でき，もって発振周波数の安定化を計った
電圧制御形発振器を提供することを目的とする。
［発明の概要］ 本発明は、入力信号を移相処理して互に所定の位相差を
有する第1,第２の信号を出力する位相回路と、 この位相回路からの第1,第２の信号をベクトル合成して
出力し、かつ両信号の合成比を第１の制御電圧によって
制御可能にした第１の制御回路と、 この第１の制御回路からの出力信号を前記位相回路に正
帰還入力するための回路であって、前記位相回路および
第１の制御回路とともに発振ループを形成する帰還回路
と、 前記ベクトル合成された信号に生じる不所望な位相変動
を補正するための回路であって、前記第１の制御回路に
よりベクトル合成される前の前記第1,第２の信号の大き
さ，もしくはベクトル合成された信号の位相を、第２の
制御電圧によって補正する第２の制御回路とを具備した
ことを特徴とする電圧制御形発振器である。
有する第1,第２の信号を出力する位相回路と、 この位相回路からの第1,第２の信号をベクトル合成して
出力し、かつ両信号の合成比を第１の制御電圧によって
制御可能にした第１の制御回路と、 この第１の制御回路からの出力信号を前記位相回路に正
帰還入力するための回路であって、前記位相回路および
第１の制御回路とともに発振ループを形成する帰還回路
と、 前記ベクトル合成された信号に生じる不所望な位相変動
を補正するための回路であって、前記第１の制御回路に
よりベクトル合成される前の前記第1,第２の信号の大き
さ，もしくはベクトル合成された信号の位相を、第２の
制御電圧によって補正する第２の制御回路とを具備した
ことを特徴とする電圧制御形発振器である。
以下本発明の実施例について説明する。まず第１図は本
発明のVCOの第１の実施例を示すブロック図であり，入
力信号a0がそれぞれ印加される移相回路（11），（12）
を有する位相回路（ps）と，各移相回路（11），（12）
の出力信号a1，a2がそれぞれ入力として供給され，出力
として利得制御された信号c1，c2を取出す利得制御回路
（13），（14）と、これら回路（13），（14）からの信
号c1，c2の相対振幅を制御して加算し，合成出力信号a3
を作る加算制御回路（15）と，出力信号a3を入力へ正帰
還するため，タンク回路を含む帰還回路（16）とから成
っている。
発明のVCOの第１の実施例を示すブロック図であり，入
力信号a0がそれぞれ印加される移相回路（11），（12）
を有する位相回路（ps）と，各移相回路（11），（12）
の出力信号a1，a2がそれぞれ入力として供給され，出力
として利得制御された信号c1，c2を取出す利得制御回路
（13），（14）と、これら回路（13），（14）からの信
号c1，c2の相対振幅を制御して加算し，合成出力信号a3
を作る加算制御回路（15）と，出力信号a3を入力へ正帰
還するため，タンク回路を含む帰還回路（16）とから成
っている。
尚，加算制御回路（15）は加算あるいは減算処理にて２
信号を合成するもので，減算も加算の一種として考える
ものとする。そしてこの回路（15）には信号c1，c2の相
対振幅を制御する外部制御電圧VCが供給され，利得制御
回路（13），（14）には，例えばバスラインコントロー
ルによるコントロール信号をD/A変換したアナログ信号
等に基ずく利得制御電圧VAが供給されるようになってお
り，第11図の従来回路に比べ利得制御回路（13），（1
4）が追加されている。
信号を合成するもので，減算も加算の一種として考える
ものとする。そしてこの回路（15）には信号c1，c2の相
対振幅を制御する外部制御電圧VCが供給され，利得制御
回路（13），（14）には，例えばバスラインコントロー
ルによるコントロール信号をD/A変換したアナログ信号
等に基ずく利得制御電圧VAが供給されるようになってお
り，第11図の従来回路に比べ利得制御回路（13），（1
4）が追加されている。
この第１図の回路の基本動作について第２図，第３図を
参照して述べておく。第２図は各部の信号の位相関係を
ベクトル表示したものであり，第３図は利得制御電圧VA
パラメーターの，外部制御電圧VC対発振周波数の特性を
示している。
参照して述べておく。第２図は各部の信号の位相関係を
ベクトル表示したものであり，第３図は利得制御電圧VA
パラメーターの，外部制御電圧VC対発振周波数の特性を
示している。
今，利得制御回路（13），（14）の利得が１の場合（即
ち第11図の従来例と同一構成）で，制御電圧VCの設定値
がVC10（VCOが作動し安定している状態の電圧）にある
とき，信号a1，a2は加算制御回路（15）でそれぞれ等振
幅比で加算され，そのときの出力信号をa30とし，a30の
位相が入力信号a0の位相と等しいとき，中心周波数0
は01で，これが設定の値とする。
ち第11図の従来例と同一構成）で，制御電圧VCの設定値
がVC10（VCOが作動し安定している状態の電圧）にある
とき，信号a1，a2は加算制御回路（15）でそれぞれ等振
幅比で加算され，そのときの出力信号をa30とし，a30の
位相が入力信号a0の位相と等しいとき，中心周波数0
は01で，これが設定の値とする。
ところが実際には位相回路（ps），加算制御回路（1
5），帰還回路（16）を構成する素子の特性変動によっ
て出力信号a30の位相と入力信号a0の位相は等しくなら
ず，進相，遅相と前後に変動する。このときVCOはa30の
位相がa0と等しくなるように0を変化させるため，同
相の状態になったときは周波数のずれた0となる。例
えば第３図の特性F1（VC＝VC10のとき0＝01）が設
計の中心特性としたとき，特性F2（VC＝VC10のとき0
＝02）に変化する。したがってこの02を01にすべ
き調整をしなければならない。仮に第２図で示すように
信号a1がb1に，信号a2がb2に変動したものとすれば，VC
＝VC10のとき出力信号はb30のようになり，信号a30と位
相が異なってきて特性F2のようになる。
5），帰還回路（16）を構成する素子の特性変動によっ
て出力信号a30の位相と入力信号a0の位相は等しくなら
ず，進相，遅相と前後に変動する。このときVCOはa30の
位相がa0と等しくなるように0を変化させるため，同
相の状態になったときは周波数のずれた0となる。例
えば第３図の特性F1（VC＝VC10のとき0＝01）が設
計の中心特性としたとき，特性F2（VC＝VC10のとき0
＝02）に変化する。したがってこの02を01にすべ
き調整をしなければならない。仮に第２図で示すように
信号a1がb1に，信号a2がb2に変動したものとすれば，VC
＝VC10のとき出力信号はb30のようになり，信号a30と位
相が異なってきて特性F2のようになる。
ここで利得制御回路（13），（14）について考える。上
記信号b1を利得制御して信号c1に，また信号b2を利得制
御して信号c2のように設定（利得制御電圧VAによって）
すれば，加算合成した信号はc30となって，VC＝VC10の
ときに素子変動があっても信号c30の位相をa30に一致さ
せることができ，0を01に合せることができる。本
発明の利得制御回路（13），（14）にはかような作用が
ある。
記信号b1を利得制御して信号c1に，また信号b2を利得制
御して信号c2のように設定（利得制御電圧VAによって）
すれば，加算合成した信号はc30となって，VC＝VC10の
ときに素子変動があっても信号c30の位相をa30に一致さ
せることができ，0を01に合せることができる。本
発明の利得制御回路（13），（14）にはかような作用が
ある。
第４図は第１図の回路の具体的実施例を示しており，第
１図と同一部分について同一符号を記している。
１図と同一部分について同一符号を記している。
第４図において、端子P1には入力信号が加えられ，この
入力信号が移相回路（11），（12）に供給される。移相
回路（12）は抵抗R1，R2，コンデンサc1にて成る遅相回
路であり，移相回路（11）は抵抗R3とコンデンサc2にて
成る進相回路である。利得制御回路（14）はトランジス
タQ1，Q2，Q5，Q6および電流源Is1から成り，トランジ
スタQ1，Q2は，エミッタを電流源Is1に共通に接続した
リミッタ増幅用差動アンプD1を成し，トランジスタQ5，
Q6はトランジスタQ1のコレクタ信号を分流するものでQ5
に分流した信号分を出力とする，電流制御による利得制
御用差動アンプD3を成している。また利得制御回路（1
3）は，トランジスタQ3，Q4，Q7，Q8および電流源Is2か
ら成り，トランジスタQ3，Q4はエミッタを電流源Is2に
共通に接続したリミッタ増幅用差動アンプD2を成し，ト
ランジスタQ7，Q8はトランジスタQ3のコレクタ信号を分
流するものでQ7に分流した信号分を出力とする，電流制
御による利得制御用差動アンプD4を成している。そして
トランジスタQ1，Q4のベースにはそれぞれ前記移相回路
（12），（11）の出力が供給され，トランジスタQ2，Q3
のベースにはバイアス電圧VB1が与えられている。また
トランジスタQ5，Q8のベースには端子P3を介して例えば
D/A変換器（17）からのアナログ制御信号VAが供給さ
れ，トランジスタQ6，Q7のベースにはバイアス電圧VB2
が与えられている。尚，トランジスタQ6，Q8のコレクタ
は電圧源VCCに接続されている。
入力信号が移相回路（11），（12）に供給される。移相
回路（12）は抵抗R1，R2，コンデンサc1にて成る遅相回
路であり，移相回路（11）は抵抗R3とコンデンサc2にて
成る進相回路である。利得制御回路（14）はトランジス
タQ1，Q2，Q5，Q6および電流源Is1から成り，トランジ
スタQ1，Q2は，エミッタを電流源Is1に共通に接続した
リミッタ増幅用差動アンプD1を成し，トランジスタQ5，
Q6はトランジスタQ1のコレクタ信号を分流するものでQ5
に分流した信号分を出力とする，電流制御による利得制
御用差動アンプD3を成している。また利得制御回路（1
3）は，トランジスタQ3，Q4，Q7，Q8および電流源Is2か
ら成り，トランジスタQ3，Q4はエミッタを電流源Is2に
共通に接続したリミッタ増幅用差動アンプD2を成し，ト
ランジスタQ7，Q8はトランジスタQ3のコレクタ信号を分
流するものでQ7に分流した信号分を出力とする，電流制
御による利得制御用差動アンプD4を成している。そして
トランジスタQ1，Q4のベースにはそれぞれ前記移相回路
（12），（11）の出力が供給され，トランジスタQ2，Q3
のベースにはバイアス電圧VB1が与えられている。また
トランジスタQ5，Q8のベースには端子P3を介して例えば
D/A変換器（17）からのアナログ制御信号VAが供給さ
れ，トランジスタQ6，Q7のベースにはバイアス電圧VB2
が与えられている。尚，トランジスタQ6，Q8のコレクタ
は電圧源VCCに接続されている。
また加算制御回路（15）はトランジスタQ9〜Q13および
抵抗R4，R5から成り，トランジスタQ9，Q10はエミッタ
をトランジスタQ5のコレクタに共通に接続した差動アン
プD5を成し，トランジスタQ11，Q12はエミッタをトラン
ジスタQ7のコレクタに共通に接続した差動アンプD6を成
している。そしてトランジスタQ9，Q11のコレクタを抵
抗R4を介して電圧源VCCに接続するとともにエミッタフ
ォロアトランジスタQ13のベースに接続し，このトラン
ジスタQ13のエミッタに接続された端子P2から出力信号
を取出すようにしている。そしてトランジスタQ9，Q12
のベースには端子P4を介して制御電圧VCが供給され，ト
ランジスタQ10，Q11のベースにはバイアス電圧VB3が与
えられている。尚，トランジスタQ10，Q12のコレクタは
電圧源VCCに接続されている。また端子P1とP2の間には
タンク回路を含む帰還回路（16）が接続されている。
抵抗R4，R5から成り，トランジスタQ9，Q10はエミッタ
をトランジスタQ5のコレクタに共通に接続した差動アン
プD5を成し，トランジスタQ11，Q12はエミッタをトラン
ジスタQ7のコレクタに共通に接続した差動アンプD6を成
している。そしてトランジスタQ9，Q11のコレクタを抵
抗R4を介して電圧源VCCに接続するとともにエミッタフ
ォロアトランジスタQ13のベースに接続し，このトラン
ジスタQ13のエミッタに接続された端子P2から出力信号
を取出すようにしている。そしてトランジスタQ9，Q12
のベースには端子P4を介して制御電圧VCが供給され，ト
ランジスタQ10，Q11のベースにはバイアス電圧VB3が与
えられている。尚，トランジスタQ10，Q12のコレクタは
電圧源VCCに接続されている。また端子P1とP2の間には
タンク回路を含む帰還回路（16）が接続されている。
次にこの第４図の動作を第５図を参照して説明する。
トランジスタQ1，Q3のコレクタ信号をe1，e3，トランジ
スタQ5，Q7のコレクタ信号をe5，e7，トランジスタQ9，
Q11のコレクタ信号の合成値をea4（端子P2にてea4にな
る）とし，端子P1の入力信号をe0とすると， ea4＝Ｐ・e5＋（１−Ｐ）・e7 ……（１） e5＝ｑ・e1，e7＝（１−ｑ）・e3 ……（２） e1＝−G1・ea2，e3＝G3・ea1 ……（３） となる。ただし ea2：トランジスタQ1のベースでの信号（遅相信号）， ea1：トランジスタQ4のベースでの信号（進相信号）， G1：差動アンプD1の利得， G2：差動アンプD2の利得， P:制御電圧VCに比例して変化する制御系数（０≦Ｐ≦
１）， q:制御電圧VAに比例して変化する制御系数（０≦ｑ≦
１）。
スタQ5，Q7のコレクタ信号をe5，e7，トランジスタQ9，
Q11のコレクタ信号の合成値をea4（端子P2にてea4にな
る）とし，端子P1の入力信号をe0とすると， ea4＝Ｐ・e5＋（１−Ｐ）・e7 ……（１） e5＝ｑ・e1，e7＝（１−ｑ）・e3 ……（２） e1＝−G1・ea2，e3＝G3・ea1 ……（３） となる。ただし ea2：トランジスタQ1のベースでの信号（遅相信号）， ea1：トランジスタQ4のベースでの信号（進相信号）， G1：差動アンプD1の利得， G2：差動アンプD2の利得， P:制御電圧VCに比例して変化する制御系数（０≦Ｐ≦
１）， q:制御電圧VAに比例して変化する制御系数（０≦ｑ≦
１）。
第２図のベクトル対応で示せば第５図のような位相関係
になる。尚，帰還回路（16）は同相帰還でなく所定の遅
相量をもって帰還する。
になる。尚，帰還回路（16）は同相帰還でなく所定の遅
相量をもって帰還する。
（１）式，（２）式，（３）式から ea4＝−Ｐ・ｑ・G1・ea2＋（１−Ｐ）・（１−ｑ）・G2
・ea1 ……（４） となる。
・ea1 ……（４） となる。
と仮定すると（実際はこの値と限らない），このときの
ea4をea40とすると， となる。一般にG1＝G2に設定するから G1＝G2＝G0とすると， となる。この（６）式から分るようにｑの値を制御する
ことによってea4の位相を制御することができる。した
がって帰還回路（16）は固定の移相量の回路でよく，
0はアナログ制御電圧VAで調整することができる。
ea4をea40とすると， となる。一般にG1＝G2に設定するから G1＝G2＝G0とすると， となる。この（６）式から分るようにｑの値を制御する
ことによってea4の位相を制御することができる。した
がって帰還回路（16）は固定の移相量の回路でよく，
0はアナログ制御電圧VAで調整することができる。
こうして第４図の回路は差動アンプD3，D4をVCOの中に
用いるだけで簡単に制御でき，また差動アンプを用いる
ことにより安定した制御をすることができる。
用いるだけで簡単に制御でき，また差動アンプを用いる
ことにより安定した制御をすることができる。
また互に位相差をもつ信号の振幅を制御する方法は色々
あり，第４図に示す例に限らず，第６図のような回路で
も良い。第６図を第４図と同一部分は同一符号を記して
説明する。この第６図では第４図における差動アンプ
D3，D4を除去し，トランジスタQ1，Q3のコレクタをそれ
ぞれ直接差動アンプD5，D6に接続し，差動アンプD1，D2
の共通エミッタをそれぞれトランジスタQ14，Q15のコレ
クタに接続したものである。トランジスタQ14，Q15はエ
ミッタを電流源Is3に共通に接続した利得制御用差動ア
ンプD7を構成し，トランジスタQ15のベースには前記ア
ナログ制御電圧VAを供給し，トランジスタQ14のベース
にはバイアス電圧VB4を与えている。
あり，第４図に示す例に限らず，第６図のような回路で
も良い。第６図を第４図と同一部分は同一符号を記して
説明する。この第６図では第４図における差動アンプ
D3，D4を除去し，トランジスタQ1，Q3のコレクタをそれ
ぞれ直接差動アンプD5，D6に接続し，差動アンプD1，D2
の共通エミッタをそれぞれトランジスタQ14，Q15のコレ
クタに接続したものである。トランジスタQ14，Q15はエ
ミッタを電流源Is3に共通に接続した利得制御用差動ア
ンプD7を構成し，トランジスタQ15のベースには前記ア
ナログ制御電圧VAを供給し，トランジスタQ14のベース
にはバイアス電圧VB4を与えている。
また，第４図，第６図のように位相差の異なる信号の両
者を利得制御しても良いが，いずれか一方を利得するよ
うにしても良い。
者を利得制御しても良いが，いずれか一方を利得するよ
うにしても良い。
今までの説明は，0の調整として動作を述べてきた
が，第４図，第６図の回路は次のような使い方もでき
る。VCOの無調整化を計る場合，0が広い範囲で変動す
る。このため引込範囲内まで0を強制的に制御し，引
込んだ後は制御信号を所定の信号にもどす方法である。
例えばVAは制御信号のないときは所定のバイアス電圧V
A1とし，制御信号としてのこぎり波をそのVA1に載せ
る。例えばカラーテレビジョン受像機の色同期回路に
て，白黒チャンネル時はのこぎり波で0を可変範囲内
の一方の値から他方の値へとスイープさせ，カラーチャ
ンネルに切替えた瞬間スイープしている0がある値に
なったとき引込むようにする。引込むことによってキラ
ー電圧が解除し，スイープを止める。このような無調整
化VCOに適した回路として使える。
が，第４図，第６図の回路は次のような使い方もでき
る。VCOの無調整化を計る場合，0が広い範囲で変動す
る。このため引込範囲内まで0を強制的に制御し，引
込んだ後は制御信号を所定の信号にもどす方法である。
例えばVAは制御信号のないときは所定のバイアス電圧V
A1とし，制御信号としてのこぎり波をそのVA1に載せ
る。例えばカラーテレビジョン受像機の色同期回路に
て，白黒チャンネル時はのこぎり波で0を可変範囲内
の一方の値から他方の値へとスイープさせ，カラーチャ
ンネルに切替えた瞬間スイープしている0がある値に
なったとき引込むようにする。引込むことによってキラ
ー電圧が解除し，スイープを止める。このような無調整
化VCOに適した回路として使える。
次に本発明の他の実施例について第７図を参照して説明
する。この第７図は移相回路（11），（12）の出力a1，
a2を加算制御回路（15）に供給するとともに，さらに別
の加算制御回路（18）に供給するようにし，加算制御回
路（15）は制御電圧VCで制御し，他方の加算制御回路
（18）はアナログ制御電圧VAで制御するようにしたもの
である。そして両回路（15），（18）の出力a41とa42を
合成した出力信号a4を帰還回路（16）を介して入力側に
帰還している。
する。この第７図は移相回路（11），（12）の出力a1，
a2を加算制御回路（15）に供給するとともに，さらに別
の加算制御回路（18）に供給するようにし，加算制御回
路（15）は制御電圧VCで制御し，他方の加算制御回路
（18）はアナログ制御電圧VAで制御するようにしたもの
である。そして両回路（15），（18）の出力a41とa42を
合成した出力信号a4を帰還回路（16）を介して入力側に
帰還している。
この第７図の構成は互に位相の異なる２つの信号を加算
制御回路（18）で相対振幅比を変えて加算した後，加算
制御回路（15）の出力と合成する方式である。
制御回路（18）で相対振幅比を変えて加算した後，加算
制御回路（15）の出力と合成する方式である。
第８図は第７図の具体的実施例を示したもので，加算制
御回路（15）は差動アンプD5，D6および差動アンプD1，
D2にて成っており，差動アンプD5，D6への制御電圧Vcを
制御することで位相の異なる２つの信号の相対的振幅比
を変えて加算するようにしている。一方，加算制御回路
（18）は加算制御回路（15）と同様の構成をしており，
トランジスタQ20，Q21および電流源Is5による差動アン
プD10と，トランジスタQ22，Q23および電流源Is6による
差動アンプD11を有し，さらにトランジスタQ16，Q17に
よる差動アンプD8と，トランジスタQ18，Q19による差動
アンプD9を有して成る。トランジスタQ20のベースには
移相回路（12）の出力ea2が供給され，トランジスタQ23
のベースには移相回路（11）の出力ea1が供給され，ト
ランジスタQ16，Q19のベースにはアナログ制御電圧VAが
供給されるようになっている。そしてトランジスタ
Q16，Q18のコレクタ（加算制御回路18の出力）はトラン
ジスタQ9，Q11のコレクタ（加算制御回路15の出力）に
結合している。尚，トランジスタQ21，Q22のベースには
バイアス電圧VB1が与えられ，トランジスタQ17，Q18の
ベースにはバイアス電圧VB5が与えられており，トラン
ジスタQ21，Q23，Q17，Q19のコレクタは電圧源VCCに接
続されている。
御回路（15）は差動アンプD5，D6および差動アンプD1，
D2にて成っており，差動アンプD5，D6への制御電圧Vcを
制御することで位相の異なる２つの信号の相対的振幅比
を変えて加算するようにしている。一方，加算制御回路
（18）は加算制御回路（15）と同様の構成をしており，
トランジスタQ20，Q21および電流源Is5による差動アン
プD10と，トランジスタQ22，Q23および電流源Is6による
差動アンプD11を有し，さらにトランジスタQ16，Q17に
よる差動アンプD8と，トランジスタQ18，Q19による差動
アンプD9を有して成る。トランジスタQ20のベースには
移相回路（12）の出力ea2が供給され，トランジスタQ23
のベースには移相回路（11）の出力ea1が供給され，ト
ランジスタQ16，Q19のベースにはアナログ制御電圧VAが
供給されるようになっている。そしてトランジスタ
Q16，Q18のコレクタ（加算制御回路18の出力）はトラン
ジスタQ9，Q11のコレクタ（加算制御回路15の出力）に
結合している。尚，トランジスタQ21，Q22のベースには
バイアス電圧VB1が与えられ，トランジスタQ17，Q18の
ベースにはバイアス電圧VB5が与えられており，トラン
ジスタQ21，Q23，Q17，Q19のコレクタは電圧源VCCに接
続されている。
この第８図の回路の動作について説明する。トランジス
タQ1，Q3のコレクタ信号をe1，e3，トランジスタQ20，Q
22のコレクタ信号をe20，e22とし，差動アンプD1，D2，
D10，D11の利得をそれぞれ等しくG0とし，出力信号をea
4とすると， e1＝e20＝−G0・ea2 ……（７） e3＝e22＝G0・ea1 ……（８） ea4＝−G0・Ｐ・ea2＋G0（１−Ｐ）ea1 −G0・・ea2＋G0（１−ｑ）ea1 ＝G0｛−（Ｐ＋ｑ）・ea2＋（１−ｐ）（１−ｑ）・e
a1｝ ……（９） となる。
タQ1，Q3のコレクタ信号をe1，e3，トランジスタQ20，Q
22のコレクタ信号をe20，e22とし，差動アンプD1，D2，
D10，D11の利得をそれぞれ等しくG0とし，出力信号をea
4とすると， e1＝e20＝−G0・ea2 ……（７） e3＝e22＝G0・ea1 ……（８） ea4＝−G0・Ｐ・ea2＋G0（１−Ｐ）ea1 −G0・・ea2＋G0（１−ｑ）ea1 ＝G0｛−（Ｐ＋ｑ）・ea2＋（１−ｐ）（１−ｑ）・e
a1｝ ……（９） となる。
尚,Pは制御電圧VCに比例して変化する制御系数（０≦Ｐ
≦１）で,qは制御電圧VAに比例して変化する制御系数
（０≦ｑ≦１）である。
≦１）で,qは制御電圧VAに比例して変化する制御系数
（０≦ｑ≦１）である。
この（９）式から分るようにｑの制御，つまり制御電圧
VAによって出力位相を調整することができ，ひいては
0が調整できる。
VAによって出力位相を調整することができ，ひいては
0が調整できる。
この第７図，第８図は移相回路（11），（12）と加算制
御回路（18）を組合せた可変位相回路を設けてVCOの発
振ループの一部に並列に付加した回路であるが，並列付
加のほかに直列に接続した構成にすることもできる。そ
の例を第９図，第10図に示している。
御回路（18）を組合せた可変位相回路を設けてVCOの発
振ループの一部に並列に付加した回路であるが，並列付
加のほかに直列に接続した構成にすることもできる。そ
の例を第９図，第10図に示している。
第９図はブロック図であり，第７図と違う点は加算制御
回路（15）の出力と帰還回路（16）の間に直列に可変位
相回路（19）を設け，制御電圧VAによって出力位相を制
御するようにしたものである。
回路（15）の出力と帰還回路（16）の間に直列に可変位
相回路（19）を設け，制御電圧VAによって出力位相を制
御するようにしたものである。
第10図は第９図の具体的実施例であり，加算制御回路
（15）を構成するトランジスタQ9，Q11のコレクタとエ
ミッタフォロアトランジスタQ13のベースとの間に可変
位相回路（19）を設けたことにある。この可変位相回路
（19）は，エミッタをトランジスタQ9のコレクタに共通
に接続したトランジスタQ24，Q25で成る差動アンプD12
と，トランジスタQ24，Q25の各コレクタと電圧源VCC間
に接続した抵抗R6，R7と，両コレクタ間に接続したコン
デンサC3とを有しており，トランジスタQ24のベースに
バイアス電圧VB5を与え，トランジスタQ25のベースに制
御電圧VAを供給するようにし，トランジスタQ24のコレ
クタをトランジスタQ13のベースに接続している。
（15）を構成するトランジスタQ9，Q11のコレクタとエ
ミッタフォロアトランジスタQ13のベースとの間に可変
位相回路（19）を設けたことにある。この可変位相回路
（19）は，エミッタをトランジスタQ9のコレクタに共通
に接続したトランジスタQ24，Q25で成る差動アンプD12
と，トランジスタQ24，Q25の各コレクタと電圧源VCC間
に接続した抵抗R6，R7と，両コレクタ間に接続したコン
デンサC3とを有しており，トランジスタQ24のベースに
バイアス電圧VB5を与え，トランジスタQ25のベースに制
御電圧VAを供給するようにし，トランジスタQ24のコレ
クタをトランジスタQ13のベースに接続している。
この第10図にあっても制御電圧VAの変化によって出力位
相を変えることができる。
相を変えることができる。
このように本発明の電圧制御形発振器は，アナログ制御
電圧によってVCOの周波数の設定が容易にでき，差動ア
ンプ構成によれば安定した設定周波数となる。
電圧によってVCOの周波数の設定が容易にでき，差動ア
ンプ構成によれば安定した設定周波数となる。
またバスラインコントロール方式に好適な回路であり，
半導体集積化も容易である。
半導体集積化も容易である。
第１図は本発明の電圧制御形発振器の一実施例を示すブ
ロック図，第２図は本発明の基本動作を説明するための
信号ベクトル図，第３図は同じく動作説明用の特性図，
第４図は第１図の具体的回路例を示す接続図，第５図は
第４図の動作説明用信号ベクトル図，第６図は第４図の
変形例を示す接続図，第７図は本発明の他の実施例を示
すブロック図，第８図は第７図の具体的回路例を示す接
続図，第９図は本発明のさらに他の実施例を示すブロッ
ク図，第10図は第９図の具体的回路例を示す接続図，第
11図は従来の電圧制御形発振器を示すブロック図，第12
図は第11図の動作説明用信号ベクトル図である。 PS……位相回路， 11,12……移相回路， 15……加算制御回路（信号合成回路）， 16……帰還回路， 17……D/A変換器， 13,14,18,19……位相可変用制御手段
ロック図，第２図は本発明の基本動作を説明するための
信号ベクトル図，第３図は同じく動作説明用の特性図，
第４図は第１図の具体的回路例を示す接続図，第５図は
第４図の動作説明用信号ベクトル図，第６図は第４図の
変形例を示す接続図，第７図は本発明の他の実施例を示
すブロック図，第８図は第７図の具体的回路例を示す接
続図，第９図は本発明のさらに他の実施例を示すブロッ
ク図，第10図は第９図の具体的回路例を示す接続図，第
11図は従来の電圧制御形発振器を示すブロック図，第12
図は第11図の動作説明用信号ベクトル図である。 PS……位相回路， 11,12……移相回路， 15……加算制御回路（信号合成回路）， 16……帰還回路， 17……D/A変換器， 13,14,18,19……位相可変用制御手段
Claims (4)
- 【請求項１】入力された信号を移相処理して互に所定の
位相差を有する第1,第２の信号を出力する位相回路と、 この位相回路からの第1,第２の信号をベクトル合成して
出力し、かつ両信号の合成比を第１の制御電圧によって
制御可能にした第１の制御回路と、 この第１の制御回路からの出力信号を前記位相回路に正
帰還入力するための回路であって、前記位相回路および
第１の制御回路とともに発振ループを形成する帰還回路
と、 前記ベクトル合成された信号に生じる不所望な位相変動
を補正するための回路であって、前記第１の制御回路に
よりベクトル合成される前の前記第1,第２の信号の大き
さ、もしくはベクトル合成された信号の位相を、第２の
制御電圧によって補正する第２の制御回路とを具備した
ことを特徴とする電圧制御形発振器。 - 【請求項２】前記第２の制御回路は、前記位相回路と第
１の制御回路との間に直列に設けられ、前記第1,第２の
信号の大きさを前記第２の制御電圧によって制御可能に
した第１の回路を含み、この第１の回路にて制御された
第1,第２の信号を前記第１の制御回路に供給するように
したことを特徴とする特許請求の範囲第１項記載の電圧
制御形発振器。 - 【請求項３】前記第２の制御回路は、前記第１の制御回
路に並列に設けられ、前記位相回路からの第1,第２の信
号の大きさを前記第２の制御電圧によって制御し、かつ
ベクトル合成する第２の回路を含み、この第２の回路か
らの出力信号を前記第１の制御回路の出力信号に加算し
て位相補正するようにしたことを特徴とする特許請求の
範囲第１項記載の電圧制御形発振器。 - 【請求項４】前記第２の制御回路は、第１の制御回路の
出力側に直列に設けられ、前記第１の制御回路からの出
力信号の位相を前記第２の制御電圧によって補正する第
３の回路を含むことを特徴とする特許請求の範囲第１項
記載の電圧制御形発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044539A JPH0691367B2 (ja) | 1985-03-08 | 1985-03-08 | 電圧制御形発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044539A JPH0691367B2 (ja) | 1985-03-08 | 1985-03-08 | 電圧制御形発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61205007A JPS61205007A (ja) | 1986-09-11 |
| JPH0691367B2 true JPH0691367B2 (ja) | 1994-11-14 |
Family
ID=12694310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60044539A Expired - Lifetime JPH0691367B2 (ja) | 1985-03-08 | 1985-03-08 | 電圧制御形発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691367B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2792415B2 (ja) * | 1993-12-07 | 1998-09-03 | 日本電気株式会社 | 発振回路 |
| US6204733B1 (en) * | 1998-07-31 | 2001-03-20 | Vitesse Semiconductor Corp. | Multiple-phase-interpolation LC voltage-controlled oscillator |
| US8525562B1 (en) * | 2012-08-28 | 2013-09-03 | DS Zodiac, Inc. | Systems and methods for providing a clock signal using analog recursion |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE806098A (fr) * | 1973-03-28 | 1974-02-01 | Siemens Ag | Procede de fabrication de silicium ou autre matiere semi-conductrice tres pure |
-
1985
- 1985-03-08 JP JP60044539A patent/JPH0691367B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61205007A (ja) | 1986-09-11 |
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