JPS61205007A - 電圧制御形発振器 - Google Patents
電圧制御形発振器Info
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- JPS61205007A JPS61205007A JP4453985A JP4453985A JPS61205007A JP S61205007 A JPS61205007 A JP S61205007A JP 4453985 A JP4453985 A JP 4453985A JP 4453985 A JP4453985 A JP 4453985A JP S61205007 A JPS61205007 A JP S61205007A
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- circuit
- signal
- phase
- control
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はアナログ信号によって発振周波数を制御する
ようにした電圧制御形発振器に関し。
ようにした電圧制御形発振器に関し。
特に回路構成素子の素子値の変動による影響に対処し発
振周波数を安定にした発根器である。
振周波数を安定にした発根器である。
一般にカラーテレビジョン受像機やビデオテープレコー
ダ等の電子機器にあっては、信号処、理回路に電圧制御
形発振器（ＶＣＯ）が用いられている。例えばカラーテ
レビジョン受像機で云えば水平発振回路や色同期発振回
路がある。
ダ等の電子機器にあっては、信号処、理回路に電圧制御
形発振器（ＶＣＯ）が用いられている。例えばカラーテ
レビジョン受像機で云えば水平発振回路や色同期発振回
路がある。
第１１図は従来、半導体集積回路で最もよく用い
ちられている代表的なりＣＯの構成をブロック図で示し
たものである。この＠１１図の回路は。
たものである。この＠１１図の回路は。
移相回路（１）、 （２）を含んで入力信号ａＯを互
に位相差の異なる信号ａｌ、 ａ２として取出すための
位相回路（ｐｓ）と、上記信号ａｌ、 ａ２を外部制御
電圧Ｖｃにて相対的振幅を制御して加算し、その合成出
力信号ａ３を作る加算制御回路（３）と、出力信号ａ３
をタンク回路にて所定の周波数を通過させ、かつ増幅し
て入力へ正帰還する帰還回路（４）によって構成されて
いる。
に位相差の異なる信号ａｌ、 ａ２として取出すための
位相回路（ｐｓ）と、上記信号ａｌ、 ａ２を外部制御
電圧Ｖｃにて相対的振幅を制御して加算し、その合成出
力信号ａ３を作る加算制御回路（３）と、出力信号ａ３
をタンク回路にて所定の周波数を通過させ、かつ増幅し
て入力へ正帰還する帰還回路（４）によって構成されて
いる。
第１２図は第１１図の回路の信号ベクトルを示すもので
２位相関係に着目した図である。入力信号ａＯを基準と
して移相回路（１）、 （２）にて移相した信号ａｌ
、 ａ２を作る。図では信号ａｌ＆ま進相。
２位相関係に着目した図である。入力信号ａＯを基準と
して移相回路（１）、 （２）にて移相した信号ａｌ
、 ａ２を作る。図では信号ａｌ＆ま進相。
信号ａ２は遅相になっている。信号ａ１． ａ２＆！そ
れぞれ振幅を適宜制御されて加算され、出力信号ａ３が
得られる。そしてこの信号ａ３＆ま帰還回路（４）によ
って信号ａＯまで位相回転して発振し。
れぞれ振幅を適宜制御されて加算され、出力信号ａ３が
得られる。そしてこの信号ａ３＆ま帰還回路（４）によ
って信号ａＯまで位相回転して発振し。
電圧制御発振器の発振周波数（自由発振周波数）は前記
制御電圧Ｖｃが所定値（ｖＣｌ）のとき基準の周波数と
なるように設計される。
制御電圧Ｖｃが所定値（ｖＣｌ）のとき基準の周波数と
なるように設計される。
ところでト述の如き発振器にあっては１回路を構成する
素子の特性に変動が生じると２発振周波数が変動するた
め、所定の周波数に設定すべく可変容量や可変抵抗等の
調整素子を設けている。
素子の特性に変動が生じると２発振周波数が変動するた
め、所定の周波数に設定すべく可変容量や可変抵抗等の
調整素子を設けている。
一方、最近ではディジタル技術の進歩に伴（・。
調整を要する回路においても）（スラインコントロール
方式が利用され、所定の値に制御した後。
方式が利用され、所定の値に制御した後。
その値を維持するためのコントロール信号をメモリ等に
記憶し、パスラインで常時制御するようにした技術も生
れている。
記憶し、パスラインで常時制御するようにした技術も生
れている。
上述の如きパスラインコントロール方式は。
パスラインで送られる信号がディジタル信号であるため
、これをディジタル・アナログ変換器（Ｄ／Ａ変換器）
でアナログ信号に変換し、そのアナログ信号を利用して
所定の制御を成すようＫしている。しかしながら前述の
発振器における前記可変容量や可変抵抗等の調整素子は
機械的制御であるため、アナログ信号で直接駆動するこ
とはできず、何らかの電気−機械的変換技術を介在させ
ねばならなかった。
、これをディジタル・アナログ変換器（Ｄ／Ａ変換器）
でアナログ信号に変換し、そのアナログ信号を利用して
所定の制御を成すようＫしている。しかしながら前述の
発振器における前記可変容量や可変抵抗等の調整素子は
機械的制御であるため、アナログ信号で直接駆動するこ
とはできず、何らかの電気−機械的変換技術を介在させ
ねばならなかった。
したがってパスラインコントロール方式を第１１図の如
きｖＣＯに適用するには不向きであった。
きｖＣＯに適用するには不向きであった。
本発明は、アナログ信号（直流または交流）で自由発振
周波数を制御でき、もって発振周波数の安定化を計った
電圧制御発振器を提供することを目的とする。
周波数を制御でき、もって発振周波数の安定化を計った
電圧制御発振器を提供することを目的とする。
本発明は、互に所定の位相差を有する２信号を発生させ
る位相回路と、この位相回路にて得られた２信号を加算
もしくは減算して両信号を合成し第１の制御電圧によっ
てその合成の割合いが変化できるようにした信号合成回
路と、この信号合成回路より得られた合成信号を前記位
相回路に正帰還せしめる帰還回路とで形成したループを
備える電圧制御形発振器であって。
る位相回路と、この位相回路にて得られた２信号を加算
もしくは減算して両信号を合成し第１の制御電圧によっ
てその合成の割合いが変化できるようにした信号合成回
路と、この信号合成回路より得られた合成信号を前記位
相回路に正帰還せしめる帰還回路とで形成したループを
備える電圧制御形発振器であって。
前記ループ内に、前記帰還せしめる信号の位相を第２の
制御電圧によって制御するようにした位相可変用制御手
段を設けて成る電圧制御形発振器である。
制御電圧によって制御するようにした位相可変用制御手
段を設けて成る電圧制御形発振器である。
〔発明の実施例〕
以下本発明の実施例について説明する。まず第１図は本
発明のｖＣＯの第１の実施例を示すブロック図であり、
入力信号ａＯがそれぞれ印加される移相回路（１１）、
（１２）を有する位相回路（ｐｓ）と、各移相回路（
１１）、 （１２）の出力信号ａｌ。
発明のｖＣＯの第１の実施例を示すブロック図であり、
入力信号ａＯがそれぞれ印加される移相回路（１１）、
（１２）を有する位相回路（ｐｓ）と、各移相回路（
１１）、 （１２）の出力信号ａｌ。
ａ２がそれぞれ入力として供給され、出力とじて利得制
御された信号Ｃ１，Ｃ２を取出す利得制御回路（１３）
、 （１４）と、これら回路（１３）、 （１４）から
の信号Ｃ１，Ｃ２の相対振幅を制御して加算し２合成出
力信号ａ３を作る加算制御回路（１５）と、出力信号ａ
３を入力へ正帰還するため、タンク回路を含む帰還回路
（１６）とから成っている。
御された信号Ｃ１，Ｃ２を取出す利得制御回路（１３）
、 （１４）と、これら回路（１３）、 （１４）から
の信号Ｃ１，Ｃ２の相対振幅を制御して加算し２合成出
力信号ａ３を作る加算制御回路（１５）と、出力信号ａ
３を入力へ正帰還するため、タンク回路を含む帰還回路
（１６）とから成っている。
尚、加算制御回路（１５）は加算あるいは減算処理にて
２信号を合成するもので、減算も加算の一種として考え
るものとする。そしてこの回路（１５）には信号Ｃ１，
Ｃ２の相対振幅を制御する外部制御電圧Ｖａが供給され
、利得制御回路（１３） 。
２信号を合成するもので、減算も加算の一種として考え
るものとする。そしてこの回路（１５）には信号Ｃ１，
Ｃ２の相対振幅を制御する外部制御電圧Ｖａが供給され
、利得制御回路（１３） 。
（１４）には２例えばパスラインコントロールによるコ
ントロール信号な乃４．変換したアナログ信利 号等に基ず（電得制御電圧Ｖムが供給されるよう罠なっ
ており、第１１図の従来回路に比べ利得制御回路（１３
）、 （１４）が追加されている。
ントロール信号な乃４．変換したアナログ信利 号等に基ず（電得制御電圧Ｖムが供給されるよう罠なっ
ており、第１１図の従来回路に比べ利得制御回路（１３
）、 （１４）が追加されている。
この第１図の回路の基本動作について第２図。
第３図を参照して述べておく。第２図は各部の信号の位
相関係をベクトル表示したものであり。
相関係をベクトル表示したものであり。
第３図は利得制御電圧Ｖｈパラメーターの、外部制御電
圧Ｖｃ対発襲周波数の特性を示している。
圧Ｖｃ対発襲周波数の特性を示している。
今、利得制御回路（１３）、 （１４）の利得が１の場
合（即ち第１１図の従来例と同一構成）で、制御電圧Ｖ
Ｃの設定値がＶｃｌｏ（ＶＣＯが作動し安定している状
態の電圧）Ｋあるとき、信号ａｌ、 ａ２は加算制御回
路（工５）でそれぞれ等振幅比で加算され、そのときの
出力信号を８３０とし、 ａ３０の位相が入力信号ａ
Ｏの位相と等しいとき、中心周波数ｆＯはｆｏｌで、こ
れが設定の値とするうところが実際には位相回路（ｐｓ
）、加算制御回路（１５） 、帰還回路（１６）を構成
する素子の特性変効によって出力信号ａ３０の位相と入
力信号ａＯの位相は等しくならず、進相、遅相と前後に
変動する。このときｖＣＯはａ３０の位相がａＯと等し
くなるようにｆＯを変化させるため、同相の状態になっ
たときは周波数のずれたｆＯとなる。例えば第３図の特
性Ｆｌ （ＶＣ＝ＶＣＩＯ（７） トキｆＯ＝ ｆＯＸ
）が設計の中心特性としたとき、特性Ｆｚ（Ｖａ＝Ｖ
ａｘｏのときｆｏ＝ ｆＯ２）に変化するつしたがって
このｆＯ２をｆｏｌにすべき調整をしなければならない
。仮に第２図で示すように信号ａ１がｂｌ１７（。
合（即ち第１１図の従来例と同一構成）で、制御電圧Ｖ
Ｃの設定値がＶｃｌｏ（ＶＣＯが作動し安定している状
態の電圧）Ｋあるとき、信号ａｌ、 ａ２は加算制御回
路（工５）でそれぞれ等振幅比で加算され、そのときの
出力信号を８３０とし、 ａ３０の位相が入力信号ａ
Ｏの位相と等しいとき、中心周波数ｆＯはｆｏｌで、こ
れが設定の値とするうところが実際には位相回路（ｐｓ
）、加算制御回路（１５） 、帰還回路（１６）を構成
する素子の特性変効によって出力信号ａ３０の位相と入
力信号ａＯの位相は等しくならず、進相、遅相と前後に
変動する。このときｖＣＯはａ３０の位相がａＯと等し
くなるようにｆＯを変化させるため、同相の状態になっ
たときは周波数のずれたｆＯとなる。例えば第３図の特
性Ｆｌ （ＶＣ＝ＶＣＩＯ（７） トキｆＯ＝ ｆＯＸ
）が設計の中心特性としたとき、特性Ｆｚ（Ｖａ＝Ｖ
ａｘｏのときｆｏ＝ ｆＯ２）に変化するつしたがって
このｆＯ２をｆｏｌにすべき調整をしなければならない
。仮に第２図で示すように信号ａ１がｂｌ１７（。
信号ａ２がｂ２に変動したものとすれば、 Ｖｃ＝Ｖａ
ｘ。
ｘ。
のとき出力信号はｂ３ｏのよ５になり、信号ａＳＯと位
相が異なってきて特性Ｆ２のようＫなる。
相が異なってきて特性Ｆ２のようＫなる。
ここで利得制御回路（１３）、 （１４）について考え
る。上記信号ｂｌを利得制御して信号ｃ１に、また信号
ｂ２を利得制御して信号ｃ２のように設定（利得制御電
圧ＶＡによって）すれば、加痺合成した信号はＣ３０と
なって、 ｙｃ＝ｖａ１ｏのときに素子変動がありても
信号Ｃ３０の位相を８３０に一致させることができ、ｆ
Ｏをｆｏｌに合せることができる。
る。上記信号ｂｌを利得制御して信号ｃ１に、また信号
ｂ２を利得制御して信号ｃ２のように設定（利得制御電
圧ＶＡによって）すれば、加痺合成した信号はＣ３０と
なって、 ｙｃ＝ｖａ１ｏのときに素子変動がありても
信号Ｃ３０の位相を８３０に一致させることができ、ｆ
Ｏをｆｏｌに合せることができる。
本発明の利得制御回路（１３）、 （１４）にはかよう
な作用がある。
な作用がある。
第４図は第１図の回路の具体的実施例を示しており、第
１図と同一部分について同一符号を記している。
１図と同一部分について同一符号を記している。
第４図において、端子Ｐｘには入力信号が加えられ、こ
の入力信号が移相回路（１１）、 （１２）Ｋ供給され
る。移相回路（１２）は抵抗Ｒ１，几２．コンデンサＣ
１にて成る遅相回路であり、移相回路（１１）は抵抗師
とコンデンサｃ２にて成る進相回路である。利得制御回
路（１４）はトランジスタＱｌ、 Ｃ２゜Ｃ５，Ｃ６お
よび電流源Ｉｓｘから成り、トランジスタＱｌ、 Ｃ２
は、エミッタを電流源ＩＳＩに共通に接続したリミッタ
増幅用差動アンプ０１を成し、トランジスタＱ５． Ｑ
ａはトランジスタ叩のコレクツ１ｊ号を分流するもので
Ｃ５に分流した信号分を出力とする。電流制御による利
得制御用差動アンプＤ３を成している。また利得制御回
路（１３）は。
の入力信号が移相回路（１１）、 （１２）Ｋ供給され
る。移相回路（１２）は抵抗Ｒ１，几２．コンデンサＣ
１にて成る遅相回路であり、移相回路（１１）は抵抗師
とコンデンサｃ２にて成る進相回路である。利得制御回
路（１４）はトランジスタＱｌ、 Ｃ２゜Ｃ５，Ｃ６お
よび電流源Ｉｓｘから成り、トランジスタＱｌ、 Ｃ２
は、エミッタを電流源ＩＳＩに共通に接続したリミッタ
増幅用差動アンプ０１を成し、トランジスタＱ５． Ｑ
ａはトランジスタ叩のコレクツ１ｊ号を分流するもので
Ｃ５に分流した信号分を出力とする。電流制御による利
得制御用差動アンプＤ３を成している。また利得制御回
路（１３）は。
トランジスタＱ３．Ｑ匂Ｑ７． Ｃ８および電流源ＩＳ
２から成り、トランジスタＱ３．Ｑ４はエミッタを電流
源ＩＳ２に共通罠接続したリミッタ増幅用差動アンプＤ
２を成し、トランジスタＱ７．Ｑ８はトランジスタＱ３
のコレクタ信号を分流するものでＱフに分流した信号分
を出力とする。電流制御による利得制御用差動アンプＤ
４を成している。そしてトランジスタＱｌ、 Ｃ４のベ
ースにはそれぞれ前記移相回路（１２）、 （１１）の
出力が供給され、トランジスタＱ２．Ｑ３のベースには
バイアス電圧ＶＢＩ ６＝与えられている。またトラン
ジスタＱ５．ＱＢのべ−スには端子Ｐ３を介して例えば
ツ４．変換器（１７）からのアナログ制御信号Ｖムが供
給され、トランジスタＱ６．Ｑツのベースにはバイアス
電圧ＶＢ２が与えられている。尚、トランジスタ中、
ＱＥ３のコレクタは電圧源Ｖａａに接続されている。
２から成り、トランジスタＱ３．Ｑ４はエミッタを電流
源ＩＳ２に共通罠接続したリミッタ増幅用差動アンプＤ
２を成し、トランジスタＱ７．Ｑ８はトランジスタＱ３
のコレクタ信号を分流するものでＱフに分流した信号分
を出力とする。電流制御による利得制御用差動アンプＤ
４を成している。そしてトランジスタＱｌ、 Ｃ４のベ
ースにはそれぞれ前記移相回路（１２）、 （１１）の
出力が供給され、トランジスタＱ２．Ｑ３のベースには
バイアス電圧ＶＢＩ ６＝与えられている。またトラン
ジスタＱ５．ＱＢのべ−スには端子Ｐ３を介して例えば
ツ４．変換器（１７）からのアナログ制御信号Ｖムが供
給され、トランジスタＱ６．Ｑツのベースにはバイアス
電圧ＶＢ２が与えられている。尚、トランジスタ中、
ＱＥ３のコレクタは電圧源Ｖａａに接続されている。
また加算制御回路（１５）はトランジスタＱ９〜Ｑ１３
および抵抗＆、肋から成り、トランジスタＱ９． ＱＩ
Ｏはエミッタをトランジスタ中のコレクタに共通に接続
した差動アンプＤ５を成し、トランジスタＱｌｌ、 Ｇ
１２はエミッタをトランジスタ中フのコレクタに共通に
接続した差動アンプＤ６を成している。そしてトランジ
スタＱ９． Ｑｌｌのコレクタを抵抗也を介して電圧源
Ｖｃａ Ｋ接続するとともにエミッタフォロアトランジ
スタＱ１３のベースに接続し、このトランジスタＱ１３
のエミッタに接続された端子Ｐ２から出力信号を取出す
ようにしている。そしてトランジスタＱ９． Ｇ１２
のベースには端子Ｐ４を介して制御電圧Ｖａが供給され
、トランジスタＱｌｏ、Ｑｘｌのベースにはバイアス電
圧ＶＢ３が与えられている。尚、トランジスタＱＩＯ，
Φ２のコレクタは電圧源ＶｃｃＫ接続されている。また
端子Ｐ１とＰ２の間にはタンク回路を含む帰還回路（１
６）が接続されている。
および抵抗＆、肋から成り、トランジスタＱ９． ＱＩ
Ｏはエミッタをトランジスタ中のコレクタに共通に接続
した差動アンプＤ５を成し、トランジスタＱｌｌ、 Ｇ
１２はエミッタをトランジスタ中フのコレクタに共通に
接続した差動アンプＤ６を成している。そしてトランジ
スタＱ９． Ｑｌｌのコレクタを抵抗也を介して電圧源
Ｖｃａ Ｋ接続するとともにエミッタフォロアトランジ
スタＱ１３のベースに接続し、このトランジスタＱ１３
のエミッタに接続された端子Ｐ２から出力信号を取出す
ようにしている。そしてトランジスタＱ９． Ｇ１２
のベースには端子Ｐ４を介して制御電圧Ｖａが供給され
、トランジスタＱｌｏ、Ｑｘｌのベースにはバイアス電
圧ＶＢ３が与えられている。尚、トランジスタＱＩＯ，
Φ２のコレクタは電圧源ＶｃｃＫ接続されている。また
端子Ｐ１とＰ２の間にはタンク回路を含む帰還回路（１
６）が接続されている。
次にこの第４図の動作を第５図を参照して説明する。
トランジスタ中ユ、Ｑ３のコレクタ信号をｅｌ、 ｅ３
゜トランジスタＱ５．Ｑフのコレクタ信号を２５． ｅ
’７゜トランジスタＱ９． Ｑｌｌのコレクタ信号の合
成値をｅａ４（端子Ｐ２にてｅａ４になる）とし、端子
Ｐ１の入力信号なｅＯとすると。
゜トランジスタＱ５．Ｑフのコレクタ信号を２５． ｅ
’７゜トランジスタＱ９． Ｑｌｌのコレクタ信号の合
成値をｅａ４（端子Ｐ２にてｅａ４になる）とし、端子
Ｐ１の入力信号なｅＯとすると。
ｅａ４＝Ｐ＠ｅ５＋ （１−Ｐ ） Ｓ ｅｔ −・−
−（１）ｅ５＝ｆ）−＠ｅｌ、 ｅフ ＝（１−
４） ・ｅ３ ・・（２）ｅｌ＝ −Ｑｌｅｅａ２
、 ｅ３＝＝ Ｇ３１１ｅａｌ−・−・・・（３）と
なる。ただし ｅａ２ ： ）ランジスタＱ１のベースでの信号（遅相
信号）。
−（１）ｅ５＝ｆ）−＠ｅｌ、 ｅフ ＝（１−
４） ・ｅ３ ・・（２）ｅｌ＝ −Ｑｌｅｅａ２
、 ｅ３＝＝ Ｇ３１１ｅａｌ−・−・・・（３）と
なる。ただし ｅａ２ ： ）ランジスタＱ１のベースでの信号（遅相
信号）。
ｅａｌ：トランジスタＱ４のベースでの信号（進相信号
）。
）。
Ｇｌ：差動アンプＤ１の利得。
Ｇ２：差動アンプＤ２の利得。
Ｐ二制御電圧ＶａＫ比列して変化する制御系数（Ｏ≦Ｐ
≦１）。
≦１）。
７：側脚電圧ＹＡＫ比例して変化する制御系数（０≦１
≦１）。
≦１）。
第２図のベクトル対応で示せば第５図のような位相関係
になる。尚、帰還回路（１６）は同相帰還でなく所定の
遅相量をもって帰還する。
になる。尚、帰還回路（１６）は同相帰還でなく所定の
遅相量をもって帰還する。
（１）式、（２）式、（３）式から
ｅａ４＝ −Ｐａ１ｍ Ｇｌ＊ｅａｚ−１−（１−Ｐ
） ・（１−ｔ）・畿・ｅａｌ ・・・・・・・・
（４）となる。Ｖａ＝Ｖａｘｏのときｐ ＝＝ ４と仮
定すると（実際はこの値と限らない）、このときのｅａ
４をｅａ４０とすると。
） ・（１−ｔ）・畿・ｅａｌ ・・・・・・・・
（４）となる。Ｖａ＝Ｖａｘｏのときｐ ＝＝ ４と仮
定すると（実際はこの値と限らない）、このときのｅａ
４をｅａ４０とすると。
ｅａ４ｏ ＝ −−ｅ／＠Ｑｌｓｅａ２ ＋ −（１−
ｆ） ＊ Ｇ２＠ｅａｌ・・・・・・・・・・・・・・
・・・・・・・・・・（５）となる。一般にＧｌ＝０２
に設定するからＧｌ ＝［有］＝ Ｇｏとすると。
ｆ） ＊ Ｇ２＠ｅａｌ・・・・・・・・・・・・・・
・・・・・・・・・・（５）となる。一般にＧｌ＝０２
に設定するからＧｌ ＝［有］＝ Ｇｏとすると。
ｅａ４ｏ ＝−Ｔ （−１＠ｅａ２＋ （１−１） ａ
ｅａｘｊ−（６）となる。この（６）式から分るようＫ
）の値を制御することによってｅａ４の位相を制御する
ことができる。したがって帰還回路（１６）は固定の移
相量の回路でよ＜、ｆｏはアナログ制御電圧Ｖムで調整
することができる。
ｅａｘｊ−（６）となる。この（６）式から分るようＫ
）の値を制御することによってｅａ４の位相を制御する
ことができる。したがって帰還回路（１６）は固定の移
相量の回路でよ＜、ｆｏはアナログ制御電圧Ｖムで調整
することができる。
こうして第４図の回路は差動アンプＤ３．Ｄ４をｖＣＯ
の中に用いるだけで簡単に制御でき、また差動アンプを
用いることにより安定した制御をすることができる。
の中に用いるだけで簡単に制御でき、また差動アンプを
用いることにより安定した制御をすることができる。
また互に位相差をもつ信号の振幅を制御する方法は色々
あり、第４図に示す例に限らず、第６図のような回路で
も良い。第６図を第４図と同一部分は同一符号を記して
説明する。この第６図では第４図における差動アンプＤ
３．Ｄ４を除去し、トランジスタＱｌ、 Ｇ３のコレク
タをそれぞれ直接差動アンプＤ５． Ｄ６に接続し、差
動アンプＤＩ、Ｄ２の共通エミッタをそれぞれトランジ
スタＱ１ａ、Ｑｘ５のコレクタに接続したものである。
あり、第４図に示す例に限らず、第６図のような回路で
も良い。第６図を第４図と同一部分は同一符号を記して
説明する。この第６図では第４図における差動アンプＤ
３．Ｄ４を除去し、トランジスタＱｌ、 Ｇ３のコレク
タをそれぞれ直接差動アンプＤ５． Ｄ６に接続し、差
動アンプＤＩ、Ｄ２の共通エミッタをそれぞれトランジ
スタＱ１ａ、Ｑｘ５のコレクタに接続したものである。
トランジスタＱ１４ｔＱ１５はエミッタを電流源ＩＳ３
に共通に接続した利得制御用差動アンプ）を構成し、ト
ランジスタＱ１５０ベースには前記アナログ制御電圧Ｖ
ｈを供給し、トランジスタｅｌ４のベースにはバイアス
電圧ＶＢ４を与えている。
に共通に接続した利得制御用差動アンプ）を構成し、ト
ランジスタＱ１５０ベースには前記アナログ制御電圧Ｖ
ｈを供給し、トランジスタｅｌ４のベースにはバイアス
電圧ＶＢ４を与えている。
また、第４図２Ｍ６図のよ５に位相差の異なる信号の両
者を利得制御しても良いが、いずれか一方を利得制御す
るようにしても良い。
者を利得制御しても良いが、いずれか一方を利得制御す
るようにしても良い。
今までの説明は、 ｆｏの調整として動作を述べてきた
が、第４図、第６図の回路は次のような使い方もできる
。ＶＣＯの無調整化を計る場合。
が、第４図、第６図の回路は次のような使い方もできる
。ＶＣＯの無調整化を計る場合。
ｆｏが広い範囲で変動する。このため引込範囲内までｆ
ｏを強制的に制御し、引込んだ後は制御信号を所定の信
号にもどす方法である。例えばＶＡは制御信号のないと
きは所定のバイアス電圧ｖＡｌとし、制御信号としての
こぎり波をそのＶＡＮに載せる。例えばカラーテレビジ
冒ン受像機の色同期回路にて、白黒チャンネル時はのこ
ぎり波でＩＯを可変範囲内の一方の値から他方の値へと
スイ、−プさせ、カラーチャンネルに切替えた瞬間スイ
ープしているｆＯがある値になったとき引込むようにす
る。引込むことによってキラー電圧が解除し、スイープ
を止める。このような無調整化ＶＣＯＫ適した回路と尤
て使える。
ｏを強制的に制御し、引込んだ後は制御信号を所定の信
号にもどす方法である。例えばＶＡは制御信号のないと
きは所定のバイアス電圧ｖＡｌとし、制御信号としての
こぎり波をそのＶＡＮに載せる。例えばカラーテレビジ
冒ン受像機の色同期回路にて、白黒チャンネル時はのこ
ぎり波でＩＯを可変範囲内の一方の値から他方の値へと
スイ、−プさせ、カラーチャンネルに切替えた瞬間スイ
ープしているｆＯがある値になったとき引込むようにす
る。引込むことによってキラー電圧が解除し、スイープ
を止める。このような無調整化ＶＣＯＫ適した回路と尤
て使える。
次に本発明の他の実施例について第７図を参照して説明
する。この第７図は移相回路（１１）。
する。この第７図は移相回路（１１）。
（１２）ノ出力ａｌ、 ａ２を加算制御回路（１５）
Ｋ供給するとともに、さらに別の加算制御回路（１８）
Ｋ供給するようにし、加算制御回路（１５）は制御電
圧Ｖｃで制御し、他方の加算制御回路（１８）はアナロ
グ制御電圧ＶＡで制御するようにしたものである。
Ｋ供給するとともに、さらに別の加算制御回路（１８）
Ｋ供給するようにし、加算制御回路（１５）は制御電
圧Ｖｃで制御し、他方の加算制御回路（１８）はアナロ
グ制御電圧ＶＡで制御するようにしたものである。
そして両回路（１５）、 （１８）の出力ａ４１とａ４
２を合成した出力信号ａ４を帰還回路（１６）を介して
入力側に帰還している。
２を合成した出力信号ａ４を帰還回路（１６）を介して
入力側に帰還している。
この第７図の構成は互に位相の異なる２つの信号を加算
制御回路（１８）で相対振幅比を変えて加算した後、加
算制御回路（１５）の出力と合成する方式である。
制御回路（１８）で相対振幅比を変えて加算した後、加
算制御回路（１５）の出力と合成する方式である。
第８図は第７図の具体的実施例を示したもので、加算制
御回路（１５）は差動アンプＤ５． Ｄｅおよび差動ア
ンプＤＩ、Ｄ２にて成っており、差動アンプＤ５． Ｄ
ｅへの制御電圧Ｖｃを制御することで位相の異なる２つ
の信号の相対釣機幅比を変えて加算するようにし【いる
。一方、加算制御回路（１８）は加算制御回路（１５）
と同様の構成をしており、トランジスタＱ２０．Ｑ２１
および電流源Ｉｓｓによる差動アンプＤ１ｏと、トラン
ジスタＱ２２゜Ｑ２３および電流源Ｉｓａによる差動ア
ンプＤｌｌを有し、さらにトランジスタＱｌへΦフにょ
る差動゛アンプＤ８と、トランジスタＱ１Ｂ 、 ｅｌ
９にょる差動アンプＤ９を有して成る。トランジスタＱ
２０のペースには移相回路（１２）の出力ｅａ２が供給
され。
御回路（１５）は差動アンプＤ５． Ｄｅおよび差動ア
ンプＤＩ、Ｄ２にて成っており、差動アンプＤ５． Ｄ
ｅへの制御電圧Ｖｃを制御することで位相の異なる２つ
の信号の相対釣機幅比を変えて加算するようにし【いる
。一方、加算制御回路（１８）は加算制御回路（１５）
と同様の構成をしており、トランジスタＱ２０．Ｑ２１
および電流源Ｉｓｓによる差動アンプＤ１ｏと、トラン
ジスタＱ２２゜Ｑ２３および電流源Ｉｓａによる差動ア
ンプＤｌｌを有し、さらにトランジスタＱｌへΦフにょ
る差動゛アンプＤ８と、トランジスタＱ１Ｂ 、 ｅｌ
９にょる差動アンプＤ９を有して成る。トランジスタＱ
２０のペースには移相回路（１２）の出力ｅａ２が供給
され。
トランジスタＱ２３のペースには移相回路（１１）の出
力ｅａｌが供給され、トランジスタＱ１６．Ｑ１９のベ
ースにはアナログ制御電圧ＶＡが供給されるよう罠なっ
ている。そしてトランジスタＱ１６゜ＱｌＢのコレクタ
（加算制御回路１８の出方）ハトランジスタＱ９． Ｑ
ｌｌのコレクタ（加算制御回路１５の出力）に結合して
いる。尚、トランジスタＱ２１ 、 Ｑ２２のベースに
はバイアス電圧ｖＢｌが与えられ、トランジスタ叩グｔ
Ｑｌａのペースにはバイアス電圧ＶＢ５が与えられてお
り、トランジスタＱ２１ 、 Ｑ２３ 、 Ｑｌフ、ｅ
ｌ９のコレクタは電圧源Ｖａａに接続されている。
力ｅａｌが供給され、トランジスタＱ１６．Ｑ１９のベ
ースにはアナログ制御電圧ＶＡが供給されるよう罠なっ
ている。そしてトランジスタＱ１６゜ＱｌＢのコレクタ
（加算制御回路１８の出方）ハトランジスタＱ９． Ｑ
ｌｌのコレクタ（加算制御回路１５の出力）に結合して
いる。尚、トランジスタＱ２１ 、 Ｑ２２のベースに
はバイアス電圧ｖＢｌが与えられ、トランジスタ叩グｔ
Ｑｌａのペースにはバイアス電圧ＶＢ５が与えられてお
り、トランジスタＱ２１ 、 Ｑ２３ 、 Ｑｌフ、ｅ
ｌ９のコレクタは電圧源Ｖａａに接続されている。
この第８図の回路の動作について説明する。
トランジスタＱ１．Ｑ３のコレクタ信号をｅｌ、 ｅｌ
３゜トランジスタＱ２０．Ｑ２２のコレクタ信号なｅ２
０゜ｅ２２とし、差動アンプＤＩ、 Ｄ２． ＤＩＯ、
Ｄ １ｘの利得をそれぞれ等しく［有］とし、出力信号
をｅｌ４とすると。
３゜トランジスタＱ２０．Ｑ２２のコレクタ信号なｅ２
０゜ｅ２２とし、差動アンプＤＩ、 Ｄ２． ＤＩＯ、
Ｄ １ｘの利得をそれぞれ等しく［有］とし、出力信号
をｅｌ４とすると。
ｅｌ ＝ ６２０ ＝−［有］・ｅｌ２・・・・・・・
・・・（７）ｅ３ ＝ ｅａｘ ＝ Ｇｏ・ｅａ
ｌ −・ ・・−・１拳・・・・ （８）ｅａ４
＝−〇〇＊Ｐａｅａ２＋Ｇｏ （１−Ｐ ） ｅａｘ−
ＧＯａ ・ｅｌ２−）−Ｇｏ （１−ｆ ） ｅａｌ＝
ｑｇ’（−（Ｐ＋１−） ＊ｅａｇ４−（１−ｐ）（１
−′ｌ） ・ｅａｌ ） −−−−−−（９）となる。
・・・（７）ｅ３ ＝ ｅａｘ ＝ Ｇｏ・ｅａ
ｌ −・ ・・−・１拳・・・・ （８）ｅａ４
＝−〇〇＊Ｐａｅａ２＋Ｇｏ （１−Ｐ ） ｅａｘ−
ＧＯａ ・ｅｌ２−）−Ｇｏ （１−ｆ ） ｅａｌ＝
ｑｇ’（−（Ｐ＋１−） ＊ｅａｇ４−（１−ｐ）（１
−′ｌ） ・ｅａｌ ） −−−−−−（９）となる。
尚、Ｐは制御電圧Ｖｃに比例して変化する制御系数（Ｏ
≦Ｐ≦１）で、ｆは制御電圧ｖＡＫ比例して変化する制
御系数（Ｏ≦７≦１）である。
≦Ｐ≦１）で、ｆは制御電圧ｖＡＫ比例して変化する制
御系数（Ｏ≦７≦１）である。
この（９）式から分るように７の制御、つまり制御電圧
ＶＡによって出力位相をｉ１！整することができ、ひい
てはｆＯが調整できる。
ＶＡによって出力位相をｉ１！整することができ、ひい
てはｆＯが調整できる。
この第７図、第８図は移相回路（１１）、 （１２）と
加算制御回路（１８）を組合せた可変位相回路ば設けて
ｖＣＯの発娠ルーズの一部に並列に付加した回路である
が、並列付加のほかに直列に接続した構成にすることも
できる。その例を第９図。
加算制御回路（１８）を組合せた可変位相回路ば設けて
ｖＣＯの発娠ルーズの一部に並列に付加した回路である
が、並列付加のほかに直列に接続した構成にすることも
できる。その例を第９図。
第１０図に示している。
第９図はブロック図であり、第７図と違う点は加算制御
回路（１５）の出力と帰還回路（１６）の間に直列に可
変位相回路（１９）を設け、制御電圧ＶＡによって出力
位相を制御するよ５にしたものである。
回路（１５）の出力と帰還回路（１６）の間に直列に可
変位相回路（１９）を設け、制御電圧ＶＡによって出力
位相を制御するよ５にしたものである。
第１０図は第９図の具体的実施例であり、加算制御回路
（１５）を構成するトランジスタＱ９． Ｑｌｌのコレ
クタとエミッタフォロアトランジスタＱ１３のベースと
の間に可変位相回路（１９）を設けたことにある。この
可変位相回路（１９）は、エミッタをトランジスタＱ９
のコレクタに共通に接続したトランジスタＱ２４．Ｑ２
５で成る差動アンプＤユ２と、トランジスタＱ２４ 、
Ｑ２５の各コレクタと電圧源Ｖｃｅ間に接続した抵抗
肋、Ｒフと１両コレクタ間に接続したコンデンサＣ３と
を有しており、トランジスタＱ２４のベースにバイアス
電圧ＶＢ５ヲ与工、 ）ランジスタＱ２５のベースに
制御１χ圧ＶＡを供給するようにし、トランジスタＱ２
４のコレクタをトランジスタＱ１３のベースに接続して
いる。
（１５）を構成するトランジスタＱ９． Ｑｌｌのコレ
クタとエミッタフォロアトランジスタＱ１３のベースと
の間に可変位相回路（１９）を設けたことにある。この
可変位相回路（１９）は、エミッタをトランジスタＱ９
のコレクタに共通に接続したトランジスタＱ２４．Ｑ２
５で成る差動アンプＤユ２と、トランジスタＱ２４ 、
Ｑ２５の各コレクタと電圧源Ｖｃｅ間に接続した抵抗
肋、Ｒフと１両コレクタ間に接続したコンデンサＣ３と
を有しており、トランジスタＱ２４のベースにバイアス
電圧ＶＢ５ヲ与工、 ）ランジスタＱ２５のベースに
制御１χ圧ＶＡを供給するようにし、トランジスタＱ２
４のコレクタをトランジスタＱ１３のベースに接続して
いる。
この第１０図にあっても制御電圧Ｖ’Ａの変化によって
出力位相を変えることができる。
出力位相を変えることができる。
このように本発明の電圧制御形発娠器は、アナログ制御
電圧によってｖＣＯの周波数の設定が容易にでき、差動
アンプ構成によれば安定した設定周波数となる。
電圧によってｖＣＯの周波数の設定が容易にでき、差動
アンプ構成によれば安定した設定周波数となる。
またバＮラインコントロール方式に好適な回路であり、
半導体集積化も容易である。
半導体集積化も容易である。
第１図は本発明の電圧制御形見振器の一実施例を示すブ
ロック図、第２図は本発明の基本動作を説明するための
信号ベクトル図、第３図は同じく動作説明用の特性図、
第４図は第１図の具体的回路例を示す接続図、第５図は
第４図の動作説明用信号ベクトル図、第６図は第４図の
変形例を示す接続図、第７図は本発明の他の実施例を基
すブロック図、第８図は第７図の具体的回路例を示す接
続図、第９図は本発明のさらに他の実施例を示すブロッ
ク図、第１０図は第９図の具体的回路例を示す接続図、
第１１図は従来の電圧制御形見振器を示すブロック図、
＠１２図は第１１図の動作説明用信号ベクトル図である
。 ＰＳ・・・・・・位相回路。 １１．１２・・・・・・移相回路。 １５・・・・・・加算制御回路（信号合成回路）。 １６・・・・・・帰還回路。 １７・・・・・・Ｄ／Ａ変換器。 ２３ 、１４ 、１８ 、１９・・・・・・位相可変用
制御手段代理人 弁理士 則 近 憲 佑 （ほか１名） 第１図 第 ２ 図 第 ３ 図Ｖ界
１ 第 ５ 図 第６図 〉 〉 第 ９ 図 第 １０ 図 ％’ｌｌ
ロック図、第２図は本発明の基本動作を説明するための
信号ベクトル図、第３図は同じく動作説明用の特性図、
第４図は第１図の具体的回路例を示す接続図、第５図は
第４図の動作説明用信号ベクトル図、第６図は第４図の
変形例を示す接続図、第７図は本発明の他の実施例を基
すブロック図、第８図は第７図の具体的回路例を示す接
続図、第９図は本発明のさらに他の実施例を示すブロッ
ク図、第１０図は第９図の具体的回路例を示す接続図、
第１１図は従来の電圧制御形見振器を示すブロック図、
＠１２図は第１１図の動作説明用信号ベクトル図である
。 ＰＳ・・・・・・位相回路。 １１．１２・・・・・・移相回路。 １５・・・・・・加算制御回路（信号合成回路）。 １６・・・・・・帰還回路。 １７・・・・・・Ｄ／Ａ変換器。 ２３ 、１４ 、１８ 、１９・・・・・・位相可変用
制御手段代理人 弁理士 則 近 憲 佑 （ほか１名） 第１図 第 ２ 図 第 ３ 図Ｖ界
１ 第 ５ 図 第６図 〉 〉 第 ９ 図 第 １０ 図 ％’ｌｌ
Claims (4)
- （１）互に所定の位相差を有する２信号を発生させる位
相回路と、この位相回路にて得られた２信号を加算もし
くは減算して両信号を合成し第１の制御電圧によってそ
の合成の割合いが変化できるようにした信号合成回路と
、この信号合成回路より得られた合成信号を前記位相回
路に正帰還せしめる帰還回路とで形成したループを備え
る電圧制御形発振器であって、 前記ループ内に、前記帰還せしめる信号の位相を第２の
制御電圧によって制御するようにした位相可変用制御手
段を設けて成る電圧制御形発振器。 - （２）前記位相可変用制御手段は、前記ループ内の、前
記位相回路と前記信号合成回路との間に直列に設けられ
、前記位相回路からの２信号の大きさを前記第２の制御
電圧によって相対的に制御して前記信号合成回路に与え
るようにした回路で成ることを特徴とする特許請求の範
囲第１項に記載の電圧制御形発振器。 - （３）前記位相可変用制御手段は、前記ループ内の、前
記信号合成回路と並列に設けられ、前記位相制御回路か
らの２信号の大きさを前記第２の制御電圧によって相対
的に制御の上合成して前記信号合成回路の出力に加算せ
しめるようにした回路で成ることを特徴とする特許請求
の範囲第１項に記載の電圧制御形発振器。 - （４）前記位相可変用制御手段は、前記ループ内の前記
信号合成回路の出力側に設けられ、この信号合成回路に
て得られた合成信号の位相を前記第２の制御電圧にて可
変させるようにした回路で成ることを特徴とする特許請
求の範囲第１項に記載の電圧制御形発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044539A JPH0691367B2 (ja) | 1985-03-08 | 1985-03-08 | 電圧制御形発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044539A JPH0691367B2 (ja) | 1985-03-08 | 1985-03-08 | 電圧制御形発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61205007A true JPS61205007A (ja) | 1986-09-11 |
| JPH0691367B2 JPH0691367B2 (ja) | 1994-11-14 |
Family
ID=12694310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60044539A Expired - Lifetime JPH0691367B2 (ja) | 1985-03-08 | 1985-03-08 | 電圧制御形発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691367B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07162228A (ja) * | 1993-12-07 | 1995-06-23 | Nec Corp | 発振回路 |
| JP2010273357A (ja) * | 1998-07-31 | 2010-12-02 | Vitesse Semiconductor Corp | 多重補間ｌｃ電圧制御発振器 |
| JP2015535968A (ja) * | 2012-08-28 | 2015-12-17 | ディ・エス・ゾディアック・インコーポレイテッドＤｓ Ｚｏｄｉａｃ，Ｉｎｃ． | アナログ回帰を使用してクロック信号をもたらすためのシステム及び方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501977A (ja) * | 1973-03-28 | 1975-01-10 |
-
1985
- 1985-03-08 JP JP60044539A patent/JPH0691367B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501977A (ja) * | 1973-03-28 | 1975-01-10 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07162228A (ja) * | 1993-12-07 | 1995-06-23 | Nec Corp | 発振回路 |
| JP2010273357A (ja) * | 1998-07-31 | 2010-12-02 | Vitesse Semiconductor Corp | 多重補間ｌｃ電圧制御発振器 |
| JP2015535968A (ja) * | 2012-08-28 | 2015-12-17 | ディ・エス・ゾディアック・インコーポレイテッドＤｓ Ｚｏｄｉａｃ，Ｉｎｃ． | アナログ回帰を使用してクロック信号をもたらすためのシステム及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691367B2 (ja) | 1994-11-14 |
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