JPH0364126A - フェイズロックドループ発振回路 - Google Patents
フェイズロックドループ発振回路Info
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- JPH0364126A JPH0364126A JP1199743A JP19974389A JPH0364126A JP H0364126 A JPH0364126 A JP H0364126A JP 1199743 A JP1199743 A JP 1199743A JP 19974389 A JP19974389 A JP 19974389A JP H0364126 A JPH0364126 A JP H0364126A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
- H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、フェイズロックドループ発振回路（以下、Ｐ
ＬＬ回路と略す〉に関する。
ＬＬ回路と略す〉に関する。
従来の技術
テレビジョン受信機において、受信されたｉ合映像信号
に含まれるたとえば水平同期信号に同期し、前記水平同
期信号の周波数が若干程度変動しても変動分に対する補
正を行って予め定められる周波数の同期パルスを発生さ
せる回路としてＰＬＬ回路が用いられる。第７図は典型
的な従来例のＰＬＬ回路１の構成を示すブロック図であ
る。以下、第７図を参照する。ＰＬＬ回路１は、前記受
信された複合映像信号から分離されたたとえば水平同期
信号Ｈが入力される位相比較回路２を備える１位相比較
回路２は、等測的に３ステートバッファ３で表され、Ｐ
ＬＬ回路１に含まれる電圧制ｙ４発振器（以下、発振器
と略す）４から出力される同期パルスＳＰが分周器９で
分周された周期パルスＳＰ１が入力され、下記第１表の
真理値表に示されるように位相誤差は号ＰＤが出力され
る。
に含まれるたとえば水平同期信号に同期し、前記水平同
期信号の周波数が若干程度変動しても変動分に対する補
正を行って予め定められる周波数の同期パルスを発生さ
せる回路としてＰＬＬ回路が用いられる。第７図は典型
的な従来例のＰＬＬ回路１の構成を示すブロック図であ
る。以下、第７図を参照する。ＰＬＬ回路１は、前記受
信された複合映像信号から分離されたたとえば水平同期
信号Ｈが入力される位相比較回路２を備える１位相比較
回路２は、等測的に３ステートバッファ３で表され、Ｐ
ＬＬ回路１に含まれる電圧制ｙ４発振器（以下、発振器
と略す）４から出力される同期パルスＳＰが分周器９で
分周された周期パルスＳＰ１が入力され、下記第１表の
真理値表に示されるように位相誤差は号ＰＤが出力され
る。
第 １
表
位相誤差信号ＰＤは、ミュート調整回路５に入力され、
後述するように信号が変換されて位相誤差信号ＰＤＩが
アクティブローパスフィルタ〈以下、ＬＰＦと略す）６
に入力され、高周波成分が取り除かれて誤差電圧ＤＶが
発振器４に入力される。
後述するように信号が変換されて位相誤差信号ＰＤＩが
アクティブローパスフィルタ〈以下、ＬＰＦと略す）６
に入力され、高周波成分が取り除かれて誤差電圧ＤＶが
発振器４に入力される。
前記ミュート調整回路５は、直列接続された抵抗Ｒ１、
可変抵抗ＶＲおよび抵抗Ｒ２を備え、抵抗Ｒ１の一端は
接地され、抵抗Ｒ２の他端は基準電圧ＶＯ（たとえば５
Ｖ）に接続される。またＬＰＦ６はミュート調整回路５
に直列に接続された抵抗Ｒ３および反転回路７を含み、
反転回路７には並列に抵抗Ｒ４とコンデンサＣ２との直
列回路と、コンデンサＣ２とがそれぞれ接続される。こ
こで反転回路７は、ＣＭＯ３（相補型金属酸化膜半導体
構造）技術による集積回路として構成される。
可変抵抗ＶＲおよび抵抗Ｒ２を備え、抵抗Ｒ１の一端は
接地され、抵抗Ｒ２の他端は基準電圧ＶＯ（たとえば５
Ｖ）に接続される。またＬＰＦ６はミュート調整回路５
に直列に接続された抵抗Ｒ３および反転回路７を含み、
反転回路７には並列に抵抗Ｒ４とコンデンサＣ２との直
列回路と、コンデンサＣ２とがそれぞれ接続される。こ
こで反転回路７は、ＣＭＯ３（相補型金属酸化膜半導体
構造）技術による集積回路として構成される。
位相比較回路２の基本的動作状態のタイムチャートは、
実施例の説明においても参照される第２図に示される。
実施例の説明においても参照される第２図に示される。
第２図（３〉の位相誤差信号ＰＤは、第２１１ｆｆｉ＜
１）の同期信号Ｈがローレベルの期間に同期パルスＳＰ
Ｉのレベルに関して、上記第１表で示されるレベル変化
を行って得られる。また同期信号Ｈがハイレベルの期間
では、３ステートバツフア３はハイインピーダンス状態
とされ、位相誤差信号ＰＤはミュートｍ整回路５で設定
されるバイアス電圧ＶＢのレベルに設定される。
１）の同期信号Ｈがローレベルの期間に同期パルスＳＰ
Ｉのレベルに関して、上記第１表で示されるレベル変化
を行って得られる。また同期信号Ｈがハイレベルの期間
では、３ステートバツフア３はハイインピーダンス状態
とされ、位相誤差信号ＰＤはミュートｍ整回路５で設定
されるバイアス電圧ＶＢのレベルに設定される。
したがって同期パルスＳＰＩと同期信号Ｈとに位相差が
ない場き、すなわち同期信号Ｈの第２図（１〉に示す時
刻ｔ１〜ｔ２に亘るローレベル期間ＴＬについて、前記
時刻ｔｌからＴＬ／２だけ経過した時刻ｔ３で同期パル
スＳＰＩがローレベルからハイレベルに切換わる状態で
は、位相誤差信号ＰＤは第８図に示されるようにデユー
ティ５０２コのパルスとなる０位相誤差信号ＰＤの中心
値は、振幅をＶＯ，／２＝２．５Ｖに選べば、前記バイ
アス電圧ＶＢ （２，５Ｖ）と同一レベルである。
ない場き、すなわち同期信号Ｈの第２図（１〉に示す時
刻ｔ１〜ｔ２に亘るローレベル期間ＴＬについて、前記
時刻ｔｌからＴＬ／２だけ経過した時刻ｔ３で同期パル
スＳＰＩがローレベルからハイレベルに切換わる状態で
は、位相誤差信号ＰＤは第８図に示されるようにデユー
ティ５０２コのパルスとなる０位相誤差信号ＰＤの中心
値は、振幅をＶＯ，／２＝２．５Ｖに選べば、前記バイ
アス電圧ＶＢ （２，５Ｖ）と同一レベルである。
このときＰＬＬ回路１はバイアス電圧ＶＢより下方の範
囲のデユーティと、上方の範囲のデユーティとが等しく
、したがってこの状態から同期信号Ｈの周波数が高周波
数側に変化する渇きや、低周波ＢＩＩＩに変化する場１
のいずれにおいても、同一周波数範囲を補正可能範囲と
することができる。
囲のデユーティと、上方の範囲のデユーティとが等しく
、したがってこの状態から同期信号Ｈの周波数が高周波
数側に変化する渇きや、低周波ＢＩＩＩに変化する場１
のいずれにおいても、同一周波数範囲を補正可能範囲と
することができる。
前記ミュート調整回路５は、ＬＰＦ６の入力電圧Ｖ ｉ
ｒ＋を変動する必要がある場合に、位相誤差信−１１
ＰＤ １のバイアス電圧ＶＢを調整するｉ能を実現する
。すなわちＬＰＦ６に用いられる反転回路７は、前述し
たようにＣＭＯ８技術による４Ａ積回路として実現され
、したがって入力される電圧がハイレベルであるかまた
はローレベルであるかを決定する閾値電圧が素子毎に変
動する場合がある。
ｒ＋を変動する必要がある場合に、位相誤差信−１１
ＰＤ １のバイアス電圧ＶＢを調整するｉ能を実現する
。すなわちＬＰＦ６に用いられる反転回路７は、前述し
たようにＣＭＯ８技術による４Ａ積回路として実現され
、したがって入力される電圧がハイレベルであるかまた
はローレベルであるかを決定する閾値電圧が素子毎に変
動する場合がある。
第９図はこのようなＣＭＯ３技術による集積回路として
実現される反転回路７を有するＬＰＦ６の入力電圧と出
力電圧との関係を示すグラフであり、ライン１１は適正
な閾値電圧を有する場合であり、ライン１２は閾値電圧
が不所望に低い場きであり、ライン１３は閾値電圧が不
所望に高い渇きをそれぞれ示す、ＬＰＦ６の反転回路７
として前記ライン１１で示される適正な閾値を有する集
積回路素子を用いた４合、位相誤差信号ＰＤＩの中心値
を２．５Ｖとすると、第９図のＶ ｉ ｎ ＝ ２ 。
実現される反転回路７を有するＬＰＦ６の入力電圧と出
力電圧との関係を示すグラフであり、ライン１１は適正
な閾値電圧を有する場合であり、ライン１２は閾値電圧
が不所望に低い場きであり、ライン１３は閾値電圧が不
所望に高い渇きをそれぞれ示す、ＬＰＦ６の反転回路７
として前記ライン１１で示される適正な閾値を有する集
積回路素子を用いた４合、位相誤差信号ＰＤＩの中心値
を２．５Ｖとすると、第９図のＶ ｉ ｎ ＝ ２ 。
５ｖに対応してＶｏｕｔ＝２．ＯＶが出力される。
一方、反転回路７にライン１２で示される特性を有する
集積回路素子が用いられた場き、同一の出力電圧Ｖｏｕ
ｔ＝２．０Ｖを得るためには、入力電圧Ｖｉｎ＝２．Ｏ
Ｖとなるように前記ミュート調！１回路５にてｙＪ整す
る必要がある。このような調整を行うと、位相誤差信号
ＰＤは第８図の破線で示されるように、そのバイアス電
圧ＶＢが２゜Ｏｖに変化した信号となる。したがって新
たなバイアス電圧ＶＢ＝２．ＯＶより上方の部分の面積
ＳＨが、バイアス電圧ＶＢより下方の部分の面積ＳＬよ
り大きくなり、これに対応して発振器４の出力周波数が
変動し、同期パルスＳＰ１は同期信号Ｆｌより第２７＜
２）の２点鎖線で示すように位相が遅れることになる。
集積回路素子が用いられた場き、同一の出力電圧Ｖｏｕ
ｔ＝２．０Ｖを得るためには、入力電圧Ｖｉｎ＝２．Ｏ
Ｖとなるように前記ミュート調！１回路５にてｙＪ整す
る必要がある。このような調整を行うと、位相誤差信号
ＰＤは第８図の破線で示されるように、そのバイアス電
圧ＶＢが２゜Ｏｖに変化した信号となる。したがって新
たなバイアス電圧ＶＢ＝２．ＯＶより上方の部分の面積
ＳＨが、バイアス電圧ＶＢより下方の部分の面積ＳＬよ
り大きくなり、これに対応して発振器４の出力周波数が
変動し、同期パルスＳＰ１は同期信号Ｆｌより第２７＜
２）の２点鎖線で示すように位相が遅れることになる。
これにより位相誤差信号ＰＤは、第１０図で示されるよ
うに新たなバイアス電圧ＶＢ＝２．ＯＶより下方の面積
ＳＬと上方の部分の面積ＳＨとが等しくなり、発振器４
は同期信号Ｈと同期した同期パルスｓｐを出力すること
になる。
うに新たなバイアス電圧ＶＢ＝２．ＯＶより下方の面積
ＳＬと上方の部分の面積ＳＨとが等しくなり、発振器４
は同期信号Ｈと同期した同期パルスｓｐを出力すること
になる。
発明が解決しようとする課題
第１０図示のような波形の位相誤差信号ＰＤは、バイア
ス電圧ＶＢより下方部分のデユーティが６０％、上方側
の部分のデユーティが４０２≦と偏差を生じており、し
たがってＰＬ、Ｌ回路１は、同期信号Ｈが同期パルスＳ
Ｐより高周波数側に変化する場合と、低周波数側に変化
する場すとで異なる前記補正範囲が設定されることにな
り、たとえばＰＬＬ回路１をテレビジョン受信機に用い
た場き、所定の周波数変化に対する補正範囲が達成でき
ず、画面が乱れてしまう事態が発生する。
ス電圧ＶＢより下方部分のデユーティが６０％、上方側
の部分のデユーティが４０２≦と偏差を生じており、し
たがってＰＬ、Ｌ回路１は、同期信号Ｈが同期パルスＳ
Ｐより高周波数側に変化する場合と、低周波数側に変化
する場すとで異なる前記補正範囲が設定されることにな
り、たとえばＰＬＬ回路１をテレビジョン受信機に用い
た場き、所定の周波数変化に対する補正範囲が達成でき
ず、画面が乱れてしまう事態が発生する。
また前記同期信号Ｈが乱れて、たとえば第１１図に示さ
れるようなＶＱ＝５Ｖまたは０■であるノイズ８が入力
される場き、このノイズ８の時間的平均である中心値は
２．５Ｖとなる。このとき反転回路７に第９図ライン１
１の適正な閾値を有する集積回路素子を用いた場白、ミ
ュート′Ａ整回路５によって設定されるバイアス電圧Ｖ
Ｂは２゜５Ｖとなり、前記ノイズ力中心値と一致する。
れるようなＶＱ＝５Ｖまたは０■であるノイズ８が入力
される場き、このノイズ８の時間的平均である中心値は
２．５Ｖとなる。このとき反転回路７に第９図ライン１
１の適正な閾値を有する集積回路素子を用いた場白、ミ
ュート′Ａ整回路５によって設定されるバイアス電圧Ｖ
Ｂは２゜５Ｖとなり、前記ノイズ力中心値と一致する。
方、たとえば第９図ライン１２の閾値の反転回路７を用
いた場き、ミュート調整回路５による前述の調整後、中
心値は前述したように２．０■に設定される。一方、ノ
イズの中心値は２．５Ｖであり、前記ノイズ８が解消さ
れて第３図に示すような適正な同期信号Ｈが入力されて
Ｐ Ｌ Ｌ回路１が動作を行った場合、中心値が２２５
ＶＪ＼変動してしまうという課題がある。
いた場き、ミュート調整回路５による前述の調整後、中
心値は前述したように２．０■に設定される。一方、ノ
イズの中心値は２．５Ｖであり、前記ノイズ８が解消さ
れて第３図に示すような適正な同期信号Ｈが入力されて
Ｐ Ｌ Ｌ回路１が動作を行った場合、中心値が２２５
ＶＪ＼変動してしまうという課題がある。
本発明の目的は、上述の技術的課題を解消し、同一周波
数の発振信号を出力できる複数の入力信号の相互の位相
変動の変動範囲を、高周波数側と低周波数側とで均一に
できるようにした改良されたフェイズロックドループ発
振回路を提供することである。
数の発振信号を出力できる複数の入力信号の相互の位相
変動の変動範囲を、高周波数側と低周波数側とで均一に
できるようにした改良されたフェイズロックドループ発
振回路を提供することである。
課題を解決するための手段
本発明は、複数の入力信号を相互に比較し、相違の程度
に対応するデユーティの第１制御信号を出力する信号比
較手段と、 第１制御信号に予め定める固定レベルを有する固定レベ
ル信号を供給するとともに、固定レベル信号が供給され
た第１制御信号のレベルを変換して出力するレベル変換
手段と、 レベル変換手段からの第１制御信号のデユーティに対応
したレベルの第２制御信号を出力する信号変換手段と、 第２ ＩＩ御倍信号レベルに対応した周波数の発振信号
を出力するとともに信号比較手段に入力する発振手段と
を含むことを特徴とするフェイズロックドループ発振回
路である。
に対応するデユーティの第１制御信号を出力する信号比
較手段と、 第１制御信号に予め定める固定レベルを有する固定レベ
ル信号を供給するとともに、固定レベル信号が供給され
た第１制御信号のレベルを変換して出力するレベル変換
手段と、 レベル変換手段からの第１制御信号のデユーティに対応
したレベルの第２制御信号を出力する信号変換手段と、 第２ ＩＩ御倍信号レベルに対応した周波数の発振信号
を出力するとともに信号比較手段に入力する発振手段と
を含むことを特徴とするフェイズロックドループ発振回
路である。
作用
本発明のフェイズロックドループ発振回路において、信
号比較手段には発振手段からの発振信号を含む複数の入
力信号が入力されて相互に比較され、相違の程度に対応
するデユーティの第１ｉ％ｌＩ暉信号が出力される。こ
の第１制御信号はレベル変換手段にて予め定める固定レ
ベルを有する固定レベル信号が供給され、固定レベル信
号が供給された第１ ＩＩ ｆｊｌ信号のレベルが変換
される。このようなレベル変換手段からの第１制御信号
のデユーティに対応したレベルの第２制御信号が信号変
換手段から出力され、発振手段からは第２制御信号のレ
ベルに対応した周波数の発振信号が出力されるとともに
、前記信号比較手段に入力される。
号比較手段には発振手段からの発振信号を含む複数の入
力信号が入力されて相互に比較され、相違の程度に対応
するデユーティの第１ｉ％ｌＩ暉信号が出力される。こ
の第１制御信号はレベル変換手段にて予め定める固定レ
ベルを有する固定レベル信号が供給され、固定レベル信
号が供給された第１ ＩＩ ｆｊｌ信号のレベルが変換
される。このようなレベル変換手段からの第１制御信号
のデユーティに対応したレベルの第２制御信号が信号変
換手段から出力され、発振手段からは第２制御信号のレ
ベルに対応した周波数の発振信号が出力されるとともに
、前記信号比較手段に入力される。
このように第１制御信号は、固定レベルを有する固定レ
ベル信号を供給された後にレベルが変換されるので、そ
の振幅も変換されることになる。
ベル信号を供給された後にレベルが変換されるので、そ
の振幅も変換されることになる。
信号′ｘ、ＩＩＡ手段に入力される第１制（卸信号の中
心レベルを変動する必要がある堝すてあっても、中心レ
ベルの変動に対応して第１ ｆｆ１ｌｌ ｔｌ信号の振
幅も変化され、前記中心値の調整後であっても第１制御
信号のデユーティが変動する事態を防ぐことができる。
心レベルを変動する必要がある堝すてあっても、中心レ
ベルの変動に対応して第１ ｆｆ１ｌｌ ｔｌ信号の振
幅も変化され、前記中心値の調整後であっても第１制御
信号のデユーティが変動する事態を防ぐことができる。
これにより、発振信号の周波数がロックされた状態を作
詩できる入力信号の変動範囲を、高周波数側と低周波数
側とで均等とすることができる。
詩できる入力信号の変動範囲を、高周波数側と低周波数
側とで均等とすることができる。
実施例
第１図は本発明の一実施例のＰＬＬ回路１１のｔｉ戒を
示すブロンク図である。第１図を参照して、ＰＬＬ回路
１１について説明する０本実施例のＰＬＬ回路１１は、
たとえばテレビジョン受信機に用いられ、受信される浅
キ映像信号から分離されるたとえば水平同期信号に基づ
いて、水平同期信号と同期した発振周波数の信号を発生
するものである。
示すブロンク図である。第１図を参照して、ＰＬＬ回路
１１について説明する０本実施例のＰＬＬ回路１１は、
たとえばテレビジョン受信機に用いられ、受信される浅
キ映像信号から分離されるたとえば水平同期信号に基づ
いて、水平同期信号と同期した発振周波数の信号を発生
するものである。
ＰＬＬ回路１１は、前述した水平同期信号のように外部
から入力される同期信号Ｈと、ＰＬＬ回路１１に含まれ
る電圧制御発振器（以下、発振器と略す）２６から出力
される同期パルスＳＰが分周器２７で予め定める程度に
分周されて得られる同期パルスＳＰＩとが入力され、後
述するように位相が比較されて位相の偏差量に対応した
デユーティの位相誤差信号ＰＤを発生する信号比較手段
である位相比較回路１２を含む。位相比較回路１２は等
測的には、上記第１表の真理値表に従って動作する３ス
テートバツフア１３として構成される。
から入力される同期信号Ｈと、ＰＬＬ回路１１に含まれ
る電圧制御発振器（以下、発振器と略す）２６から出力
される同期パルスＳＰが分周器２７で予め定める程度に
分周されて得られる同期パルスＳＰＩとが入力され、後
述するように位相が比較されて位相の偏差量に対応した
デユーティの位相誤差信号ＰＤを発生する信号比較手段
である位相比較回路１２を含む。位相比較回路１２は等
測的には、上記第１表の真理値表に従って動作する３ス
テートバツフア１３として構成される。
前記位相誤差信号ＰＤが出力される出力ライン１９は、
レベル変換手段であるレベル変換回路２０に接続される
。レベル変換回路２０は、直列に接続された抵抗Ｒ６、
可変抵抗ＶＲＩおよび抵抗Ｒ７からなり、抵抗Ｒ６の一
端は接地され、抵抗Ｒ７の他端は基準電位ＶＯ（たとえ
ば５Ｖ）に接続される。前記出力ライン１９は、抵抗Ｒ
７と可変抵抗ＶＲＩとの間の接続点２１に接続される。
レベル変換手段であるレベル変換回路２０に接続される
。レベル変換回路２０は、直列に接続された抵抗Ｒ６、
可変抵抗ＶＲＩおよび抵抗Ｒ７からなり、抵抗Ｒ６の一
端は接地され、抵抗Ｒ７の他端は基準電位ＶＯ（たとえ
ば５Ｖ）に接続される。前記出力ライン１９は、抵抗Ｒ
７と可変抵抗ＶＲＩとの間の接続点２１に接続される。
可変抵抗ＶＲｌに含まれる摺動子２２は、レベル変換回
路２０の出力ライン２３に接続され、出力ライン２３は
信号変換手段であるＬＰＦ２４に接続される。ＬＰＦ２
４は、抵抗Ｒ８とＣＭＯ８技術による集積回路として実
現される反転回路２５との直列回路を備え、反転回路２
５には抵抗Ｒ９、コンデンサＣ３の直列回路とコンデン
サＣ４とがそれぞれ並列に接続される。
路２０の出力ライン２３に接続され、出力ライン２３は
信号変換手段であるＬＰＦ２４に接続される。ＬＰＦ２
４は、抵抗Ｒ８とＣＭＯ８技術による集積回路として実
現される反転回路２５との直列回路を備え、反転回路２
５には抵抗Ｒ９、コンデンサＣ３の直列回路とコンデン
サＣ４とがそれぞれ並列に接続される。
ＬＰＦ２４の出力である誤差電圧ＤＶは、電圧制御発ｉ
器（以下、発振器と略す）２６に入力され、発振器２６
は誤差電圧ＤＶに対応した周波数の同期パルスＳＰを出
力する０発振器２６からの同期パルスＳＰは、分周器２
７に入力されて予め定められる分周比で分周されて、同
期パルスＳＰ１が３ステートバツフア１３に入力される
。
器（以下、発振器と略す）２６に入力され、発振器２６
は誤差電圧ＤＶに対応した周波数の同期パルスＳＰを出
力する０発振器２６からの同期パルスＳＰは、分周器２
７に入力されて予め定められる分周比で分周されて、同
期パルスＳＰ１が３ステートバツフア１３に入力される
。
第２（２ｆｆはＰＬＬ回路１１の基本的動作を説明する
タイムチャートである。第２図を併せて参照する。ＰＬ
Ｌ回路１１は、テレビジョン受信機などに備えられ、受
信された複合映像信号から分離された、たとえば水平同
期信号などの第２図（１）に示すような同期信号Ｈが位
相比較回路２に入力され、また発振器２６の出力である
同期パルスＳＰ１が分周器２７で分周されて得られた第
２図（２）に示す同期パルスＳＰＩが位相比較回路１２
に入力される。
タイムチャートである。第２図を併せて参照する。ＰＬ
Ｌ回路１１は、テレビジョン受信機などに備えられ、受
信された複合映像信号から分離された、たとえば水平同
期信号などの第２図（１）に示すような同期信号Ｈが位
相比較回路２に入力され、また発振器２６の出力である
同期パルスＳＰ１が分周器２７で分周されて得られた第
２図（２）に示す同期パルスＳＰＩが位相比較回路１２
に入力される。
位相比較回路１２では、前記同期信号Ｈおよび同期パル
スＳＰＩに関して従来技術の項で説明した第１ｒｃの真
理値表に基づいて動作を行う、これにより位相比較回路
１２からは、第２図（３）で示すように、たとえば最小
値Ｏｖ、最大値ＶＯ（５ｖ）したがって時間的平均値で
ある中心値ＤＶ＝ＶＯ／２ （＝２．５Ｖ）の位相誤差
信号ＰＤが得られる。したがって位相誤差信号ＰＤの第
２図の期間ＴＤは、同期信号Ｈおよび同期パルスＳＰ１
の位相差に対応してデユーティが変化する変化範囲であ
り、期間ＴＳはレベル変換回路２０によって設定される
バイアス電圧ＶＢを持続する固定範囲である。
スＳＰＩに関して従来技術の項で説明した第１ｒｃの真
理値表に基づいて動作を行う、これにより位相比較回路
１２からは、第２図（３）で示すように、たとえば最小
値Ｏｖ、最大値ＶＯ（５ｖ）したがって時間的平均値で
ある中心値ＤＶ＝ＶＯ／２ （＝２．５Ｖ）の位相誤差
信号ＰＤが得られる。したがって位相誤差信号ＰＤの第
２図の期間ＴＤは、同期信号Ｈおよび同期パルスＳＰ１
の位相差に対応してデユーティが変化する変化範囲であ
り、期間ＴＳはレベル変換回路２０によって設定される
バイアス電圧ＶＢを持続する固定範囲である。
このような位相誤差信号ＰＤは、レベル変換回路２０に
おいて後述するようにレベルが’ＲｆＩＡされた後、Ｌ
ＰＦ２４にて第２図の位相誤差信号ＰＤに関して設定さ
れる中心値Ｃｖより下方の領域ＳＬと、上方側の領域Ｓ
Ｈとのデユーティに対応したレベルの誤差電圧ＤＶを出
力する積分作用が行われる。これにより発振器２６は、
誤差電圧ＤＶに対応した周波数の同期パルスＳＰを発生
し、分周された同期パルスＳＰＩが位相比較回路１２ヘ
フイートバツクされる。
おいて後述するようにレベルが’ＲｆＩＡされた後、Ｌ
ＰＦ２４にて第２図の位相誤差信号ＰＤに関して設定さ
れる中心値Ｃｖより下方の領域ＳＬと、上方側の領域Ｓ
Ｈとのデユーティに対応したレベルの誤差電圧ＤＶを出
力する積分作用が行われる。これにより発振器２６は、
誤差電圧ＤＶに対応した周波数の同期パルスＳＰを発生
し、分周された同期パルスＳＰＩが位相比較回路１２ヘ
フイートバツクされる。
反転回路２５が第９［２Ｉライン１１の適正な閏偵電圧
を有するｉｓキ、誤差電圧ＤＶを２．ＯＶとしようとす
ると、レベル変換回路２０の出力である位相誤差信号Ｐ
ＤＩの中心値を２．５■に設定する必要がある。第１図
示の回路において、抵抗Ｒ６の抵抗値を３にΩ、可変抵
抗ＶＲｌの全抵抗値を２にΩ、抵抗Ｒ７の抵抗値を５．
１にΩと設定し、摺動子２２を接続点２１に接続する。
を有するｉｓキ、誤差電圧ＤＶを２．ＯＶとしようとす
ると、レベル変換回路２０の出力である位相誤差信号Ｐ
ＤＩの中心値を２．５■に設定する必要がある。第１図
示の回路において、抵抗Ｒ６の抵抗値を３にΩ、可変抵
抗ＶＲｌの全抵抗値を２にΩ、抵抗Ｒ７の抵抗値を５．
１にΩと設定し、摺動子２２を接続点２１に接続する。
このとき前記出力ライン１９は第１図の接続点２１に固
定されており、したがって位相誤差信号ＰＤは、第３図
に示されるように振幅２，５ｖで中心値２５Ｖ、バイア
ス電圧ＶＢ＝２．５Ｖの信号となる。
定されており、したがって位相誤差信号ＰＤは、第３図
に示されるように振幅２，５ｖで中心値２５Ｖ、バイア
ス電圧ＶＢ＝２．５Ｖの信号となる。
一方、摺動子２２が接続位置２１に接続されるので、前
記位相誤差信号ＰＣＩは位相誤差信号ＰＤと同一の信号
となる。このような状態では、中心値２．５Ｖより下方
側の部分ＳＬと、上方側の部分ＳＨとの面積が等しくデ
ユーティは５０％である。ＰＬＬ回路１１は、この状態
から同期信号Ｈが高周波数側および低周波数側のいずれ
に変動する場合でも、これを補正して予め定める同一周
波数の同期パルスｓｐを発生させる発振動作を行い得る
それぞれ等しい補正範囲を有することになる。
記位相誤差信号ＰＣＩは位相誤差信号ＰＤと同一の信号
となる。このような状態では、中心値２．５Ｖより下方
側の部分ＳＬと、上方側の部分ＳＨとの面積が等しくデ
ユーティは５０％である。ＰＬＬ回路１１は、この状態
から同期信号Ｈが高周波数側および低周波数側のいずれ
に変動する場合でも、これを補正して予め定める同一周
波数の同期パルスｓｐを発生させる発振動作を行い得る
それぞれ等しい補正範囲を有することになる。
一方、反転回路２５として、たとえば第９図ライン１１
で示されるような閾値が比較的低い回路素子を用いた場
ぎ、位相誤差信号ＰＤＩの中心値ＣＶは２．Ｏｖに設定
される必要がある。このためレベル変換回路２０におい
て、摺動子２２を接続点２１から接地電位■へ変化する
。ここで摺動子２２が接続点２１に接続されている場合
には、ＶＢ＝２．５Ｖを抵抗Ｒ６と５可変抵抗Ｖ Ｒ１
の全抵抗値との加算抵抗値５にΩにて実現していたので
、ＣＶ＝２．ＯＶを実現するための抵抗値Ｒは として定められる。したがって位相誤差信号ＰＤは本実
施例においては５：４の比率で振幅が圧縮されることに
なり、第４図で示される位相誤差信号ＰＤＩが得られる
。
で示されるような閾値が比較的低い回路素子を用いた場
ぎ、位相誤差信号ＰＤＩの中心値ＣＶは２．Ｏｖに設定
される必要がある。このためレベル変換回路２０におい
て、摺動子２２を接続点２１から接地電位■へ変化する
。ここで摺動子２２が接続点２１に接続されている場合
には、ＶＢ＝２．５Ｖを抵抗Ｒ６と５可変抵抗Ｖ Ｒ１
の全抵抗値との加算抵抗値５にΩにて実現していたので
、ＣＶ＝２．ＯＶを実現するための抵抗値Ｒは として定められる。したがって位相誤差信号ＰＤは本実
施例においては５：４の比率で振幅が圧縮されることに
なり、第４図で示される位相誤差信号ＰＤＩが得られる
。
この位相誤差信号ＰＤＩでは、新たな中心値（ＣＶ）（
２Ｖ）より下方側の頑域ＳＬと上方側の領域ＳＨとの面
積は等しいままである。したがって従来の技術において
第８図および第１０図を参照して説明したように位相誤
差信号ＰＤのデユーティが５０％以外の数値で固定して
しまう＄態を防ぐことができる。
２Ｖ）より下方側の頑域ＳＬと上方側の領域ＳＨとの面
積は等しいままである。したがって従来の技術において
第８図および第１０図を参照して説明したように位相誤
差信号ＰＤのデユーティが５０％以外の数値で固定して
しまう＄態を防ぐことができる。
また第５図に示されるように同期信号Ｈの同期が乱れて
ノイズが入力され、位相誤差信号ＰＤが第５図に示すノ
イズ２８の状態となった渇きについて説明する１反転回
路２５が第９図ライン１１の特性を有する回路である場
き、活動子２２を接続点２１に接続すると、位相誤差信
号ＰＤの時間平均値である中心値は２．５■となり、レ
ベル変換回路２０で設定されるバイアス電圧ＶＢと一致
する。一方、反転回路２５に第９図のライン１２で示す
定量値を有する素子を使用した場合、レベル変換回路２
０において摺動子２２を前述のように接地電位側へ変化
させる。
ノイズが入力され、位相誤差信号ＰＤが第５図に示すノ
イズ２８の状態となった渇きについて説明する１反転回
路２５が第９図ライン１１の特性を有する回路である場
き、活動子２２を接続点２１に接続すると、位相誤差信
号ＰＤの時間平均値である中心値は２．５■となり、レ
ベル変換回路２０で設定されるバイアス電圧ＶＢと一致
する。一方、反転回路２５に第９図のライン１２で示す
定量値を有する素子を使用した場合、レベル変換回路２
０において摺動子２２を前述のように接地電位側へ変化
させる。
このときレベル変換回路２０におけるバイアス電圧ＶＢ
は、２．５Ｖから２Ｖに変化されるが、位相誤差信号Ｐ
Ｄにおけるノイズ戒汁２８のレベルも最大値が４■であ
るように圧縮される。したがってこのようなノイズ成分
の時間平均値すなわち中心値ＣＶは２■となり、前記バ
イアス電圧ＶＢと一致する。したがって位相比較回路１
２に前記ノイズの入力が終了して適正な同期信号■］が
入力されるとき、従来の技術において説明したような発
振周波数の不所望な変動を抑制することができる。
は、２．５Ｖから２Ｖに変化されるが、位相誤差信号Ｐ
Ｄにおけるノイズ戒汁２８のレベルも最大値が４■であ
るように圧縮される。したがってこのようなノイズ成分
の時間平均値すなわち中心値ＣＶは２■となり、前記バ
イアス電圧ＶＢと一致する。したがって位相比較回路１
２に前記ノイズの入力が終了して適正な同期信号■］が
入力されるとき、従来の技術において説明したような発
振周波数の不所望な変動を抑制することができる。
前述の実施例では反転回路２５の閾値に関して、第９図
１１．．１２の場合について説明したが、第９図ライン
１３で示すように不所望に高い閾値を有する場ぎでも、
本発明は実施されるものである。
１１．．１２の場合について説明したが、第９図ライン
１３で示すように不所望に高い閾値を有する場ぎでも、
本発明は実施されるものである。
この場すには、第１図の可変抵抗ＶＲＩおよび抵抗Ｒ７
を併せて可変抵抗とし、摺動子２２を接続点２１より電
源側に移動させるようにすればよい。
を併せて可変抵抗とし、摺動子２２を接続点２１より電
源側に移動させるようにすればよい。
発明の効果
以上のように本発明に従えば、フェイズロックドループ
′Ｑ振回路において、信号比較手段からの第１制御信号
はレベル変換手段にて予め定める固定レベルを有する固
定レベル信号が供給され、それとともに固定レベル信号
が供給された第１制御信号のレベルが変換される。この
ようなレベル変換手段からの第１制御信号のデユーティ
に対応したレベルの第２制御信号が信号変換手段から出
力され、発振手段は第２ＩＩＩ御信号のレベルに対応し
た周波数の発振信号が出力する。
′Ｑ振回路において、信号比較手段からの第１制御信号
はレベル変換手段にて予め定める固定レベルを有する固
定レベル信号が供給され、それとともに固定レベル信号
が供給された第１制御信号のレベルが変換される。この
ようなレベル変換手段からの第１制御信号のデユーティ
に対応したレベルの第２制御信号が信号変換手段から出
力され、発振手段は第２ＩＩＩ御信号のレベルに対応し
た周波数の発振信号が出力する。
このように第１制御信号は、固定レベルを有する固定レ
ベル信号を供給された後にレベルが変換されるので、そ
の振幅も変換されることになり、信号変換手段に入力さ
れる第１制御信号の中心レベルを変動する必要がある場
合であっても、中心レベルの変動に対応して第１制御信
号の振幅も変化され、前記中心値の調整後であっても第
１制御信号のデユーティが変動する事態を防ぐことがで
き、発１！ホ号の周波数がロックされた状態を保持でき
る出力信号の変動範囲を、高周波数側と低周波数側とで
均等とすることができる。
ベル信号を供給された後にレベルが変換されるので、そ
の振幅も変換されることになり、信号変換手段に入力さ
れる第１制御信号の中心レベルを変動する必要がある場
合であっても、中心レベルの変動に対応して第１制御信
号の振幅も変化され、前記中心値の調整後であっても第
１制御信号のデユーティが変動する事態を防ぐことがで
き、発１！ホ号の周波数がロックされた状態を保持でき
る出力信号の変動範囲を、高周波数側と低周波数側とで
均等とすることができる。
第１図は本発明の一実施例のＰＬＬ回路１１の構成を示
すブロック図、第２図は第１［２Ｉ示の位相比較回路１
２および第７１１Ｊ示の位相比較回路２の動作を説明す
るタイムチャート、第３図〜第６図は本実施例の動作を
説明する波形図、第７図は典型的な従来例のＰＬＬ回路
１の構成を説明するブロック図、第８１２はＰＬＬ回路
１の動作を説明する波形図、第９Ｉ２Ｉは第１図示の反
転回路２５および第７図図示の反転回路７の閾値に関す
る特性を説明するグラフ、第１０図〜第１２図は従来例
の動作を説明する波形図である。
すブロック図、第２図は第１［２Ｉ示の位相比較回路１
２および第７１１Ｊ示の位相比較回路２の動作を説明す
るタイムチャート、第３図〜第６図は本実施例の動作を
説明する波形図、第７図は典型的な従来例のＰＬＬ回路
１の構成を説明するブロック図、第８１２はＰＬＬ回路
１の動作を説明する波形図、第９Ｉ２Ｉは第１図示の反
転回路２５および第７図図示の反転回路７の閾値に関す
る特性を説明するグラフ、第１０図〜第１２図は従来例
の動作を説明する波形図である。
Claims (1)
- 【特許請求の範囲】 複数の入力信号を相互に比較し、相違の程度に対応する
デューティの第１制御信号を出力する信号比較手段と、 第１制御信号に予め定める固定レベルを有する固定レベ
ル信号を供給するとともに、固定レベル信号が供給され
た第１制御信号のレベルを変換して出力するレベル変換
手段と、 レベル変換手段からの第１制御信号のデューティに対応
したレベルの第２制御信号を出力する信号変換手段と、 第２制御信号のレベルに対応した周波数の発振信号を出
力するとともに信号比較手段に入力する発振手段とを含
むことを特徴とするフェイズロックドループ発振回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1199743A JP2628757B2 (ja) | 1989-07-31 | 1989-07-31 | フェイズロックドループ発振回路 |
| DE90308419T DE69001051T2 (de) | 1989-07-31 | 1990-07-31 | Oszillatorschaltung mit Phasenregelkreis. |
| US07/560,592 US5089792A (en) | 1989-07-31 | 1990-07-31 | Phase locked loop with phase difference signal adjustment circuit |
| EP90308419A EP0411905B1 (en) | 1989-07-31 | 1990-07-31 | Phase locked loop oscillating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1199743A JP2628757B2 (ja) | 1989-07-31 | 1989-07-31 | フェイズロックドループ発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0364126A true JPH0364126A (ja) | 1991-03-19 |
| JP2628757B2 JP2628757B2 (ja) | 1997-07-09 |
Family
ID=16412895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1199743A Expired - Lifetime JP2628757B2 (ja) | 1989-07-31 | 1989-07-31 | フェイズロックドループ発振回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5089792A (ja) |
| EP (1) | EP0411905B1 (ja) |
| JP (1) | JP2628757B2 (ja) |
| DE (1) | DE69001051T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010119876A (ja) * | 2010-03-08 | 2010-06-03 | Toshiba Corp | Ｘ線コンピュータ断層撮影装置 |
| JP2010155104A (ja) * | 1999-01-13 | 2010-07-15 | Toshiba Corp | Ｘ線コンピュータ断層撮影装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059631U (ja) * | 1983-09-29 | 1985-04-25 | 株式会社東芝 | フェ−ズロックドル−プ回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1275166B (de) * | 1966-12-24 | 1968-08-14 | Standard Elektrik Lorenz Ag | Empfaenger mit Kapazitaetsdiodenabstimmung |
| US3697885A (en) * | 1970-12-04 | 1972-10-10 | Rca Corp | Automatic frequency control circuits |
| JPS5325736B2 (ja) * | 1973-07-31 | 1978-07-28 | ||
| US3921092A (en) * | 1974-05-22 | 1975-11-18 | Applied Materials Inc | Resonant load power supply with phase locked loop |
| US4818950A (en) * | 1987-04-24 | 1989-04-04 | Ncr Corporation | Low jitter phase-locked loop |
-
1989
- 1989-07-31 JP JP1199743A patent/JP2628757B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-31 EP EP90308419A patent/EP0411905B1/en not_active Expired - Lifetime
- 1990-07-31 DE DE90308419T patent/DE69001051T2/de not_active Expired - Fee Related
- 1990-07-31 US US07/560,592 patent/US5089792A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059631U (ja) * | 1983-09-29 | 1985-04-25 | 株式会社東芝 | フェ−ズロックドル−プ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010155104A (ja) * | 1999-01-13 | 2010-07-15 | Toshiba Corp | Ｘ線コンピュータ断層撮影装置 |
| JP2010119876A (ja) * | 2010-03-08 | 2010-06-03 | Toshiba Corp | Ｘ線コンピュータ断層撮影装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69001051D1 (de) | 1993-04-15 |
| EP0411905A2 (en) | 1991-02-06 |
| EP0411905B1 (en) | 1993-03-10 |
| DE69001051T2 (de) | 1993-09-30 |
| EP0411905A3 (en) | 1991-05-15 |
| JP2628757B2 (ja) | 1997-07-09 |
| US5089792A (en) | 1992-02-18 |
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Legal Events
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