JPS63229847A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS63229847A JPS63229847A JP62066572A JP6657287A JPS63229847A JP S63229847 A JPS63229847 A JP S63229847A JP 62066572 A JP62066572 A JP 62066572A JP 6657287 A JP6657287 A JP 6657287A JP S63229847 A JPS63229847 A JP S63229847A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置の製造方法に関し、特に１トラ
ンジスタ形メモリセルを備えた半導体記憶装置の製造方
法に関する。
ンジスタ形メモリセルを備えた半導体記憶装置の製造方
法に関する。
１トランジスタ形メモリセルはＭＯＳダイナミックメモ
リのメモリセルの主流をなすものであるが、高集積化の
ためにセル面積が縮小され電荷蓄積容量が低下してα線
ソフトエラーが発生し易い等の問題がある。
リのメモリセルの主流をなすものであるが、高集積化の
ためにセル面積が縮小され電荷蓄積容量が低下してα線
ソフトエラーが発生し易い等の問題がある。
第２図（ａ）〜（ｄ）は従来の半導体記憶装置の製造方
法を説明するための工程順に示した半導体チップの断面
図である。
法を説明するための工程順に示した半導体チップの断面
図である。
第２図（ａ）に示すように、Ｐ型シリコン基板１の一生
面に素子分離用のフィールド絶縁膜２を選択的に形成し
て素子形成領域を区画し、前記素子形成領域にＭＯＳコ
ンデンサのキャリア濃度を上げて空乏層の電荷蓄積容量
を増大させるためのＮ型およびＰ型の不純物を選択的に
導入してＮ型拡散領域３を形成する。次に、前記素子形
成領域を含む表面に膜厚５０〜６０人の酸化シリコン膜
１５と膜厚１５０〜２００人の窒化シリコン膜４を形成
し、９５０℃のウェット酸化により窒化シリコン膜４の
表面を酸化させて膜厚３０人の酸化シリコン膜５を形成
し、酸化シリコン膜５の上に多結晶シリコン膜７を形成
する。次に、多結晶シリコン膜７の上にＭＯＳコンデン
サ用の電極形成用パターンを有するホトレジスト膜８を
形成し、ホトレジスト膜８をマスクとして多結晶シリコ
ン膜７をエツチング法で除去する。
面に素子分離用のフィールド絶縁膜２を選択的に形成し
て素子形成領域を区画し、前記素子形成領域にＭＯＳコ
ンデンサのキャリア濃度を上げて空乏層の電荷蓄積容量
を増大させるためのＮ型およびＰ型の不純物を選択的に
導入してＮ型拡散領域３を形成する。次に、前記素子形
成領域を含む表面に膜厚５０〜６０人の酸化シリコン膜
１５と膜厚１５０〜２００人の窒化シリコン膜４を形成
し、９５０℃のウェット酸化により窒化シリコン膜４の
表面を酸化させて膜厚３０人の酸化シリコン膜５を形成
し、酸化シリコン膜５の上に多結晶シリコン膜７を形成
する。次に、多結晶シリコン膜７の上にＭＯＳコンデン
サ用の電極形成用パターンを有するホトレジスト膜８を
形成し、ホトレジスト膜８をマスクとして多結晶シリコ
ン膜７をエツチング法で除去する。
次に、第２図（ｂ）の示すように、ホトレジスト膜８を
除去し、多結晶シリコン膜７の表面を酸化させて酸化シ
リコン膜９を形成する。
除去し、多結晶シリコン膜７の表面を酸化させて酸化シ
リコン膜９を形成する。
次に、第２図（ｃ）に示すように、酸化シリコン膜９を
マスクとして酸化シリコン膜５と窒化シリコン膜４と酸
化シリコン膜１５とを順次エツチングし、Ｐ型シリコン
基板１を露出させる。
マスクとして酸化シリコン膜５と窒化シリコン膜４と酸
化シリコン膜１５とを順次エツチングし、Ｐ型シリコン
基板１を露出させる。
次に、第２図（ｄ）に示すように、Ｐ型シリコン基板１
の表面に熱酸化法でゲート絶縁膜１１を形成し、ゲート
絶縁膜１１の上および酸化シリコン膜９上に多結晶シリ
コン膜を選択的に形成したゲート電極１２を設け、ゲー
ト電極１２の表面を酸化して酸化シリコン膜１３を形成
する０次に、ゲート電極１２と酸化シリコン膜１３およ
びフィールド絶縁膜２をマスクとしてイオン注入法によ
りＰ型シリコン基板１にＮ１型拡散領域１４を設けＭＯ
Ｓコンデンサに隣接した伝達ゲート用ＭＯＳトランジス
タを形成する。
の表面に熱酸化法でゲート絶縁膜１１を形成し、ゲート
絶縁膜１１の上および酸化シリコン膜９上に多結晶シリ
コン膜を選択的に形成したゲート電極１２を設け、ゲー
ト電極１２の表面を酸化して酸化シリコン膜１３を形成
する０次に、ゲート電極１２と酸化シリコン膜１３およ
びフィールド絶縁膜２をマスクとしてイオン注入法によ
りＰ型シリコン基板１にＮ１型拡散領域１４を設けＭＯ
Ｓコンデンサに隣接した伝達ゲート用ＭＯＳトランジス
タを形成する。
上述した従来の半導体記憶装置の製造方法は、ＭＯＳコ
ンデンサの電荷蓄積用誘電体層として半導体基板上に酸
化シリコン膜と窒化シリコン膜と酸化シリコン膜とを順
次積層して形成した３層複合膜を使用しているが、窒化
シリコン股上に形成した酸化シリコン膜は窒化シリコン
膜のピンホールを防止するために従来例より薄くできず
、また、窒化シリコン膜を薄くするとウェット酸化によ
って窒化シリコン膜全部が酸化されてしまう危険性があ
り、電荷蓄積用誘電体層の膜厚を小さくしてＭＯＳコン
デンサの電荷蓄積容量を増加させることができないとい
う問題点がある。
ンデンサの電荷蓄積用誘電体層として半導体基板上に酸
化シリコン膜と窒化シリコン膜と酸化シリコン膜とを順
次積層して形成した３層複合膜を使用しているが、窒化
シリコン股上に形成した酸化シリコン膜は窒化シリコン
膜のピンホールを防止するために従来例より薄くできず
、また、窒化シリコン膜を薄くするとウェット酸化によ
って窒化シリコン膜全部が酸化されてしまう危険性があ
り、電荷蓄積用誘電体層の膜厚を小さくしてＭＯＳコン
デンサの電荷蓄積容量を増加させることができないとい
う問題点がある。
また、窒化シリコン膜は多結晶シリコン膜のエツチング
ストッパおよび多結晶シリコン膜の表面をウェット酸化
する際の耐酸化性マスクとしても用いるために膜厚を薄
くできないという問題点がある。
ストッパおよび多結晶シリコン膜の表面をウェット酸化
する際の耐酸化性マスクとしても用いるために膜厚を薄
くできないという問題点がある。
本発明の目的は、ＭＯＳコンデンサの電荷蓄積容量を増
加させる半導体記憶装置の製造方法を提供することにあ
る。
加させる半導体記憶装置の製造方法を提供することにあ
る。
本発明の半導体記憶装置の製造方法は、（Ａ） 一導
電型の半導体基板の一生面に素子分離用のフィールド絶
縁膜を選択的に形成して素子形成領域を区画し、前記素
子形成領域を含む表面に第１の窒化シリコン膜と第１の
酸化シリコン膜を順次積層して形成する工程、 （Ｂ） 前記第１の酸化シリコン股上に前記素子形成
領域の伝達ゲート用ＭＯＳトランジスタ形成領域に相当
する第２の窒化シリコン膜を選択的に形成し、前記第２
の窒化シリコン膜を含む表面に多結晶シリコン膜を形成
し、前記多結晶シリコン膜上に電荷蓄積電極形成用パタ
ーン を有するホトレジスト膜を形成し、前記ホトレジ
スト膜をマスクとし前記第２の窒化シリコン膜をエツチ
ングストッパとして前記多結晶シリコン膜をエツチング
する工程、 （Ｃ） 前記ホトレジスト膜を除去し、ウェット酸化
法で前記多結晶シリコン膜の表面に厚い第２の酸化シリ
コン膜と前記第２の窒化シリコン膜の表面に薄い第３の
酸化シリコン膜を形成する工程、 （Ｄ） 前記第２の酸化シリコン膜をマスクとして前
記第３の酸化シリコン膜と前記第２の窒化シリコン膜と
前記第１の酸化シリコン膜と前記第１の窒化シリコン膜
とを順次エツチングで除去する工程、 （Ｅ） 露出した前記半導体基板の表面にゲート絶縁
膜を形成し、前記ゲート絶縁膜および前記第２の酸化シ
リコン膜上にゲート電極を選択的に形成し、前記ゲート
電極を被覆する酸化シリコン膜を形成し、前記ゲート電
極と前記フィールド絶縁膜とをマスクとして前記半導体
基板表面にＮ型拡散領域を形成する工程、 を含んで構成される。
電型の半導体基板の一生面に素子分離用のフィールド絶
縁膜を選択的に形成して素子形成領域を区画し、前記素
子形成領域を含む表面に第１の窒化シリコン膜と第１の
酸化シリコン膜を順次積層して形成する工程、 （Ｂ） 前記第１の酸化シリコン股上に前記素子形成
領域の伝達ゲート用ＭＯＳトランジスタ形成領域に相当
する第２の窒化シリコン膜を選択的に形成し、前記第２
の窒化シリコン膜を含む表面に多結晶シリコン膜を形成
し、前記多結晶シリコン膜上に電荷蓄積電極形成用パタ
ーン を有するホトレジスト膜を形成し、前記ホトレジ
スト膜をマスクとし前記第２の窒化シリコン膜をエツチ
ングストッパとして前記多結晶シリコン膜をエツチング
する工程、 （Ｃ） 前記ホトレジスト膜を除去し、ウェット酸化
法で前記多結晶シリコン膜の表面に厚い第２の酸化シリ
コン膜と前記第２の窒化シリコン膜の表面に薄い第３の
酸化シリコン膜を形成する工程、 （Ｄ） 前記第２の酸化シリコン膜をマスクとして前
記第３の酸化シリコン膜と前記第２の窒化シリコン膜と
前記第１の酸化シリコン膜と前記第１の窒化シリコン膜
とを順次エツチングで除去する工程、 （Ｅ） 露出した前記半導体基板の表面にゲート絶縁
膜を形成し、前記ゲート絶縁膜および前記第２の酸化シ
リコン膜上にゲート電極を選択的に形成し、前記ゲート
電極を被覆する酸化シリコン膜を形成し、前記ゲート電
極と前記フィールド絶縁膜とをマスクとして前記半導体
基板表面にＮ型拡散領域を形成する工程、 を含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
第１図（ａ）に示すように、Ｐ型シリコン基板１の一生
面に素子分離用のフィールド絶縁膜２を選択的に形成し
て素子形成領域を区画し、前記素子形成領域にＭＯＳコ
ンデンサのキャリア濃度を上げて空乏層の電荷蓄積容量
を増大させるためのＮ型およびＰ型の不純物を選択的に
導入してＮ型拡散領域３を形成する。次に、前記素子形
成領域を含む表面に膜厚７０〜８０人の窒化シリコン膜
４を形成し、９５０℃のウェット酸化により窒化シリコ
ンＭ４の表面を酸化させて膜厚３０人の酸化シリコン膜
５を形成する。次に、前記素子形成領域の伝送ゲート用
ＭＯＳトランジスタ形成領域に相当する酸化シリコン膜
５の上に窒化シリコン膜６を選択的に形成し、窒化シリ
コン膜６を含む表面に多結晶シリコン膜７を形成する。
面に素子分離用のフィールド絶縁膜２を選択的に形成し
て素子形成領域を区画し、前記素子形成領域にＭＯＳコ
ンデンサのキャリア濃度を上げて空乏層の電荷蓄積容量
を増大させるためのＮ型およびＰ型の不純物を選択的に
導入してＮ型拡散領域３を形成する。次に、前記素子形
成領域を含む表面に膜厚７０〜８０人の窒化シリコン膜
４を形成し、９５０℃のウェット酸化により窒化シリコ
ンＭ４の表面を酸化させて膜厚３０人の酸化シリコン膜
５を形成する。次に、前記素子形成領域の伝送ゲート用
ＭＯＳトランジスタ形成領域に相当する酸化シリコン膜
５の上に窒化シリコン膜６を選択的に形成し、窒化シリ
コン膜６を含む表面に多結晶シリコン膜７を形成する。
次に、多結晶シリコン膜７の上にＭＯＳコンデンサ用の
電極形成用パターンを有するホトレジスト膜８を形成し
、ホトレジスト膜８をマスクとし窒化シリコン膜６をエ
ツチングストッパバとして多結晶シリコン膜７をエツチ
ング法で除去する。
電極形成用パターンを有するホトレジスト膜８を形成し
、ホトレジスト膜８をマスクとし窒化シリコン膜６をエ
ツチングストッパバとして多結晶シリコン膜７をエツチ
ング法で除去する。
次に、第１図（ｂ）に示すように、ホトレジスト膜８を
除去し、窒化シリコンｐＡ６を耐酸化マスクとして多結
晶シリコン膜７の表面をウェット酸化し、多結晶シリコ
ン膜７の表面に厚い酸化シリコン膜９と窒化シリコン膜
６の表面に薄い酸化シリコン膜１０を形成する。
除去し、窒化シリコンｐＡ６を耐酸化マスクとして多結
晶シリコン膜７の表面をウェット酸化し、多結晶シリコ
ン膜７の表面に厚い酸化シリコン膜９と窒化シリコン膜
６の表面に薄い酸化シリコン膜１０を形成する。
次に、第１図（ｃ）に示すように、酸化シリコン膜９を
マスクとして酸化シリコン膜１０．５をバッフアート・
フッ化水素酸で、窒化シリコン膜６．４をリン酸溶液で
上層より順次エツチングしてＰ型シリコン基板１を露出
させる。
マスクとして酸化シリコン膜１０．５をバッフアート・
フッ化水素酸で、窒化シリコン膜６．４をリン酸溶液で
上層より順次エツチングしてＰ型シリコン基板１を露出
させる。
次に、第１図（ｄ）に示すように、Ｐ型シリコン基板１
の表面に熱酸化法でゲート絶縁膜１１を形成し、以後従
来例と同じ工程でゲート電極１２、酸化シリコン膜１３
、Ｎ＋型拡散領域１４を設け、ＭＯＳコンデンサに隣接
した伝達ゲート用ＭＯＳトランジスタを形成する。
の表面に熱酸化法でゲート絶縁膜１１を形成し、以後従
来例と同じ工程でゲート電極１２、酸化シリコン膜１３
、Ｎ＋型拡散領域１４を設け、ＭＯＳコンデンサに隣接
した伝達ゲート用ＭＯＳトランジスタを形成する。
以上説明したように本発明は、電荷蓄積用電極の多結晶
シリコン膜のエツチングストッパおよび耐酸化マスクと
して専用の窒化シリコン膜を半導体栽板上に形成したＭ
ＯＳコンデンサの電荷蓄積用誘電体層を構成する窒化シ
リコン膜とは別に設けることにより、電荷蓄積用誘電体
層の窒化シリコン膜の膜厚を薄くでき、かつ、電荷蓄積
用誘電体層を窒化シリコン膜および酸化シリコン膜の２
重層とすることとで電荷蓄積容量を同一面積で従来の２
倍程度に増加でき、α線ソフトエラー発生を防止できる
効果がある。
シリコン膜のエツチングストッパおよび耐酸化マスクと
して専用の窒化シリコン膜を半導体栽板上に形成したＭ
ＯＳコンデンサの電荷蓄積用誘電体層を構成する窒化シ
リコン膜とは別に設けることにより、電荷蓄積用誘電体
層の窒化シリコン膜の膜厚を薄くでき、かつ、電荷蓄積
用誘電体層を窒化シリコン膜および酸化シリコン膜の２
重層とすることとで電荷蓄積容量を同一面積で従来の２
倍程度に増加でき、α線ソフトエラー発生を防止できる
効果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｄ）は従来の半導体記憶装置の製造方法を説明す
るための工程順に示した半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド絶縁膜
、３・・・Ｎ型拡散領域、４・・・窒化シリコン膜、５
・・・酸化シリコン膜、６・・・窒化シリコン膜、７・
・・多結晶シリコン膜、８・・・ホトレジスト膜、９゜
１０・・・酸化シリコン膜、１１・・・ゲート絶縁膜、
１２・・・ゲート電極、１３・・・酸化シリコン膜、１
４・・・Ｎ＋拡散領域、１５・・・酸化シリコン膜。 滞 ｌＩ！Ｉ 第 ２ 図
めの工程順に示した半導体チップの断面図、第２図（ａ
）〜（ｄ）は従来の半導体記憶装置の製造方法を説明す
るための工程順に示した半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド絶縁膜
、３・・・Ｎ型拡散領域、４・・・窒化シリコン膜、５
・・・酸化シリコン膜、６・・・窒化シリコン膜、７・
・・多結晶シリコン膜、８・・・ホトレジスト膜、９゜
１０・・・酸化シリコン膜、１１・・・ゲート絶縁膜、
１２・・・ゲート電極、１３・・・酸化シリコン膜、１
４・・・Ｎ＋拡散領域、１５・・・酸化シリコン膜。 滞 ｌＩ！Ｉ 第 ２ 図
Claims (1)
- 【特許請求の範囲】 （Ａ）一導電型の半導体基板の一主面に素子分離用のフ
ィールド絶縁膜を選択的に形成して素子形成領域を区画
し、前記素子形成領域を含む表面に第１の窒化シリコン
膜と第１の酸化シリコン膜とを順次積層して形成する工
程、 （Ｂ）前記第１の酸化シリコン膜上に前記素子形成領域
の伝達ゲート用ＭＯＳトランジスタ形成領域に相当する
第２の窒化シリコン膜を選択的に形成し、前記第２の窒
化シリコン膜を含む表面に多結晶シリコン膜を形成し、
前記多結晶シリコン膜上に電荷蓄積電極形成用パターン
を有するホトレジスト膜を形成し、前記ホトレジスト膜
をマスクとし前記第２の窒化シリコン膜をエッチングス
トッパとして前記多結晶シリコン膜をエッチングする工
程、 （Ｃ）前記ホトレジスト膜を除去し、ウェット酸化法で
前記多結晶シリコン膜の表面に厚い第２の酸化シリコン
膜と前記第２の窒化シリコン膜の表面に薄い第３の酸化
シリコン膜を形成する工程、 （Ｄ）前記第２の酸化シリコン膜をマスクとして前記第
３の酸化シリコン膜と前記第２の窒化シリコン膜と前記
第１の酸化シリコン膜と前記第１の窒化シリコン膜とを
順次エッチングで除去する工程、 （Ｅ）露出した前記半導体基板の表面にゲート絶縁膜を
形成し、前記ゲート絶縁膜および前記第２の酸化シリコ
ン膜上にゲート電極を選択的に形成し、前記ゲート電極
を被覆する酸化シリコン膜を形成し、前記ゲート電極と
前記フィールド絶縁膜をマスクとして前記半導体基板表
面にＮ型拡散領域を形成する工程、を含むことを特徴と
する半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066572A JPH073859B2 (ja) | 1987-03-19 | 1987-03-19 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066572A JPH073859B2 (ja) | 1987-03-19 | 1987-03-19 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63229847A true JPS63229847A (ja) | 1988-09-26 |
| JPH073859B2 JPH073859B2 (ja) | 1995-01-18 |
Family
ID=13319806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62066572A Expired - Lifetime JPH073859B2 (ja) | 1987-03-19 | 1987-03-19 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073859B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02263461A (ja) * | 1989-04-03 | 1990-10-26 | Nec Yamaguchi Ltd | 半導体集積回路装置の製造方法 |
-
1987
- 1987-03-19 JP JP62066572A patent/JPH073859B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02263461A (ja) * | 1989-04-03 | 1990-10-26 | Nec Yamaguchi Ltd | 半導体集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH073859B2 (ja) | 1995-01-18 |
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