JPS63181434A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63181434A JPS63181434A JP1453187A JP1453187A JPS63181434A JP S63181434 A JPS63181434 A JP S63181434A JP 1453187 A JP1453187 A JP 1453187A JP 1453187 A JP1453187 A JP 1453187A JP S63181434 A JPS63181434 A JP S63181434A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、金属膜またはそのシリサイド膜を有する半導
体装置の製造方法に関するものである。
体装置の製造方法に関するものである。
従来の技術
第２図は、高融点金属シリサイドのうち、チタンシリサ
イド膜を有する集積回路のＭＯＳトランジスタを、従来
の技術で製造する場合の工程断面図の一部を示している
。第２図ａのように、このトランジスタは、半導体基板
１の一部に素子分離用Ｓ ｉ０２膜２が設けられ、ゲー
ト酸化膜３の上に多結晶Ｓｔ ４とチタンシリサイド膜
５からなるポリサイドゲート電極、表面にチタンシリサ
イド層アを設けた基板１と反対導電型を有するソース・
ドレイン８を持つものである。このようなシリサイド層
は、低抵抗であるのでゲート電極、ソース・ドレインの
寄生抵抗を下げることができ、これによって、集積回路
の高速動作を実現しているのである。従来、第２図すの
ように、ゲート電極とソース・ドレイン形成後、ＨＴＯ
（Ｈｉｇｈ ＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ ）膜
９とＢＰＳＣ１膜１０と全１０てＣＶＤ法で堆積し、９
００℃前後の熱処理をしてＢＰＳＧ圓程度でも、後工程
の９００℃付近における熱処理で、ＢＰＳＧ膜１ｏに含
有するボロンＢやリンＰがソース−ドレイン８に拡散す
るのを防止する役目をしている。しかしながら、ＨＴＯ
は、約ＳＯＯ℃という高温下で減圧ＣＶＤ法を用いて堆
積するのが普通であるから、特に半導体基板をＣＶＤ用
反応炉にそう人する時、外部から高温の反応炉内に酸素
をまき込む。そうすると、半導体基板表面のチタンシリ
サイド表面が酸化され、一部はＳｉＯ２，ＴｉＯｘ と
なり一部はチタンが炉内へ蒸発して反応炉内に付着する
。こうして他の半導体基板を炉に入れた時、炉内のチタ
ン原子がその半導体基板全表面に付着して拡散し、デバ
イス特性に悪影響をおよぼすという欠点が存在した。以
上の問題点はチタンシリサイドを用いた場合だけでな（
、Ｍｏ、Ｗ、Ｔａ、Ｔｉ等の様な高融点金属、ＭｏＳｉ
ｘ。
イド膜を有する集積回路のＭＯＳトランジスタを、従来
の技術で製造する場合の工程断面図の一部を示している
。第２図ａのように、このトランジスタは、半導体基板
１の一部に素子分離用Ｓ ｉ０２膜２が設けられ、ゲー
ト酸化膜３の上に多結晶Ｓｔ ４とチタンシリサイド膜
５からなるポリサイドゲート電極、表面にチタンシリサ
イド層アを設けた基板１と反対導電型を有するソース・
ドレイン８を持つものである。このようなシリサイド層
は、低抵抗であるのでゲート電極、ソース・ドレインの
寄生抵抗を下げることができ、これによって、集積回路
の高速動作を実現しているのである。従来、第２図すの
ように、ゲート電極とソース・ドレイン形成後、ＨＴＯ
（Ｈｉｇｈ ＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ ）膜
９とＢＰＳＣ１膜１０と全１０てＣＶＤ法で堆積し、９
００℃前後の熱処理をしてＢＰＳＧ圓程度でも、後工程
の９００℃付近における熱処理で、ＢＰＳＧ膜１ｏに含
有するボロンＢやリンＰがソース−ドレイン８に拡散す
るのを防止する役目をしている。しかしながら、ＨＴＯ
は、約ＳＯＯ℃という高温下で減圧ＣＶＤ法を用いて堆
積するのが普通であるから、特に半導体基板をＣＶＤ用
反応炉にそう人する時、外部から高温の反応炉内に酸素
をまき込む。そうすると、半導体基板表面のチタンシリ
サイド表面が酸化され、一部はＳｉＯ２，ＴｉＯｘ と
なり一部はチタンが炉内へ蒸発して反応炉内に付着する
。こうして他の半導体基板を炉に入れた時、炉内のチタ
ン原子がその半導体基板全表面に付着して拡散し、デバ
イス特性に悪影響をおよぼすという欠点が存在した。以
上の問題点はチタンシリサイドを用いた場合だけでな（
、Ｍｏ、Ｗ、Ｔａ、Ｔｉ等の様な高融点金属、ＭｏＳｉ
ｘ。
ＷＳｉｘ、Ｔａ５ｔ！ などの他の高融点金属シリサ
イドを用いた場合にも発生する。
イドを用いた場合にも発生する。
問題点を解決するための手段
本発明は、以上従来技術に見られた欠点を解決するため
になされたものであって、高融点金属まだはそのシリサ
イド膜が形成された半導体基板表面に、ＨＴＯを堆積す
るに先だって、プラズマＣＶＤ法、ＥＣＲプラズマＣｖ
Ｄ法、光ＣＶＤ法のいずれかの方法による絶縁膜を形成
、被覆することを特徴とするものである。
になされたものであって、高融点金属まだはそのシリサ
イド膜が形成された半導体基板表面に、ＨＴＯを堆積す
るに先だって、プラズマＣＶＤ法、ＥＣＲプラズマＣｖ
Ｄ法、光ＣＶＤ法のいずれかの方法による絶縁膜を形成
、被覆することを特徴とするものである。
作 用
上記プラズマＣＶＤ法、ＥＣＲプラズマＣＶＤ法、光Ｃ
ＶＤ法は、室温付近から約３００℃の基板温度および減
圧下で絶縁膜を堆積することができる。このような低い
基板温度では、酸素が多少反応炉内に混入しても、高融
点金属やシリサイドはほとんど酸化しない。また反対に
少量の金属原子が反応炉内に存在しても炉内温度が低い
ため、はとんど再蒸発しない。これらの事実によりＣＶ
Ｄ用反応炉に他の半導体基板を入れても表面が金属原子
で汚染されることはない。しかも低温ＣＶＤによる堆積
絶縁膜はスパッタリング法などとは異なり段差被覆性に
すぐれるから半導体基板表面の′高融点金属またはシリ
サイドを完全に被覆しており、この絶縁膜上にＨＴＯを
高温で堆積する際、金属原子の蒸発を防止するから、反
応炉を汚染しないようにできるのである。
ＶＤ法は、室温付近から約３００℃の基板温度および減
圧下で絶縁膜を堆積することができる。このような低い
基板温度では、酸素が多少反応炉内に混入しても、高融
点金属やシリサイドはほとんど酸化しない。また反対に
少量の金属原子が反応炉内に存在しても炉内温度が低い
ため、はとんど再蒸発しない。これらの事実によりＣＶ
Ｄ用反応炉に他の半導体基板を入れても表面が金属原子
で汚染されることはない。しかも低温ＣＶＤによる堆積
絶縁膜はスパッタリング法などとは異なり段差被覆性に
すぐれるから半導体基板表面の′高融点金属またはシリ
サイドを完全に被覆しており、この絶縁膜上にＨＴＯを
高温で堆積する際、金属原子の蒸発を防止するから、反
応炉を汚染しないようにできるのである。
実施例
第１図は本発明による一実施例を示すＭＯ８型トランジ
スタ工程断面図である。第１図ａでは、−導電型の半導
体基板１の一部に厚いＳ １０２膜２が埋め込まれ、ゲ
ート酸化膜３の上に多結晶Ｓｔ４、スパッタリングやＣ
ＶＤで形成されたチタンシリサイド６からなり、サイド
ウオール３１０２６を持つゲート電極がある。またその
両側に基板１と反対導電型のソース・ドレイン８が形成
され、表面に基板半導体とＴｉ薄膜との熱反応で形成し
たチタンシリサイド層７が設けられている。次に膜６，
７を被膜して全面に基板温度３ｏｏ℃のプラノ−ｒ Ｃ
Ｖ Ｄ法で厚さ５０ ｎｍ Ｓｔｏｗ膜１１全１１する
（第１図ｂ）。さらに膜１１の上に、温度８１０℃で膜
厚１００ ｎｍのＨＴＯ９を、次いでＢＰＳＧ膜１ｏ全
１ｏ０ｎｍ堆積した後９００ Ｃ１０分Ｎ２中で熱処理
し、表面凹凸を緩やかにするのである（第１図Ｃ）。
スタ工程断面図である。第１図ａでは、−導電型の半導
体基板１の一部に厚いＳ １０２膜２が埋め込まれ、ゲ
ート酸化膜３の上に多結晶Ｓｔ４、スパッタリングやＣ
ＶＤで形成されたチタンシリサイド６からなり、サイド
ウオール３１０２６を持つゲート電極がある。またその
両側に基板１と反対導電型のソース・ドレイン８が形成
され、表面に基板半導体とＴｉ薄膜との熱反応で形成し
たチタンシリサイド層７が設けられている。次に膜６，
７を被膜して全面に基板温度３ｏｏ℃のプラノ−ｒ Ｃ
Ｖ Ｄ法で厚さ５０ ｎｍ Ｓｔｏｗ膜１１全１１する
（第１図ｂ）。さらに膜１１の上に、温度８１０℃で膜
厚１００ ｎｍのＨＴＯ９を、次いでＢＰＳＧ膜１ｏ全
１ｏ０ｎｍ堆積した後９００ Ｃ１０分Ｎ２中で熱処理
し、表面凹凸を緩やかにするのである（第１図Ｃ）。
上記実施例においては、チタンシリサイド上の低温形成
膜１１をＳｌＯ！としたが、シリコン窒化膜、シリコン
酸化窒化膜としてもよく、また膜ｆの堆積方法としてＥ
ＣＲプラズマＣＶＤ、光ＣＶＤを使用することができる
。これら２種の方法はプラズマＣＶＤよシもさらに低い
温度すなわち室温付近から約１ｏＯ℃の範囲でも成膜可
能である。
膜１１をＳｌＯ！としたが、シリコン窒化膜、シリコン
酸化窒化膜としてもよく、また膜ｆの堆積方法としてＥ
ＣＲプラズマＣＶＤ、光ＣＶＤを使用することができる
。これら２種の方法はプラズマＣＶＤよシもさらに低い
温度すなわち室温付近から約１ｏＯ℃の範囲でも成膜可
能である。
また本実施例ではチタンシリサイドを有するデバイスに
ついて説明したが、Ｍｏ、Ｗ、Ｔａ、Ｔｉなどの高融点
金属、ＭｏＳ ｉ ｘ 、ＷＳ ｉ ｘ 、 ＴａＳ
ｔ ｘなどのシリサイドを有するデバイスにおいても本
発明の方法を適用できる。
ついて説明したが、Ｍｏ、Ｗ、Ｔａ、Ｔｉなどの高融点
金属、ＭｏＳ ｉ ｘ 、ＷＳ ｉ ｘ 、 ＴａＳ
ｔ ｘなどのシリサイドを有するデバイスにおいても本
発明の方法を適用できる。
発明の効果
以上のように本発明においては、高融点金属またはその
シリサイド表面にはプラズマＣＶＤなどを使用し、低温
で絶縁膜を形成するので、この絶縁膜自体を形成するＣ
ＶＤ反応炉の金属による汚染または他の基板への金属再
汚染が防止できることに加えて、絶縁膜を形成した後の
高温下での膜堆積、熱処理においてもすでに金属やシリ
サイドは絶縁膜で被覆されているから高温の反応炉を汚
染したシ他の基板の再汚染が防止されるのである。
シリサイド表面にはプラズマＣＶＤなどを使用し、低温
で絶縁膜を形成するので、この絶縁膜自体を形成するＣ
ＶＤ反応炉の金属による汚染または他の基板への金属再
汚染が防止できることに加えて、絶縁膜を形成した後の
高温下での膜堆積、熱処理においてもすでに金属やシリ
サイドは絶縁膜で被覆されているから高温の反応炉を汚
染したシ他の基板の再汚染が防止されるのである。
本発明はこのように従来法と比較し、金属原子による汚
染防止に著しい改善効果を発揮し、半導体装置の特性安
定に寄与するものである。
染防止に著しい改善効果を発揮し、半導体装置の特性安
定に寄与するものである。
第１図ａ −Ｃは本発明による半導体装置の製造方法の
一実施例を示す工程断面図、第２図ａ、ｂは従来技術に
よる半導体装置の製造方法を示す工程断面図である。 １・・・・・・半導体基板、２・・・・・・厚いＳｉｏ
２膜、３・・・・・・ゲート酸化膜、４・・・・・・多
結晶Ｓｉ、ａ 、 ７・・・・・・チタンシリサイド、
６・・・・・・サイドウオール、８・・・・・・ソース
・ドレイン、９・・・・・・ＨＴ○、１ｏ・・・・・・
ＢＰＳＧ。 １１・・・・・・プラズマＳ ｉ Ｏｘ ０代理人の氏
名 弁理士 中 尾 敏 男 ほか１名ｓ、７−−−テ
グンシワブイ）″（ＴｉＳｉ、ｘ）−Ｍ ７０ １０−ＢＰＳ（：ｒ
一実施例を示す工程断面図、第２図ａ、ｂは従来技術に
よる半導体装置の製造方法を示す工程断面図である。 １・・・・・・半導体基板、２・・・・・・厚いＳｉｏ
２膜、３・・・・・・ゲート酸化膜、４・・・・・・多
結晶Ｓｉ、ａ 、 ７・・・・・・チタンシリサイド、
６・・・・・・サイドウオール、８・・・・・・ソース
・ドレイン、９・・・・・・ＨＴ○、１ｏ・・・・・・
ＢＰＳＧ。 １１・・・・・・プラズマＳ ｉ Ｏｘ ０代理人の氏
名 弁理士 中 尾 敏 男 ほか１名ｓ、７−−−テ
グンシワブイ）″（ＴｉＳｉ、ｘ）−Ｍ ７０ １０−ＢＰＳ（：ｒ
Claims (1)
- 半導体基板上に形成された高融点金属膜または高融点
金属シリサイド膜上に、プラズマＣＶＤ、ＥＣＲプラズ
マＣＶＤ、光ＣＶＤの少なくとも一種類の方法で第一の
絶縁膜を堆積する工程と、前記第一の絶縁膜上に、前記
絶縁堆積温度より高温で第二の膜を堆積する工程を含ん
でなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1453187A JPS63181434A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1453187A JPS63181434A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63181434A true JPS63181434A (ja) | 1988-07-26 |
Family
ID=11863726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1453187A Pending JPS63181434A (ja) | 1987-01-23 | 1987-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63181434A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319341A (ja) * | 1989-06-16 | 1991-01-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH06163521A (ja) * | 1992-11-17 | 1994-06-10 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
-
1987
- 1987-01-23 JP JP1453187A patent/JPS63181434A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319341A (ja) * | 1989-06-16 | 1991-01-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH06163521A (ja) * | 1992-11-17 | 1994-06-10 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
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