JPH0319341A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体装置の製造方法、特に金属シリサイドパターン上
に直に積層されるシリコン酸化物系絶縁膜の形威方法に
関し、 金属シリサイド層に大きな引張応力を及ぼさない絶縁膜
の積層方法を提供し金属シリサイドパターンの剥離を防
止することを目的とし、上部にシリコン酸化物系絶縁膜
が直に積層された金属シリサイドパターンを形成するに
際して、該シリコン酸化物系絶縁膜を高温化学気相成長
による第１のシリコン酸化物系絶縁膜と、低温化学気相
成長による第２のシリコン酸化物系絶縁膜とによって形
成する工程を含み構戒する。

〔産業上の利用分野］ 本発明は半導体装置の製造方法、特に金属シリサイドパ
ターン上に直に積層されるシリコン酸化物系絶縁膜の形
成方法に関する。

半導体装置の高集積化に伴って、半導体装置に配設され
る電極配線の幅は極度に縮小されてきており、このよう
な状態下において、電極配線の抵抗を減少して動作速度
の低下を防止するために、例えばＭＯＳトランジスタの
ゲート電極等には、従来のポリシリコンに比べて大幅な
抵抗の減少が図れる高融点金属の珪化物即ち金属シリサ
イドが多く用いられるようになってきている。

この金属シリサイドをゲート電極に用いる際には、金属
シリサイドからゲート酸化膜中に高融点金属が拡散して
闇値変動や耐圧劣化を生ずるのを防止するために、通常
下部にポリＳｉ層を介在させたポリサイド構造として用
いられるが、このポリサイド構造において、前記のよう
に電極幅が縮小されると、ポリＳｉ層上からシリサイド
層が剥離して素子の性能が劣化するという問題があり、
改善が望まれている。

〔従来の技術〕

従来ポリサイドゲートを有するＭＯＳ｝ランジスタは、
以下に第３図（ａ）〜（ｄ）を参照して説明するような
方法により形成されていた。

？３図（ａ）参照 即ち、例えばｐ一型シリコン（Ｓｉ）基板５１面に通常
の方法によりフィールド酸化ＭＳ２及びその下部のｐ型
チャネルカット領域５３によって画定表出された素子形
威領域５４を形成した後、この素子形成領域５４上に熱
酸化等によりゲート酸化膜５５を形成し、次いでこの基
板上に化学気相成長（ＣＶＤ）法により厚さ２０００人
程度のポリＳｉ層（ｎ”型）５６を形威した後、このポ
リＳｉ層５６上にスパッタ法により厚さ１０００人程度
の例えばタングステンシリサイド（ＷＳｉｚ）層５７を
形成し、次いでこのＷＳｉｚ層５７上に、例えばジクロ
ルシラン（ＳｉＨｚＣＩ■）と１酸素化２窒素（ＮＺＯ
）を成長ガスに用い７５０〜８５０℃程度の高温におけ
る減圧化学気相成長手段により厚さ１０００人程度の第
１の不純物ブロック用二酸化シリコン（ＳｉＯ■）膜５
８を形成する。なお、高温成長のＳｉＯ■膜５８を用い
るのはＷＳｉｚ層５７との密着性を高めるためである。

第３図山）参照 次いでドライ方式のりソグラフィにより、図示？ないレ
ジストパターンをマスクにし、エソチングガスに、例え
ば３弗化メタンＣＨＦ，を用いて第１の不純物ブロック
用Ｓｔ（ｈ膜５８をパターニングし、続いて４弗化炭素
（ＣＦ４）と酸素（０■）との混合ガスによりＷＳｉｚ
層５７を、続いて６弗化硫黄（ＳＦ．）等によりポリＳ
ｉ層５６をパターニングして、ポリＳｉ層５６、ＷＳｉ
ｚ層５７が積層されてなり、且つ上部に第１の不純物ブ
ロソク用Ｓｉｎ．膜５８が積層され、ゲート酸化膜５５
上からフィールド酸化膜５２上へ延在するポリサイドゲ
ート電極ＰＧを形成する。

なおここで、上面に形成されている第１の不純物ブロッ
ク用ＳｉＯ■膜５８によって及ぼされる引張応力によっ
てＷＳｉ．層５７に反りを生じてポリＳｉ層５６から引
き剥がされるＷＳｉ２層５７の剥離不良が多発すること
がある。

第３図（Ｃ）参照 次いで上記ゲート電極ＰＧ上の第１の不純物ブロンク用
ＳｉＯ■膜５８をマスクにして基板５１面へ選択的に砒
素（＾ｓ”　）をイオン注入し、活性化処理を施してｎ
゜型ソース領域５９及びｎ゜型ドレイン領域６０を形成
する。なお上記活性化処理は後工程において層間絶縁膜
をリフローする際同時に行うことが多い。

第３図（ｄ）参照 次いで、表出するゲート酸化膜５５を除去した後、熱酸
化によりシリコン及びシリサイドの表出面に厚さ１００
０λ程度の第２の不純物ブロック用ＳｉＯｚ膜６１を形
威し、次いでこの基板上にＣＶＤ法により填珪酸ガラス
（ＰＳＧ）からなる厚さ３０００〜６０００人程度の層
間絶縁膜６２を形威し、通常のフォトリソグラフィ手段
によりソース及びドレイン領域５９及び６０を表出する
コンタクト窓６３を形成し、層間絶縁膜６２のリフロー
処理により上記コンタクト窓６３の側面をなだらかに形
成し、次いでこの基板上にＡＩ合金等からなる配線材料
層を被着し、通常のフォトリソグラフィ手段により配線
材料層のバターニングを行ってソース配線６４及びドレ
イン配線６５等を形成する。

なお、上記層間絶縁膜６２を形成する際の熱履歴によっ
てもまた、前記したゲート電極ＰＧにおけるＷＳｉｘ層
５７の剥がれは発生し、このためにまた層間絶縁膜６２
にクラックが生ずるという問題もあった。

〔発明が解決しようとする課題） 上記のように従来の方法によると、ポリサイドゲートを
有する半導体装置において、ポリサイドゲートを構或す
る高融点金属層例えば前記ＷＳｉ２層５７がポリＳｉ層
上から剥離する現象が時たま多発し、素子性能が劣化し
て、当該半導体装置の製造歩留りや信頼性が大幅に低下
するという問題があった．またＷＳｉ．層を！！縁膜上
に延在する下層の配線に用いる際にも、上記同様に上面
に形威される不純物ブロック用絶縁膜の引張応力によっ
て剥離が生ずることがあった。

そこで本発明は、金属シリサイド層に大きな引張応力を
及ぼさない金属シリサイド層上への絶縁膜の積層方法を
提供し金属シリサイドパターンの剥離を防止することを
目的とする。

〔課題を解決するための手段〕

上記課題は、上部にシリコン酸化物系絶縁膜が直に積層
された金属シリサイドパターンを形成するに際して、該
シリコン酸化物系絶縁膜を高温化学気相成長による第１
のシリコン酸化物系絶縁膜と、低温化学気相成長による
第２のシリコン酸化物系絶縁膜とによって形成する工程
を含む本発明による半導体装置の製造方法により解決さ
れる。

〔作　用） 即ち本発明の方法においては、金属シリサイドパターン
上に直に積層されるシリコン酸化物系の絶縁膜を２層構
造になし、緻密な膜質が確保されて不純物のブロック効
果の優れた高温気相成長によるシリコン酸化物系の絶縁
膜と、若干ブロック効果が劣るのでやや厚めに形成する
低温気相成長によるシリコン酸化物系絶縁膜との組合せ
によって構威して、金属シリサイドパターンが下部のポ
リＳｉ層や絶縁膜等の基体から剥離するのを防止する。

これは低温気相成長絶縁膜の応力が高温気相或長絶縁膜
の応力を打ち消す方向に働いて、絶縁膜全体として金属
シリサイド膜に及ぼす引張応力が減少することによると
考えられる。゜ 〔実施例〕 以下本発明の方法を、ＭＯＳトランジスタにおける一実
施例について、図を参照し具体的に説明する。

第１図（ａ）〜（ｅ）は本発明の方法の一実施例の工程
断面図、第２図（ａ）〜（Ｃ）は同実施例の第１図と９
０度異なる方向の工程断面図である。

全図を通じ同一対象物は同一符合で示す。

第１図（ａ）参照 本発明の方法により例えばＷＳｉｚを電極材料に用いた
ポリサイドゲートを有するＭＯＳ｝ランジスタを形成す
るに際しては、従来同様に例えばｐ型シリコン（Ｓｉ）
１にフィールド酸化膜２及びその下部のｐ型チャネルカ
ット領域３で画定された素子形成領域４を形威された被
処理基板を用い、先？素子形成領域４面に従来通り熱酸
化により厚さ３００人程度のゲート酸化膜５を形成する
。

第１図（ｂ）参照 次いで上記被処理基板上に通常の化学気相成長（ＣＶＤ
）手段により例えば厚さ２０００人程度のポリＳｉ層（
ｎ”型）６を形威した後、このポリＳｉ層６上にスバッ
タ法により厚さ１０００人程度の−Ｓｉｚ層７を形成し
、次いで例えばＳｉＨ．ＣＩ■とＮ２０の混合ガスを成
長ガスに用い０．ＩＴｏｒｒ以下の減圧下において７５
０〜８５０″Ｃ程度の高温で行うＳｉＯｚの減圧化学気
相成長手段により前記ＷＳｉ２層７上に厚さ５００入程
度の緻密で不純物ブロック効果の優れた高温或長ＳｉＯ
■膜８Ａを形成し、次いでモノシラン（Ｓｉｌｌ４）と
酸素（０■）の混合ガスを成長ガスに用い１〜２Ｔｏｒ
ｒ程度の減圧下において３５０〜４５０℃程度の低温で
行うＳｉｎ．の滅圧化学気相成長手段により上記高温成
長Ｓｉ０２膜８Ａ上に、厚さ１０００人程度の上記高温
或長Ｓｉｎｇ膜８Ａにマイナス方向の応力を及ぼす低温
成長ＳｉＯｚ膜８Ｂを形成する。

上記高温成長Ｓｉｎ．膜８Ａと低温成長ＳｉＯ■膜８Ｂ
は両？で第１の不純物ブロソク用Ｓｉ０２膜８として機
能する。そして低温威長ＳｉＯｚ膜８Ｂは高温成長Ｓｉ
（ｈ膜８Ａより不純物のブロック効果が若干劣るが、そ
の分は合計膜圧を厚くすることで従来以上のブロック効
果を保持せしめている。

第１図（Ｃ）及び第２図（ａ）参照 次いで低温成長ＳｉＯ■膜８Ｂ上に通常のフォトプロセ
スにより図示しないレジストマスクパターンを形威し、
このレジストパターンをマスクにしりアクティブイオン
エッチング（［Ｅ）処理により低温成長ＳｉＯ■膜８Ｂ
と高温成長ＳｉＯ■膜３Ａ，　ＷＳｉ．層７及びポリＳ
ｔ層６を順次パターニングして低温成長Ｓｉｎ，膜８Ｂ
と高温或長ＳｉＯ■膜８Ａよりなる第１の不純物ブロッ
ク用Ｓｉｎ．膜８が上面に被着された、ＷＳｉｚ層７と
その下部のポリＳｉ層６からなるポリサイドゲート電極
ＰＧを形成する。なお上記ＲＩＥ処理におけるエッチン
グガスには例えば、Ｓｉｎｇ膜８に対してはＣＩ｛Ｆ３
、ＷＳｉ．層７に対しては（ＣＦ．　＋Ｏ■）を、ポリ
Ｓｉ層６に対してはＳＦ，をそれぞれ用いた。

この実施例のようにＷＳｉ２層７上に被着する第１？不
純物ブロック用ＳｉＯｚ膜８を低ｍ成長Ｓｉｎｇ膜８Ｂ
と高温威長Ｓｉｎ２膜８Ａからなる２層構造にした場合
には、上記のようにパターニングを行って第１の不純物
ブロック用Ｓｉ０２膜８が上部に被着されたポリサイド
ゲート電極ＰＧを形成した際、高温成長ＳｉＯ■膜８Ａ
がＷＳｉｚ層７に及ぼす引張応力が低温成長ＳｉＯ■膜
８Ｂによって弱められるので第１の不純物ブロック用Ｓ
ｉＯ■膜８全体として−Ｓｉｚ層７に及ぼす引張応力は
減少せしめられて、ポリサイドゲート電極ＰＧを構或す
るＷＳｉｚ層７が下部のポリＳｉ層６から剥離すること
が殆ど皆無になる。なおこの効果は低温成長ＳｉＯ２Ｉ
ｌ＊と高温或長Ｓｉｎｇ膜の積層順序を逆にした場合に
も同様であるが、第１の不純物ブロック用Ｓｉ（ｈ膜８
と−Ｓｉｚ層７との密着性を考慮した際には、上記実施
例通りの積層順序が望ましい。

第１図（ｄ）及び第２図（ｂ）参照 次いで上記第１の不純物ブロック用ＳｉＪ膜８をマスク
にしゲート酸化膜５を通して素子形成領域４面に砒素（
　Ａｓ”　）を高濃度にイオン注入し、所定の活性化処
理を行ってｎ゛型ソース領域９及び？゛型ドレイン領域
１０を形成する。なお上記活性化は後工程における眉間
絶縁膜のりフロー処理の際の熱処理で同時に行われるこ
ともある。

第１図（ｅ）及び第２図（Ｃ）参照 次いで表出するゲート酸化膜５を弗酸等によりウォッシ
ュアウトした後、例えば９００℃程度の温度における熱
酸化でＳｉ及びＷＳｉ２の表出面に厚さ１０００人程度
の第２の不純物ブロック用ＳｉＯ■膜１ｌを形威し、次
いで通常の３５０〜４００　”ＣにおけるＣＶＤ処理に
よりこの基板上に例えばＰＳＧからなる厚さ３０００〜
５０００人程度の層間絶縁膜１２を形威し、通常のフォ
トリソグラフィによりソース領域９、ドレイン領域ＩＯ
及びゲート電極ＰＧのＷＳｉ．層７面を表出するコンタ
クト窓１３Ａ，　１３Ｂ　、１３Ｃを形威し、この基板
上に例えばＡＩ合金よりなる配線材料層を形威し、通常
の方法によりパターニングを行って、前記それぞれのコ
ンタクト窓から導出されるソース配線１４、ドレイン配
線１５及びゲート配線１６を形威し、以後図示しない被
覆絶縁膜の形成等がなされ本発明の方法によるポリサイ
ドゲートを有するＭＯＳＩ−ランジスタが完成する。

なお、上記第２の不純物ブロソク用ＳｉＯｚ膜１１を形
成する際、層間絶縁１！１２を形威する際、及び図示さ
れない被覆絶縁膜を形或する際等の熱履歴によっても、
ポリサイドゲート電極ＰＧにおけるＷＳｉｚ層７の剥離
は皆無であった。

上記実施例においては、本発明を、金属シリサイドに−
Ｓｉ２を用いるポリサイドゲートについて説明したが、
本発明はＭｏＳｉ２　、ＴｉＳｉ２等他の金属シリサイ
ドを用いる場合にも同様の効果を生ずる。

また、本発明は絶Ｉ！股上に直に延在するＷＳｉｚ、Ｍ
ｏＳｉｚ　、ＴｉＳｉｚ等の金属シリサイド配線を形成
する際にも適用され、絶縁膜上からの剥離強度を高める
効果を生ずる。

〔発明の効果〕

以上説明のように本発明によれば、金属シリサイドより
なる電極配線が下部のポリＳｉ層や絶１！膜等から熱履
歴によって剥離するのが防止される。

従って本発明は、金属シリサイドを電極や配線に用いる
半導体装置の製造歩留りや信頼性の向上に有効である。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明の方法の一実施例の工程
断面図、 第２図（ａ）〜（Ｃ）は同実施例の異なる方向の工程断
面図、 第３図（ａ）〜（ｄ）は従来方法の工程断面図である。 ｉ１は第２の不純物ブロック用Ｓｉｎ２膜、１２は層間
絶縁膜、 １３Ａ　，　１３Ｉ１　．．１３Ｃはコンタクト窓、１
４はソース配線、　　　　１５はドレイン配線、１Ｇは
ゲート配線 を示す。 ？において、 １はｐ一型Ｓｉ基板、　　　２はフィールド酸化膜、３
はＰ型チャネル力・ノト領域、 ４は素子形成領域、　　　５はゲート酸化膜、６はポリ
Ｓｉ層、　　　　　７はＷＳｉｚ層、８は第１の不純物
ブロック用ＳｉＯｚ膜、８Ａは高温或長ＳｉＯ■膜、　
８Ｂは低温成長ＳｉＯｚ膜、９はｎ゛型ソース領域、 工０はｎ゛型ドレイン領域、 本斧明のろ汰の一犬売令３の罵ｑる布向の工程酢面図菓
２図 本ｆｆ：ＥＡの方法の一大棒例の二ネ！断面回第　１　
洩

Claims (2)

【特許請求の範囲】
1. （１）上部にシリコン酸化物系絶縁膜が直に積層された
   金属シリサイドパターンを形成するに際して、 該シリコン酸化物系絶縁膜を高温化学気相成長による第
   １のシリコン酸化物系絶縁膜と、 低温化学気相成長による第２のシリコン酸化物系絶縁膜
   とによって形成する工程を含むことを特徴とする半導体
   装置の製造方法。
2. （２）上記高温化学気相成長の温度が７５０℃以上で、
   低温化学気相成長の温度が５００℃以下であることを特
   徴とする請求項１記載の半導体装置の製造方法。